JPH02183346A - Pseudo fault generating system - Google Patents

Abstract

PURPOSE:To easily execute the debugging of fault processing by generating a pseudo fault when a memory writing address, which is executed from another device, is coincident with the contents of a pseudo fault address register. CONSTITUTION:A pseudo fault address register 10 holds an address value as a condition to activate pseudo fault generation and an output is compared with the memory writing address value from the other device by a comparator 30. When the coincidence is detected, an address coincidence signal is informed as '1'. When the value of an allowance flag 20 is in a pseudo fault generation allowable state, the address coincidence signal passes through an AND circuit 31 and a decoder 50 generates a pseudo fault signal. This signal is ORed with the fault detection signal of a real hardware register by an OR circuit 51 and a fault detection flag 60 is set to '1'. Then, the output of the flag 60 is informed of a fault processor as an error informing signal. Thus, the pseudo fault can be generated asynchronously with the self-device and the debugging of the fault processing function can be enough evaluated without man power.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は障害処理を行なうデータ処理装置における擬障
発生方式に関し、特に時間軸上でランダムに擬障を発生
させる方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of generating a pseudo fault in a data processing device that performs fault processing, and particularly to a method of generating a pseudo fault randomly on a time axis.

［従来の技術］ 従来、この種の方式としては、人手作業により任意のチ
ップのピンを零固定にする方法や、特定のソフトウェア
命令によって擬障を発生させる方法等が知られている。[Prior Art] Conventionally, known methods of this type include a method of manually fixing the pins of an arbitrary chip to zero, and a method of generating a false failure using a specific software command.

［発明が解決しようとする課題］ しかしながら、上述した従来の人手による方法は、効率
が悪いことや、再現性かない等の欠点かあり、また、ソ
フトウェア命令による方法は、再現性が完全だが、擬障
発生時間に自由度（ランダム性）がないという欠点があ
った。[Problem to be solved by the invention] However, the conventional manual method described above has drawbacks such as low efficiency and lack of reproducibility, and the method using software instructions has perfect reproducibility, but it is difficult to simulate. There was a drawback that there was no degree of freedom (randomness) in the failure time.

特に近年のデータ処理装置では、障害処理機能か充実し
つつあり、その検査手段が重要となっている。その検査
手段の中でも時間軸上の不規則に対する動作確認を行な
うための容易な手段が不足している。Particularly in recent data processing apparatuses, failure handling functions are becoming more and more enhanced, and inspection means have become important. Among these inspection means, there is a lack of easy means for checking the operation for irregularities on the time axis.

そこで、本発明の技術的課題は、上記欠点に鑑み、障害
処理のデバッグを容易に行える擬障発生方式を提供する
ことである。SUMMARY OF THE INVENTION In view of the above-mentioned drawbacks, a technical object of the present invention is to provide a pseudo-fault generation method that allows easy debugging of fault processing.

［課題を解決するための手段］ 本発明によれば、擬障条件を規定するアドレスを保持す
る擬障アドレスレジスタと、他装置から実行されるメモ
リ書込みアドレスと前記擬障アドレスレジスタの内容と
が一致しているか否か検出する比較器と、擬障発生を許
可する許可フラグとを有し、前記擬障アドレスレジスタ
に所望のアドレスをセットするとともに、前記許可フラ
グをオンとしておくことにより、他装置が前記所望のア
ドレスに対してメモリ書込みを実行した際、前記比較器
で一致を検出して擬障を発生させることを特徴とする擬
障発生方式が得られる。[Means for Solving the Problems] According to the present invention, a pseudo-failure address register that holds an address that defines a pseudo-fault condition, a memory write address executed from another device, and the contents of the pseudo-fault address register are configured. It has a comparator that detects whether or not they match, and a permission flag that allows the occurrence of a pseudo fault, and by setting a desired address in the pseudo fault address register and keeping the permission flag on, other A pseudo-failure generating method is obtained, which is characterized in that when the device executes memory writing to the desired address, the comparator detects a match and generates a pseudo-fault.

［実施例コ 次に本発明について図面を参照して説明する。[Example code] Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

擬障アドレスレジスタ１０は擬障発生を起動する条件と
してのアドレス値を保持し、その出力（結線１０１）は
比較器３０で結線７０１で供給される他装置からのメモ
リ書込みアドレス値と比較される。比較した結果、一致
が検出されれば結線３０１上にアドレス一致信号を“１
”として通知する。アドレス一致信号は擬障発生の許可
状態であるか否かを表示する許可フラグ２０の値が“１
“すなわち擬障発生許可状態の場合、ＡＮＤ回路３１を
通過し結線３１１へ送られる。デコーダ５０は発生させ
るべき擬障の種類を指定するコードを保持する擬障コー
ドレジスタ４０に格納されている擬障コードを解読する
回路である。具体的に演算処理装置においてはキャッシ
ュ・メモリの擬障、ソフトウェア用レジスタ（汎用レジ
スタ等）の擬障、ハードウェアレジスタの擬障等、アー
キテクチャに依存した擬障コードを準備している。実施
例では、結線５０１としてハードウェアレジスタの擬障
信号を示している。The pseudo-fault address register 10 holds an address value as a condition for starting the pseudo-fault occurrence, and its output (connection 101) is compared by the comparator 30 with the memory write address value from another device supplied via the connection 701. . As a result of the comparison, if a match is detected, the address match signal is set to “1” on the connection 301.
”.The address match signal is notified when the value of the permission flag 20, which indicates whether pseudo-fault occurrence is permitted, is “1”.
“In other words, if the simulated fault generation is permitted, the signal passes through the AND circuit 31 and is sent to the connection 311. This is a circuit that decodes fault codes.Specifically, in arithmetic processing units, faults that depend on the architecture, such as cache memory faults, software registers (general-purpose registers, etc.), hardware registers, etc. A code is prepared.In the embodiment, a pseudo failure signal of a hardware register is shown as a connection 501.

この（ｉ号はＯＲ回路５１で実際のハードウェアレジス
タの故障検出信号（結線９０５）と論理和がとられ故障
検出フラグ６０を“１″にセットする。故障検出フラグ
６０出力はエラー通知信号（結線６０１）として障害処
理装置に通知される。This number (i) is logically summed with the failure detection signal (connection 905) of the actual hardware register in the OR circuit 51, and the failure detection flag 60 is set to "1".The output of the failure detection flag 60 is the error notification signal ( The fault processing device is notified as connection 601).

本実施例では記載していないが、障害処理は診断装置や
サービス・プロセッサ等が主力となって実行する。Although not described in this embodiment, failure processing is mainly executed by a diagnostic device, a service processor, and the like.

次に擬障アドレスレジスタ１０等の設定について説明す
る。Next, the settings of the pseudo-failure address register 10 and the like will be explained.

擬障アドレスレジスタ１０．許ｎＪフラグ２０゜擬障コ
ードレジスタ４０のセットはマイクロ・プログラムから
実行ｌ′＋１能となっており、ソフトウェア命令からセ
ットすることも可能である。また、サービス・プロセッ
サを通じてマイクロ・プログラムを制御しセットするこ
とも可能であり、サービス・プロセッサにはオペレータ
（人間）の指示をマイクロプログラムに通知する手段を
有しているので人手でコンソールからセットする方法も
可能である。マイクロプログラムで許可フラグ２０が“
１“にセットされると擬障発生機構が有効となる。ただ
し、本実施例においては擬障コードレジスタ４０の値に
よっては、結線３１１がｌ“とならなくても擬障の発生
を有効とすることもある。False fault address register 10. The allowable nJ flag 20° false fault code register 40 can be set by a micro program and can also be set by a software instruction. It is also possible to control and set the microprogram through the service processor, and since the service processor has a means of notifying the microprogram of operator (human) instructions, the microprogram can be set manually from the console. method is also possible. The permission flag 20 in the microprogram is “
When set to 1", the pseudo fault generation mechanism is enabled. However, in this embodiment, depending on the value of the pseudo fault code register 40, the pseudo fault generation mechanism may be enabled even if the connection 311 does not become l". Sometimes I do.

第２図は他装置からのメモリ書込みアドレス（結線７０
１）の生成部のブロック図である。自装置９００は第１
図のブロック図を含む演算処理装置であり、メモリ９２
０は主記憶部であり、システムバス・９３０を介して各
装置からアクセスされるようになっている。他装置９１
０は自装置と同一の演算処理装置あるいは転送装置ある
いは診断装置を示している。転送装置を介して入出力装
置に接続され、診断装置を介してサービスプロセッサに
接続している。Figure 2 shows the memory write address (connection 70) from another device.
1) is a block diagram of a generation unit. Own device 900 is the first
It is an arithmetic processing unit including the block diagram of the figure, and the memory 92
0 is a main memory section, which is accessed from each device via a system bus 930. Other equipment 91
0 indicates the same arithmetic processing device, transfer device, or diagnostic device as the own device. It is connected to an input/output device via a transfer device, and to a service processor via a diagnostic device.

地袋Ｍ９１０からメモリ書込みが実行されると書込みを
示すコマンドとメモリ書込みアドレスがシステムバス９
３０上に出力される。自装置９００はシステムバスを監
視していることにより他装置９１０がメモリ９２０へ書
込みを実行していることをデコーダ７１で書込みを示す
コマンドを解読することで知りその書込みアドレスをア
ドレスレジスタ７０ヘセツトする。このアドレスレジス
タ７０の内容が結線７０１を介して第１図の比較器３０
へ接続される。When a memory write is executed from Jibukuro M910, the command indicating the write and the memory write address are sent to the system bus 9.
30. By monitoring the system bus, the own device 900 learns that another device 910 is writing to the memory 920 by decoding the command indicating writing with the decoder 71, and sets the write address in the address register 70. . The contents of this address register 70 are transferred to the comparator 30 in FIG.
connected to.

本図で示したデコード７１およびアドレスレジスタ７０
は、自装置のキャッシュメモリの無効化処理を実行する
ために必要な回路であり、特に本発明を実現するために
追加する必要はない。Decode 71 and address register 70 shown in this figure
is a circuit necessary to execute invalidation processing of the cache memory of the own device, and does not particularly need to be added to implement the present invention.

次に第３図のタイムチャートを用いて説明する。Next, explanation will be given using the time chart shown in FIG.

前述のようにマイクロプログラムによってｔｌ（タイミ
ング）で擬障アドレスレジスター０のセットが指示され
ｔ２でＮ’がセットされる。As described above, the microprogram instructs to set the false fault address register 0 at tl (timing) and sets N' at t2.

ｔ２ではさらに擬障コードレジスタ４０のセットか指示
されｔ３で“９”がセットされる。ｔ３ではさらに許ｒ
１１フラグ２０のセットが指示され、ｔ４で許口Ｊフラ
グが“１”となりｔ４以降アドレス一致信号（第１図の
結線３０１）が有効となる。At t2, an instruction is further given to set the false fault code register 40, and at t3, "9" is set. Further allowance at t3
11 flag 20 is instructed to be set, and at t4, the opening J flag becomes "1", and after t4, the address match signal (connection 301 in FIG. 1) becomes valid.

以上のようにして擬障発生の準備が終るとマイクロプロ
グラムは、プログラムの開始あるいは再開を指示する。When preparations for the occurrence of a pseudo fault are completed as described above, the microprogram instructs to start or restart the program.

ｔ４以降は他装置のメモリ書込み毎に書込みアドレスが
チエツクされる。ｔ　で実行する他装置のメモリ書込み
アドレスが“Ｎ”の場合、（でアドレスレジスタ７０に
“Ｎ”がセｎ＋］ ツトされると比較器３０で一致され前述のようにして検
出フラグ６０がｔ　　で“１″となりエラｎ＋２ 一通知を行なう。After t4, the write address is checked every time another device writes to the memory. If the memory write address of the other device executed at t is "N", ("N" is set in the address register 70 at n+]), the comparator 30 matches and the detection flag 60 is set to t. The error becomes "1" and an error n+2 notification is performed.

［発明の効果］ 以上説明したように、本発明は他装置がメモリ書込みを
実行したとき、そのアドレスがあらかじめ設定された擬
障アドレスと一致したときに擬障を発生することにより
、自装置と非同期に擬障を発生させることが可能となり
、障害処理機能のデバッグを人手によらずに十分評価す
るようにできる効果がある。[Effects of the Invention] As explained above, the present invention generates a false fault when another device executes memory writing and the address matches a preset false fault address, thereby preventing the self-device from writing to the own device. It is possible to generate a pseudo fault asynchronously, and this has the effect of making it possible to fully evaluate the debugging of the fault handling function without manual intervention.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図は本発明のブロック図、第３図は本発明
のタイムチャートである。 １０．４０．７０・・・レジスタ、２０．６０・・・フ
リップ・フロップ、３０・・・比較器、５０．７１・・
デコーダ、３１・・・ＡＮＤ回路、５１・・・ＯＲ回路
。1 and 2 are block diagrams of the present invention, and FIG. 3 is a time chart of the present invention. 10.40.70...Register, 20.60...Flip-flop, 30...Comparator, 50.71...
Decoder, 31...AND circuit, 51...OR circuit.

Claims (1)

【特許請求の範囲】 １）擬障条件を規定するアドレスを保持する擬障アドレ
スレジスタと、他装置から実行されるメモリ書込みアド
レスと前記擬障アドレスレジスタの内容とが一致してい
るか否か検出する比較器と、擬障発生を許可する許可フ
ラグとを有し、 前記擬障アドレスレジスタに所望のアドレスをセットす
るとともに、前記許可フラグをオンとしておくことによ
り、他装置が前記所望のアドレスに対してメモリ書込み
を実行した際、前記比較器で一致を検出して擬障を発生
させることを特徴とする擬障発生方式。[Scope of Claims] 1) Detecting whether or not a pseudo-fault address register that holds an address that defines a pseudo-fault condition matches a memory write address executed from another device and the contents of the pseudo-fault address register. The device has a comparator that performs a pseudo-failure, and a permission flag that allows the occurrence of a pseudo-fault, and by setting a desired address in the pseudo-fault address register and keeping the permission flag on, other devices can access the desired address. A pseudo-failure generation method characterized in that when a memory write is executed for a memory, the comparator detects a match and generates a pseudo-fault.