JPH038028A - Ras check function inspecting system - Google Patents
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- 230000006870 function Effects 0.000 claims abstract description 23
- 238000012360 testing method Methods 0.000 claims abstract description 19
- 238000010998 test method Methods 0.000 claims description 5
- 238000007689 inspection Methods 0.000 abstract description 8
- 238000003745 diagnosis Methods 0.000 abstract description 3
- 238000012423 maintenance Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 13
- 230000010365 information processing Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 101100326267 Arabidopsis thaliana BOR2 gene Proteins 0.000 description 1
- 101100028962 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PDR1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
情報処理装置におけるＲＡＳチェック機能検査方式に関
し、
情報処理装置自身がパリティチェック手段の動作の正常
性を自動的かつ効率的にＲＡＳ機能検査することを目的
とし、
命令用キャッシュ・メモリを内蔵し、命令コードのプリ
フェッチを行う汎用マイクロプロセッサと、前記汎用マ
イクロプロセッサのアドレス出力にパリティを付加する
パリティ発生手段と、前記アドレスとパリティをチェッ
クするパリティチェック手段とを有する情報処理装置に
おけるＲＡＳチェック機能検査方式であって、前記パリ
ティ発生手段はＲＡＳテストプログラムの指示による一
定のバス動作後にパリティを反転させる反転／指示手段
を備え、前記命令用キャッシュ・メモリはバス動作数を
保障するためＲＡＳテストプログラムを取り込んだ後、
検査を開始し、前記反転／指示手段は前記ＲＡＳテスト
プログラムの意図したアドレスにてパリティエラーを発
生させ、前記パリティチェック手段の動作の正常性を確
認するように構成する。[Detailed Description of the Invention] [Summary] Regarding the RAS check function test method in an information processing device, the purpose is to automatically and efficiently test the normality of the operation of the parity check means by the information processing device itself. , a general-purpose microprocessor having a built-in instruction cache memory and prefetching instruction codes, parity generation means for adding parity to an address output of the general-purpose microprocessor, and parity check means for checking the address and parity. A RAS check function testing method for an information processing device having: the parity generation means includes an inversion/instruction means for inverting parity after a certain bus operation according to an instruction from a RAS test program, and the instruction cache memory After incorporating the RAS test program to ensure the number of
The test is started, and the inversion/instruction means is configured to generate a parity error at an address intended by the RAS test program to confirm the normality of the operation of the parity check means.
本発明は情報処理装置におけるＲＡＳチェック機能検査
方式に関し、特に、汎用マイクロプロセッサ（にｌ下、
ＭＰＵ）を使用し、汎用ＭＰＵのアドレスバスにパリテ
ィを付加することにより、バス上の伝播誤りを検出する
情報処理装置において、そのバスパリティチェック機能
自身の動作の正常性を確認することが可能なＲＡＳチェ
ック機能検査方式に関する。The present invention relates to a RAS check function test method in an information processing device, and in particular, to a general-purpose microprocessor (under
By using a general-purpose MPU (MPU) and adding parity to the address bus of a general-purpose MPU, it is possible to confirm the normality of the operation of the bus parity check function itself in an information processing device that detects propagation errors on the bus. This invention relates to a RAS check function test method.
本発明は特に無人で自動的に起動、運転される情報処理
装置において、自動的にその装置自身内で動作するテス
トプログラムを用いてＲＡＳ機能検査する場合に有効で
ある。The present invention is particularly effective in performing a RAS function test using a test program that automatically runs within an information processing device that is automatically started and operated unattended.
〔従来の技術と発明が解決しようとする課題〕ＲＡ Ｓ
（Ｒｅｌｉａｂｉｌｉｔｙ、 Ａｖａｉｌａｂｉｌｉ
ｔｙ。[Problems to be solved by conventional technology and invention] RAS
(Reliability, Availability
Ty.
５ｅｒｖｉｃｅａｂｉｌｉｔｙ ）は、情報処理装置の
信頼性、可用性、保守性の３つの機能を統一した概念で
あり、ＲＡＳ機能とはＲＡＳを向上させるため、各装置
、システムの保守及び診断を容易にするための機能であ
る。従って、
信頼性（Ｒ）はシステム、製品、部品等が所定の規定の
もとで意図する期間中、規定の機能を遂行する確率であ
り、
可用性（Ａ）は保全可能なシステムや製品が規定の使用
条件のもとて規定時間に機能を維持している（正常状態
にある）確率であり、
保守性（Ｓ）は保全可能なシステムや製品が規定の条件
において保全を実施したとき、一定時間内に保全を終了
する確率である。5serviceability) is a concept that unifies the three functions of information processing equipment: reliability, availability, and maintainability. It is a function. Therefore, reliability (R) is the probability that a system, product, component, etc. will perform its specified function for the intended period under specified specifications, and availability (A) is the probability that a maintainable system or product will perform its specified function for the intended period. Maintainability (S) is the probability that a maintainable system or product maintains its function (in a normal state) for a specified period of time under the specified operating conditions. This is the probability of completing maintenance within the time.
通常、汎用ＭＰＵを使用し、そのアドレスバスにパリテ
ィを付加することにより、バス上の伝播誤りを検出する
情報処理装置において、アドレス出力からパリティを生
成する方式ではＭＰＵからパリティ発生手段への指示な
しではＲＡＳ機能検査のために使用するパリティビット
を反転させることはできない。Normally, in an information processing device that uses a general-purpose MPU and adds parity to its address bus to detect propagation errors on the bus, the method of generating parity from address output requires no instructions from the MPU to the parity generation means. In this case, it is not possible to invert the parity bit used for RAS function check.
この場合、反転指示の方法として、まず、検査時に所定
のアドレスの場合のみパリティ反転を行う方法があるが
、この方法ではアドレスのデコードに時間を要するため
、通常動作時のシステム性能が損なわれたり、ＲＡＳ機
能検査のためのみに動作タイミングやチェックタイミン
グを変えるなどの特別な機構を必要とする。In this case, one method of instructing inversion is to first invert parity only for a predetermined address during inspection, but this method requires time to decode the address, which may impair system performance during normal operation. , a special mechanism is required to change the operation timing and check timing only for RAS function testing.
他の反転指示の方法として、検査時にパリティ反転を指
示した場合、指示解除があるまでパリティ反転をそのま
まにする方法もあるが、この方法では汎用ＭＰＵが命令
コードをフェッチするバス動作の場合でも自動的にパリ
ティ反転が実行されるため、ＲＡＳテストプログラムそ
のものの動作の信頼性が保障できない。Another method for instructing inversion is to leave parity inversion as it is until the instruction is canceled if parity inversion is instructed during inspection, but this method automatically Since parity inversion is performed automatically, the reliability of the operation of the RAS test program itself cannot be guaranteed.
また、パリティ反転指示後、一定バスサイクル数或いは
一定バス動作数だけパリティ反転を実行し、自動的に解
除する方法もあるが、この方法でもＲＡＳテストプログ
ラム自身の動作を保障できなかったり、どこでパリティ
反転のエラーが発生し検出されたかを特定することが困
難である。Another method is to perform parity inversion for a certain number of bus cycles or a certain number of bus operations after a parity inversion instruction, and then automatically cancel the parity inversion. However, even with this method, the operation of the RAS test program itself cannot be guaranteed, and parity It is difficult to identify whether a reversal error has occurred or been detected.
このようなＲＡＳテストプログラム自身の動作が保障さ
れないような方法では、工場出荷前や定期保守時等のよ
うに人手や他の装置の支援のある特定の環境でのＲＡＳ
機能検査は可能であるが、情報処理装置自身が自動的に
検査を実行するようなことはできない。Such a method that does not guarantee the operation of the RAS test program itself is a method that does not guarantee the operation of the RAS test program itself.
Although a functional test is possible, the information processing device itself cannot automatically perform the test.
上述のような問題は、−船釣にプログラム自身からＭＰ
Ｕがバス動作を実行する回数やタイミングを制御若しく
は認識できないために生じる。The problem as mentioned above is - MP from the program itself for boat fishing.
This occurs because U cannot control or recognize the number and timing of bus operations.
本発明の目的は、情報処理装置自身がパリティチェック
手段の動作の正常性を自動的かつ効率的に検査すること
が可能なＲＡＳチェック機能検査方式を提供するにある
。An object of the present invention is to provide a RAS check function testing method that allows an information processing apparatus itself to automatically and efficiently test the normality of the operation of a parity check means.
本発明は、命令用キャッシュ・メモＩＪ（ＣＡ）を内蔵
し、命令コードのプリフェッチを行う汎用マイクロプロ
セッサ（ＭＰＩＪ） と、前記汎用マイクロプロセッ
サのアドレス出力（ＡＤＤ） にパリティ（Ｐ） を
付加するパリティ発生手段（１）と、前記アドレスとパ
リティをチェックするパリティチェック手段（２）とを
有する情報処理装置におけるＲＡＳチェック機能検査方
式であって、前記パリティ発生手段はＲＡＳテストプロ
グラムの指示による一定のハス動作後にパリティを反転
させる反転／指示手段〔４）を備え、前記命令用キャッ
シュ、メモリはバス動作数を保障するためＲＡＳテスト
プログラムを取り込んだ後、検査を開始し、前記反転／
指示手段は前記ＲＡＳテストプログラムの意図したアド
レスにてパリティエラーを発生させ、前記パリティチェ
ック手段の動作の正常性を確認するようにしたことを特
徴とする。The present invention comprises a general-purpose microprocessor (MPIJ) that has a built-in instruction cache memory IJ (CA) and prefetches instruction codes, and a parity processor that adds parity (P) to the address output (ADD) of the general-purpose microprocessor. A RAS check function testing method for an information processing device having a generation means (1) and a parity check means (2) for checking the address and parity, wherein the parity generation means performs a constant hash check according to an instruction from a RAS test program. The instruction cache and memory include an inversion/instruction means [4] for inverting the parity after the operation, and after the instruction cache and memory load the RAS test program to ensure the number of bus operations, the inspection is started and the inversion/instruction means [4] is provided.
The present invention is characterized in that the instruction means generates a parity error at an address intended by the RAS test program to confirm the normality of the operation of the parity check means.
本発明は、ＲＡＳ機能検査に必要な命令コードをすべて
ＭＰＵ内に内蔵された命令用キャッシュ・メモリに取り
込んだ後、プログラムから認識できないバス動作である
命令コードのプリフェッチ動作を、所定のＲＡＳ機能検
査を開始する手順を用いて抑止することにより、ＭＰＵ
が実行するバス動作をプログラムがオペランドをアクセ
スする場合に限定し、
さらに、パリティ発生手段（１）はプログラムから直接
アクセス可能な診断用制御レジスタ（３）を備え、さら
に前記診断用制御レジスタへのＭＰＵのアクセスにより
パリティ反転指示が行われると、次のバス動作成いは一
定回数目のバス動作においてパリティ反転を実行する手
段（４）を有し、ＲＡＳテストプログラムの意図したア
ドレスでパリティエラーを発生させパリティチェック手
段（２）のＲＡＳ機能検査を行う。In the present invention, after all the instruction codes necessary for the RAS function test are loaded into the instruction cache memory built into the MPU, the prefetch operation of the instruction code, which is a bus operation that cannot be recognized from the program, is carried out in a predetermined RAS function test. By inhibiting the MPU using a procedure that starts
The parity generating means (1) is further provided with a diagnostic control register (3) that can be accessed directly from the program, and further includes a diagnostic control register (3) that can be directly accessed by the program. When a parity inversion instruction is issued by accessing, the next bus operation has a means (4) for executing parity inversion in a certain number of bus operations, and generates a parity error at the address intended by the RAS test program. Then, the RAS function of the parity check means (2) is checked.
第１図は本発明の一実施例構成図である。汎用マイクロ
プロセッサ（ＭＰＵ）は、自身の内部に命令用キャッシ
ュ・メモＩＪ （ＣＡ）を内蔵し、かつ命令コードのプ
リフェッチ動作を行う機能を有する。FIG. 1 is a configuration diagram of an embodiment of the present invention. A general-purpose microprocessor (MPU) has a built-in instruction cache memory IJ (CA) and has a function of prefetching instruction codes.
パリティゼネレータ（ＰＧ）にはＭＰＵのアドレス出力
（ＡＤＤ）にパリティ（Ｐ）を付加するパリティ発生手
段１と、ＲＡＳ検査診断用制御レジスタ３と、前記パリ
ティ発生手段がＲＡＳテストプログラムの指示により一
定のバス動作後にパリティを反転させる反転／指示手段
４を設ける。さらに、パリティ発生手段からのアドレス
（ＡＤＤ） とパリティ（Ｐ）をチェックするパリテ
ィチェック手段２を設ける。The parity generator (PG) includes a parity generation means 1 that adds parity (P) to the address output (ADD) of the MPU, a control register 3 for RAS inspection and diagnosis, and a parity generation means that generates a constant value according to instructions from the RAS test program. An inversion/instruction means 4 is provided for inverting parity after a bus operation. Furthermore, parity check means 2 is provided for checking the address (ADD) and parity (P) from the parity generation means.
第２図はＲＡＳテスト全体の手順を示すフローチャート
である。まず、ＲＡＳ検査に必要な命令コードがＭＰＵ
の内蔵命令キャッシュ・メモリ（ＣＡ）に取り込まれる
（１）。内蔵命令キャッシュ、メモリ内では、診断用制
御レジスタ３に対し強制エラー指示を行い（２）、一定
回数（０〜ｎ）のバス動作を行う（３）。この場合、診
断用制御レジスタ３にてバス動作回数のカウント（０〜
ｎ）が行われる。FIG. 2 is a flowchart showing the entire procedure of the RAS test. First, the instruction code necessary for RAS inspection is
(1). In the built-in instruction cache and memory, a forced error instruction is issued to the diagnostic control register 3 (2), and bus operations are performed a fixed number of times (0 to n) (3). In this case, the diagnostic control register 3 counts the number of bus operations (from 0 to
n) is performed.
次に、意図したアドレスにおいてＲＡＳテストパターン
にてバス動作させ（４）、反転／指示手段４にてパリテ
ィの反転が行われ（５）、パリティを反転した結果の状
態が収集され、動作の正常性が検査される（６）。Next, the bus is operated using the RAS test pattern at the intended address (4), and the parity is inverted by the inverting/instruction means 4 (5), and the status as a result of parity inversion is collected and the operation is normal. The gender is tested (6).
第３図はＲＡＳ検査に必要な命令コードを内蔵命令キャ
ッシュ・メモリに取り込むためのプログラム手順の詳細
フローチャートである。通常、命令コードは実際にその
命令を実行しなければ内蔵命令キャッシュ・メモリに取
り込まれないため、最初の命令の実行はエラーが発生し
ないようにダミーで実行し、次の命令実行で強制エラー
指示を行いエラーを発生させる。両者の可変部分はプロ
グラムが直接利用できるＭＰＵ内のレジスタを用いる。FIG. 3 is a detailed flowchart of the program procedure for loading instruction codes necessary for RAS inspection into the built-in instruction cache memory. Normally, the instruction code is not loaded into the built-in instruction cache memory until the instruction is actually executed, so the first instruction is executed as a dummy to prevent an error from occurring, and the next instruction is executed with a forced error instruction. and generates an error. Both variable parts use registers within the MPU that can be directly used by the program.
まず、ＭＰＵ内レジスタの１回目のデータをセットしく
１）、ダミーによる強制エラーを指示しく２）、所定の
回数（０〜ｎ）のバス動作を行い（３）、意図したアド
レスにてＲＡＳテストパターンでバス動作を行い（４）
、プリフェッチが行われる可能性がある命令コードの範
囲のダミー命令を実行する（５）。First, set the first data in the register in the MPU (1), specify a forced error using a dummy (2), perform a bus operation a predetermined number of times (0 to n) (3), and perform a RAS test at the intended address. Perform bus operation in pattern (4)
, executes a dummy instruction in the range of instruction codes that may be prefetched (5).
そして、ＭＰＵ内のレジスタのデータセットが１回目か
否かの判断後（６）、１回目のデータセットであれば、
ＭＰＵ内のレジスタの２回目のデータセットを行い（７
）、ダミーによらない強制エラーを指示しく８）、所定
の回数（０〜ｎ）のバス動作を行い〔９）、意図したア
ドレスにてＲＡＳテストパターンでバス動作し、エラー
を発生させαＱ１ダミー命令を実行した後０１）、ステ
ップ６にて２回目の判断を行う。After determining whether the data set of the register in the MPU is the first data set (6), if it is the first data set,
Perform the second data set for the registers in the MPU (7
), instruct a forced error that is not based on the dummy 8), perform the bus operation a predetermined number of times (0 to n) [9), perform the bus operation with the RAS test pattern at the intended address, generate an error, and set the αQ1 dummy. After executing the command (01), a second determination is made in step 6.
第４図はパリティ発生手段とパリティチェック手段の一
実施例構成図である。いずれも排他的論理和（ＥＯＲ）
で構成される。ＥＯＲ１はパリティ発生手段であり、ア
ドレス（ＡＤＤ） と反転指示φの人力に基づきパリテ
ィＰを出力する。ＢＯＲ２はパリティチェック手段であ
り、パリティ発生手段と同様のアドレス人力（ＡＤＤ）
と、パリティ人力（Ｐ）によりエラー（Ｅ）を出力
する。FIG. 4 is a block diagram of an embodiment of the parity generation means and parity check means. Both are exclusive OR (EOR)
Consists of. EOR1 is a parity generating means, which outputs parity P based on the address (ADD) and the inversion instruction φ. BOR2 is a parity check means, and the address human power (ADD) is similar to the parity generation means.
, an error (E) is output by the parity manual (P).
以上説明したように、本発明によれば、情報処理装置自
身がパリティチェック手段の動作の正常性を自動的かつ
効率的にＲＡＳ機能検査することができる。As described above, according to the present invention, the information processing apparatus itself can automatically and efficiently test the RAS function to check the normality of the operation of the parity check means.
第１図は本発明の一実施例構成図、
第２図は本発明のＲＡＳテスト全体の手順図、第３図は
本発明の命令用キャッシュ、メモリの取り込みの手順フ
ローチャート、及び
第４図はパリティ発生手段とパリティチェック手段の一
実施例構成図である。
（符号の説明）
■・・・パリティ発生手段、
２・・・パリティチェック手段、
３・・・診断用制御レジスタ、
４・・・反転／指示手段、
ＣＡ・・・命令用キャッシュ・メモリ、ＭＰＵ・・・マ
ルチプロセッサ、
ＡＤＤ・・・アドレス、
Ｐ・・・パリティ。FIG. 1 is a configuration diagram of an embodiment of the present invention, FIG. 2 is a procedure diagram of the entire RAS test of the present invention, FIG. 3 is a flowchart of instructions cache and memory loading procedure of the present invention, and FIG. FIG. 2 is a configuration diagram of an embodiment of parity generation means and parity check means. (Explanation of symbols) ■...Parity generation means, 2...Parity check means, 3...Diagnostic control register, 4...Inversion/instruction means, CA...Instruction cache memory, MPU ...Multiprocessor, ADD...Address, P...Parity.
Claims (1)
コードのプリフェッチを行う汎用マイクロプロセッサ（
ＭＰＵ）と、前記汎用マイクロプロセッサのアドレス出
力（ＡＤＤ）にパリテイ（Ｐ）を付加するパリテイ発生
手段（１）と、前記アドレスとパリテイをチェックする
パリテイチェック手段（２）とを有する情報処理装置に
おけるＲＡＳチェック機能検査方式であって、 前記パリテイ発生手段はＲＡＳテストプログラムの指示
による一定のバス動作後にパリテイを反転させる反転／
指示手段（４）を備え、 前記命令用キャッシュ・メモリはバス動作数を保障する
ためＲＡＳテストプログラムを取り込んだ後、検査を開
始し、 前記反転／指示手段は前記ＲＡＳテストプログラムの意
図したアドレスにてパリテイエラーを発生させ、 前記パリテイチェック手段の動作の正常性を確認するよ
うにしたことを特徴とするＲＡＳチェック機能検査方式
。[Claims] 1. A general-purpose microprocessor (with built-in instruction cache memory (CA) that prefetches instruction codes)
(MPU); parity generating means (1) for adding parity (P) to the address output (ADD) of the general-purpose microprocessor; and parity checking means (2) for checking the address and parity. In the RAS check function test method, the parity generating means is an inverter/inverter that inverts the parity after a certain bus operation according to the instructions of the RAS test program.
and an instruction means (4), wherein the instruction cache memory starts testing after taking in the RAS test program to ensure the number of bus operations, and the inversion/instruction means transfers the instruction to the address intended by the RAS test program. 1. A RAS check function test method, characterized in that the normality of the operation of the parity check means is confirmed by generating a parity error.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142217A JP2548378B2 (en) | 1989-06-06 | 1989-06-06 | RAS check function inspection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142217A JP2548378B2 (en) | 1989-06-06 | 1989-06-06 | RAS check function inspection method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038028A true JPH038028A (en) | 1991-01-16 |
| JP2548378B2 JP2548378B2 (en) | 1996-10-30 |
Family
ID=15310130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142217A Expired - Fee Related JP2548378B2 (en) | 1989-06-06 | 1989-06-06 | RAS check function inspection method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548378B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546370A (en) * | 1993-07-30 | 1996-08-13 | Olympus Optical Co., Ltd. | Compact apparatus having bidirectional motion for loading/unloading an information recording medium |
-
1989
- 1989-06-06 JP JP1142217A patent/JP2548378B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546370A (en) * | 1993-07-30 | 1996-08-13 | Olympus Optical Co., Ltd. | Compact apparatus having bidirectional motion for loading/unloading an information recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548378B2 (en) | 1996-10-30 |
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|---|---|---|---|
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