JPS6276756A - Semiconductor device with self-inspecting circuit - Google Patents
Semiconductor device with self-inspecting circuitInfo
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- JPS6276756A JPS6276756A JP60217130A JP21713085A JPS6276756A JP S6276756 A JPS6276756 A JP S6276756A JP 60217130 A JP60217130 A JP 60217130A JP 21713085 A JP21713085 A JP 21713085A JP S6276756 A JPS6276756 A JP S6276756A
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Abstract
Description
【発明の詳細な説明】
Ｃ発明の技術分野Ｊ
本発明は、具備されている機能が正渚に動作するか否か
の検査を行なう自己検査回路を漏えた半導体装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention J The present invention relates to a semiconductor device that does not include a self-test circuit for testing whether the functions provided therein operate properly.
Ｃ発明の技術的背景とその問題点Ｊ
半導体技術の発展により、最近の半導体装置にあっては
、高密度化が進むにつれて大規模になるとともに、半導
体装置に要求される機能も多様化しており、半導体装置
は４羅化の傾向にある。CTechnical background of the invention and its problemsJ With the development of semiconductor technology, recent semiconductor devices have become larger in size as their density has increased, and the functions required of semiconductor devices have also become more diverse. , semiconductor devices are becoming more and more popular.
このように、半導体装置が複雑になると、その検査作業
においては、検査機がぼう大なものとなり、かなりの労
力が必要とされる。例えば、半導体装置のむかでも高密
度、多機能化が進んでいる超し８１マイクロブロヒツリ
の検査にあっては、それぞれのマイクロブＯセッサ毎に
設定された検査シーケンスに従ってンそれぞれのマイク
［Ｉプロセッサの検査に必要な検査データが検査装置か
らこのマイクｏ ’７ ａセッケに与えられ、検査項目
が順次検査されて不良品の識別、除去が行なわれる。As semiconductor devices become more complex in this way, inspection work requires a large inspection machine and a considerable amount of labor. For example, in the inspection of over 81 microcontrollers, where semiconductor devices are becoming increasingly dense and multi-functional, each microphone [Iprocessor] is Inspection data necessary for the inspection is provided from the inspection device to this microphone o'7a, and inspection items are sequentially inspected to identify and remove defective products.
このため、検査装置により超ＬＳＩマイクロプロセッサ
を検査づるためには、このマイクロプロセラ１ノに具備
されたそれぞれの機能回路毎に、検査シーケンス及び検
査データを検査装置に応じて作成しなければならないと
いう手間がかかる。Therefore, in order to test a VLSI microprocessor using a testing device, it is necessary to create a test sequence and test data for each functional circuit included in the microprocessor according to the testing device. It takes time and effort.
さらに、検査対像となるマイクロプロセッサに検査装置
から検査データ及び検査シーケンスを与えているために
、検査装置とマイクロプロセッサとの間にインターフェ
イス、例えば論理回路等をマイク［１ブロセツザの内部
に設けなければならなくなる。このために、マイクロプ
ロセッサは複雑化することになり高密１女化が困難とな
る。また、検査装置とマイクロブ［Ｊセッサとの間の信
号の入出力に時間がかかるために、検査時間の短縮化が
困難であった。Furthermore, since test data and test sequences are supplied from the testing device to the microprocessor to be tested, an interface, such as a logic circuit, must be provided inside the microphone [1 processor] between the testing device and the microprocessor. It will stop happening. For this reason, the microprocessor becomes complicated, making it difficult to achieve high-density single-female processing. In addition, since it takes time to input and output signals between the inspection device and the microbe [J processor], it has been difficult to shorten the inspection time.
［１明の目的］
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、検査工程の簡略化及び検査時間の短縮化を
図った自己検査回路を備えた半導体装置を提供すること
にある。[1. Purpose of the invention] The present invention has been made in view of the above, and its purpose is to provide a semiconductor device equipped with a self-testing circuit that simplifies the testing process and shortens the testing time. It's about doing.
［発明の概要コ
上記目的を達成すめために、本発明は、与えられた命令
をＷ？読、実行づるためのプログラムが格納された第１
のＲＯＭと、この第１のＲＯＭに格納されたプログラム
に基づいてＷ？ Ｈされた命令の実行処理を行なう処理
回路と、この処理回路へのデータの入出力を制御するバ
ス制御回路と、検査時にお【プる前記処理回路の検査項
目、検査手順が格納された第２のＲＯＭと、前記処理回
路のそれぞれの＋ｊＬ杏項目に対応した検査用データが
格納された第３のＲＯＭと、前記第３のＲＯＭに格納さ
れた検査手順の命令に基づいて割込み、ＤＭＡ要求１５
号を発生する論理回路と、前記第１のＲＯＭに格納され
たプログラムに基づいて処理回路が行なう実行処理を制
御するとともに、第２のＲＯＭに格納された検査手順に
基づいて行なわれる処理回路の検査を制御する制御回路
とを有することを要旨とする。[Summary of the Invention] In order to achieve the above object, the present invention provides a W? The first one stores the program for reading and executing it.
W? based on the ROM and the program stored in this first ROM. A processing circuit that executes the H instruction, a bus control circuit that controls input/output of data to this processing circuit, and a bus control circuit that stores inspection items and inspection procedures for the processing circuit to be performed during inspection. 2 ROM, and a third ROM in which test data corresponding to each +jL An item of the processing circuit is stored, and interrupts and DMA requests are made based on the test procedure instructions stored in the third ROM. 15
a logic circuit that generates a signal; and a logic circuit that controls execution processing performed by the processing circuit based on a program stored in the first ROM, and a processing circuit that is executed based on a test procedure stored in the second ROM. The gist is to have a control circuit that controls the inspection.
［発明の効果〕
本発明によれば、被検査半導体装置に対応した検査項目
、検査手順及び検査データをプログラム化して、この被
検査半導体装置に格納して、このプログラムにより被検
査半導体装置の検査を行なうようにしたので、従来は検
査装置から被検査半導体装置に与えられていた検査手順
を示す信号を低減することができる。その結果、検査装
置と被検査半導体装置とのインターフェイスとなる回路
を必要としないために、半導体装置を複雑化することな
く、検査時間を短縮して検査工程の簡略化及び効率化を
図ることができる。[Effects of the Invention] According to the present invention, test items, test procedures, and test data corresponding to a semiconductor device to be tested are programmed and stored in the semiconductor device to be tested, and the semiconductor device to be tested can be tested using this program. Since this is done, it is possible to reduce the signal indicating the test procedure that was conventionally given from the test device to the semiconductor device under test. As a result, since there is no need for a circuit to interface between the inspection equipment and the semiconductor device under test, it is possible to shorten inspection time and simplify and improve the efficiency of the inspection process without complicating the semiconductor device. can.
「発明の実施例」 以下、図面を用いて本発明の詳細な説明する。“Embodiments of the invention” Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明の一実施例に係る自己検査回路を備えた
半導体装置の構成を示す回路ブロック図である。同図に
おいで、１はその内部に自己検査回路を具備した超ＬＳ
Ｉマイクロプロセッサである。このマイクロプロセッサ
１は、ＲＯＭ３、制御回路５．演算回路７．レジスタ９
．バス制御回路１１とにより構成されており、検査回路
はＲＯＭ１３及び１５．セレクタ１７．論理回路１つと
により構成されている。FIG. 1 is a circuit block diagram showing the configuration of a semiconductor device equipped with a self-test circuit according to an embodiment of the present invention. In the figure, 1 is a super LS equipped with a self-test circuit inside.
I microprocessor. This microprocessor 1 includes a ROM 3, a control circuit 5. Arithmetic circuit 7. register 9
．． The test circuit consists of ROM 13 and 15 . Selector 17. It is composed of one logic circuit.
ＲＯＭ３はマイクロプロセッサ１の通常の動作時におい
て、機械語による命令を解読して実行するためのマイク
ロプログラムが格納されたメモリである。The ROM 3 is a memory in which a microprogram for decoding and executing machine language instructions during normal operation of the microprocessor 1 is stored.
制御回路５はＲＯＭ３に格納されたマイクロプログラム
に基づいて命令を解読して、ｗ？読された内容に従って
、その内容に関係する回路、例えば演算回路に対てイの
命令を実行させるという本来のマイクロプロセッサの制
御回路の機能を有しているとともに、ＲＯＭ１３に格納
されたマイクロブ【コグシムに基づいて、例えば演算回
路７が正常に動作づるか否かを検査するための信号を演
算回路７に供給するためのものである。The control circuit 5 decodes the command based on the microprogram stored in the ROM 3 and reads w? It has the function of the original microprocessor control circuit of causing a circuit related to the content, such as an arithmetic circuit, to execute the instruction in accordance with the read content. This is for supplying a signal to the arithmetic circuit 7 based on, for example, checking whether the arithmetic circuit 7 is operating normally.
演算回路７は与えられたデータに対して、算術演算処理
や論理演算処理及びこれらの演締処理の大小比較、判断
等を制御回路５から供給される制御信号に基づいて行な
うものである。レジスタ９は例えば演算回路７で行なわ
れた演算処理の結果等を一時的に保持するためのちので
ある。The arithmetic circuit 7 performs arithmetic operation processing, logical operation processing, magnitude comparison, judgment, etc. of these operation processes on the supplied data based on a control signal supplied from the control circuit 5. The register 9 is used to temporarily hold, for example, the results of arithmetic processing performed by the arithmetic circuit 7.
バス制御回路１１は、マイクロプロセッサ１の通常の０
３作時において、外部バス２１に接続される例えば記憶
装置（図示ぜず）、あるいはマイクロブ［１セツサ１の
検査時においては、外部バス２１に接続される検査装置
く図示せず）と、演算回路７あるいはレジスタ９とのデ
ータの伝送を制御するとともに、制御回路５からの制御
信号に基づいて、ＲＯＭ１５に格納された検査データの
演算回路７あるいはレジスタ９への供給を制御するため
のらのである。The bus control circuit 11 is a normal 0 bus control circuit of the microprocessor 1.
3, for example, a storage device (not shown) connected to the external bus 21 or a microb (in the case of testing one setter 1, an inspection device connected to the external bus 21 (not shown)) and an arithmetic A controller for controlling the transmission of data to and from the circuit 7 or the register 9 as well as for controlling the supply of test data stored in the ROM 15 to the arithmetic circuit 7 or the register 9 based on the control signal from the control circuit 5. be.
ＲＯＭ１３はマイクロプロセッサ１の検査時にＪ３いて
、このマイクロプロセッサの機能を実行づるための例え
ば演算回路７あるいはレジスタ９等の検査項目を行なう
ための検査手順がフィクロプログラムにより格納されて
いるメモリである。The ROM 13 is used in J3 when testing the microprocessor 1, and is a memory in which testing procedures for testing items such as the arithmetic circuit 7 or registers 9 to execute the functions of the microprocessor are stored in the form of a microprogram. .
ＲＯＭ１５は演算回路７あるいはレジスタ９にそれぞれ
対応した検査データ、具体的には、例えば演算回路７の
検査時において、演算を実行するための数値等が格納さ
れたメモリであり、検査データは制御回路５から与えら
れる制御信号により、バス制御回路１１を介して演鋒回
路７あるいはレジスタ９に供給される。The ROM 15 is a memory that stores test data corresponding to the arithmetic circuit 7 or the register 9, specifically, numerical values for executing arithmetic operations when testing the arithmetic circuit 7, and the test data is stored in the control circuit 7. The control signal from 5 is supplied to the driver circuit 7 or the register 9 via the bus control circuit 11.
セレクタ１７はマイク［］プロセッサ１の検査時におい
て、信号線２３に接続される検査装置（図示せず）から
の検査信号に基づいて、ＲＯＭ３に格納されているマイ
クロプロセラ１ノ１の通常の動作時における命令の解読
、実行を行なうマイクロプログラムと、ＲＯＭ１３に格
納されているマイクロプログラム１の検査時にｄ５ける
検査手順をブ［コグラム化したマイクロプログラムとの
制御回路５への供給を切換えるためのものである。すな
わち、マイクロプロセッサ１の通常の動作時においては
、検査装置から検査信号はセレクタ１７には供給されず
、セレクタ１７はＲＯＭ３と制御回路５とを接続して、
ＲＯＭ３に格納されたンイクロプログラムが制御回路５
に供給されることになり、マイクロプロセッサ１の検査
時においては、検査装置から検査信号がセレクタ１７に
供給されて、セレクタ１７はＲＯＭ１３と制御回路５と
を接続して、ＲＯＭ１３に格納されたマイクロプログラ
ムが制御回路５に供給されることになる。When inspecting the microphone processor 1, the selector 17 selects the normal operation of the microprocessor 1 stored in the ROM 3 based on an inspection signal from an inspection device (not shown) connected to the signal line 23. This is for switching the supply to the control circuit 5 between the microprogram that decodes and executes instructions at the time of the test, and the microprogram that converts the test procedure at d5 into a program when testing the microprogram 1 stored in the ROM 13. It is. That is, during normal operation of the microprocessor 1, no test signal is supplied from the test device to the selector 17, and the selector 17 connects the ROM 3 and the control circuit 5.
The microprogram stored in ROM3 is the control circuit 5.
When testing the microprocessor 1, the test signal is supplied from the test device to the selector 17, and the selector 17 connects the ROM 13 and the control circuit 5 to detect the microprocessor 1 stored in the ROM 13. The program will be supplied to the control circuit 5.
論理回路１つは制御回路５に対して、ＲＯＭ１３に格納
されたマイクロプログラムにより１割込み、ＤＭＡ（ダ
イレクト・メモリ・アクセス〉を要求づるための信号を
発生するものであり、マイクロプロセッサ１の通常の動
作時にａ３いては、割込み、ＤＭＡ要求信号は、マイク
ロプロセッサ１の外部から信号線２５を介して制御回路
５に供給される。論理回路１９は３η込み、ＤＭＡの要
求が正常に行なわれるか否かの検査時において、ＲＯｌ
ｖｌ ’＋ ３に格納されているマイクロプログラムに
基づいて制御回路５から供給される信号により模擬割込
み、Ｄｌｖｌ△要求信号を発生して、この模擬要求信号
がマイクロプロセッサ１の通常の動作時における要求信
号と同様に、信号線２５を介して制御回路５に供給され
て、割込みあるいはＤＭＡ動作の検査が行なわれる。One logic circuit generates a signal for requesting one interrupt and DMA (direct memory access) from the microprogram stored in the ROM 13 to the control circuit 5. During operation, interrupts and DMA request signals are supplied from outside the microprocessor 1 to the control circuit 5 via the signal line 25.The logic circuit 19 determines whether the DMA request is normally performed or not. At the time of the inspection, ROl
A simulated interrupt and a DlvlΔ request signal are generated by a signal supplied from the control circuit 5 based on the microprogram stored in the microprocessor 1, and this simulated request signal is used as a request during normal operation of the microprocessor 1. Like the signal, it is supplied to the control circuit 5 via the signal line 25 to check the interrupt or DMA operation.
以上のにうに構成されている自己検査回路を備えた半導
体装置の作用を次に説明づる。The operation of the semiconductor device equipped with the self-test circuit constructed as described above will now be explained.
マイクロブロセッ（す１の通常の動作時においては、信
号線２３の検査信号は非検査モードにあり、ＲＯＭ３に
格納されている機械語により命令を解読、実行するため
のマイク凹プログラムがセレクタ１７を介して制御回路
５に送出され、このマイクロプログラムにより外部バス
２１に接続された例えば記憶装置から読み出された命令
及びデータが、演算回路７及びレジスタつとにより実行
処理される。During normal operation of the microprocessor 1, the test signal on the signal line 23 is in a non-test mode, and the microprocessor program for decoding and executing instructions in machine language stored in the ROM 3 is sent to the selector 17. Instructions and data read from, for example, a storage device connected to the external bus 21 by this microprogram are executed by the arithmetic circuit 7 and registers.
次にマイクロプロセッサ１が検査状態にある場合におい
ては、信号線２３に接続された検査装置からこの信号線
２３を介して検査信号がセレクタ１７に送出されると、
セレクタ１７はＲＯＩＶＭ３と制御回路５どを接続する
ように切換ねり、検査用マイクロプログラムが順次ＲＯ
Ｍ１３からセレクタ１７を介して制御回路５に送出され
る。この検査用マイクロプログラムが制御回路５でデコ
ードされて、検査が行なわれる回路の検査データの送出
を指令すべく指令信号が制御回路５から検査テ゛−りが
格納されているＲＯＭ１５に送出される。Next, when the microprocessor 1 is in the test state, when a test signal is sent to the selector 17 via the signal line 23 from the test device connected to the signal line 23,
The selector 17 switches to connect the ROIVM 3 and the control circuit 5, etc., and the inspection microprograms are sequentially connected to the ROIVM 3 and the control circuit 5.
It is sent from M13 to the control circuit 5 via the selector 17. This test microprogram is decoded by the control circuit 5, and a command signal is sent from the control circuit 5 to the ROM 15 in which the test data is stored to instruct the sending of test data of the circuit to be tested.
ＲＯＭ１５はこの指令信号を受けて、検査データはバス
制御回路１１を介して検査が行なわれる回路に供給され
、この検査データを用いて検査用マイクロプログラムに
書き込まれている検査手順に従って、検査項目の検査が
行なわれる。Upon receiving this command signal, the ROM 15 supplies the test data to the circuit to be tested via the bus control circuit 11, and uses this test data to perform the test items according to the test procedure written in the test microprogram. An inspection will be carried out.
また、割込み、ＤＭＡ要求の検査においては、通富のマ
イクロプロセッサの外部から信号線２５を介して制御回
路５に入力される割込み、ＤＭＡ要求信号に代わって、
この割込み、ＤＭＡＭ求信号と同じ作用を行なう模擬割
込み、ＤＭＡ要求信号が、制御回路５からの指令信号に
より論理回路１７から信号線２５を介して制御回路に送
出されて、割込み及びＤＭＡ動作の検査が行なわれる。In addition, when inspecting interrupts and DMA requests, instead of interrupts and DMA request signals input from the outside of the Tsutomi microprocessor to the control circuit 5 via the signal line 25,
This interrupt, a simulated interrupt that performs the same function as the DMA request signal, and a DMA request signal are sent from the logic circuit 17 to the control circuit via the signal line 25 in response to a command signal from the control circuit 5, and the interrupt and DMA operation are inspected. will be carried out.
このようにして、マイクロプロセッサ１に具備されてい
るすべての回路の検査が行なわれ、この検査結果の内容
が検査時においては外部バス２１に接続されている検査
装置によりモニターされて、検査対象となる半導体装置
が正常に機能するか否かの判断が行なわれることになる
。In this way, all the circuits included in the microprocessor 1 are tested, and the contents of the test results are monitored by the test device connected to the external bus 21 during the test, and the test results are monitored by the test device connected to the external bus 21. A determination is made as to whether or not the semiconductor device functions normally.
第１図は本発明の一実施例に係る自己検査回路を備えた
半導体装置の回路ブロック図である。
く図の主要な部分を表わす符号の説明）１・・・マイク
ロプロセッサ
３．１３．１５・・・ＲＯＭ
５・・・制御回路
７・・・演停回路
９・・・レジスタ
１１・・・バス制御回路FIG. 1 is a circuit block diagram of a semiconductor device equipped with a self-test circuit according to an embodiment of the present invention. (Explanation of symbols representing main parts in the figure) 1...Microprocessor 3.13.15...ROM 5...Control circuit 7...Stop circuit 9...Register 11...Bus control circuit
Claims (1)
納された第１のＲＯＭと、この第１のＲＯＭに格納され
たプログラムに基づいて解読された命令の実行処理を行
なう処理回路と、この処理回路へのデータの入出力を制
御するバス制御回路と、検査時における前記処理回路の
検査項目、検査手順が格納された第２のＲＯＭと、前記
処理回路のそれぞれの検査項目に対応した検査用データ
が格納された第３のＲＯＭと、前記第３のＲＯＭに格納
された検査手順の命令に基づいて割込み、ＤＭＡ要求信
号を発生する論理回路と、前記第１のＲＯＭに格納され
たプログラムに基づいて処理回路が行なう実行処理を制
御するとともに、第２のＲＯＭに格納された検査手順に
基づいて行なわれる処理回路の検査を制御する制御回路
とを有することを特徴とする自己検査回路を備えた半導
体装置。a first ROM in which a program for decoding and executing a given instruction is stored; a processing circuit that executes the decoded instruction based on the program stored in the first ROM; a bus control circuit that controls data input/output to the circuit; a second ROM that stores test items and test procedures for the processing circuit during testing; and a second ROM for testing that corresponds to each test item of the processing circuit. a third ROM in which data is stored; a logic circuit that generates an interrupt and DMA request signal based on a test procedure instruction stored in the third ROM; and a program stored in the first ROM. and a control circuit that controls execution processing performed by the processing circuit based on the test procedure stored in the second ROM, and a control circuit that controls testing of the processing circuit performed based on the test procedure stored in the second ROM. semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217130A JPS6276756A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device with self-inspecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217130A JPS6276756A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device with self-inspecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276756A true JPS6276756A (en) | 1987-04-08 |
Family
ID=16699321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217130A Pending JPS6276756A (en) | 1985-09-30 | 1985-09-30 | Semiconductor device with self-inspecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276756A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0843053A (en) * | 1994-07-26 | 1996-02-16 | Matsushita Electric Works Ltd | Apparatus for inspecting appearance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155452A (en) * | 1980-05-02 | 1981-12-01 | Matsushita Electronics Corp | Testing method for large scale integrated circuit device |
| JPS5810853A (en) * | 1981-07-13 | 1983-01-21 | Nec Corp | Integrated circuit |
| JPS59231654A (en) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | Semiconductor integrated circuit device and its inspecting method |
-
1985
- 1985-09-30 JP JP60217130A patent/JPS6276756A/en active Pending
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