JPH02172093A - Semiconductor memory drive system - Google Patents

Abstract

PURPOSE:To prevent the deterioration in the S/N of a sense amplifier by controlling an operation start time and an operation speed in response to the resistivity of a MOS transistor (TR) being component of a PMOS amplifier and an NMOS amplifier respectively. CONSTITUTION:Suppose that a parasitic capacitance C1 of a data line 1 is less than a parasitic capacitance C2 of a data line 2, then the charging speed of the data line 1 is going to be faster as the amplification is advanced and the discharge speed of the data line 2 slows down. However, since the gate level of a PMOS TR QP1 of the PMOS amplifier SAP is the level of the data line 2, the increase in a current IP1 is less by the slow-down of the voltage drop of the data line 2 to suppress the charging speed of the data line 1 from being increase. On the other hand, the gate level of an NMOS TR QN2 of the NMOS amplifier SAN is a level of the data line 1, the increase in the current IN2 is large to suppress the discharge speed of the data line 2 from slowing down. Thus, the level of the data lines 1,2 is inverted to prevent malfunction and the deterioration the S/N of the sense amplifier is prevented.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は、半導体メモリに関し、特にＤＲＡＭセンス回
路の高Ｓ／Ｎ化を図るのに好適なセンスアンプの駆動方
式に関するものである。The present invention relates to a semiconductor memory, and particularly to a sense amplifier driving method suitable for increasing the S/N of a DRAM sense circuit.

【従来の技術１ 第２図（ａ）は、一般的なりＲＡＭのメモリアレーを示
している。ＸＤＥＣはＸ系のアドレス信号によって複数
のワード線Ｗ。−Ｗ、のうち１本を選択するＸデコーダ
、ＹＤＥＣはＹ系のアドレス信号によってＹ０〜Ｙｎの
うち１本を選択するＹデコーダ、ＭＣはメモリセル、１
，２は対となるデータ線、ＳＡＰはＰＭＯＳトランジス
タ（矢印あり）で構成するＰＭＯＳアンプ、ＳＡＮはＮ
ＭＯＳトランジスタ（矢印なし）で構成するＮＭＯＳア
ンプ、５はＳＡＰの駆動を制御するＰＭＯＳアンプ旺動
回路、６はＳＡＮの駆動を制御するＮＭＯＳアンプ能動
回路、３はＳＡＰの制御配線、４はＳＡＮの制御配線で
ある。 このメモリアレーの動作は次のとおりである。 メモリが待機時、データ線は１／２Ｖｃｃ（Ｖｃｃは電
源電圧）にプリチャージされている。また、配線３，４
も１　／　２　Ｖ　ｃ　ｃとなっている。この後、プリ
チャージ（ｉ号φＰＣを電ｇｔ圧ＶｃｃからＯｖにする
。これにより、データ線は１／２■ｃｃのフローティン
グ状態になる。 次に、ＸデコーダＸＤＥＣによりワード線を選択する。 ここではＷ。が選択されたとする。これにより、メモリ
セルＭＣからメモリセル信号をデータ線に読み出す。こ
の後、配線３を１　／　２　Ｖ　ｃＣからＶｃｃに、配
ａ４を１　／　２　Ｖ　ｃ　ｃからＯＶにする。これに
より、ＰＭＯＳアンプＳＡＰとＮＭＯＳアンプＳＡＮを
動作させ、データ線に読み出されたメモリセル信号を増
幅する。これにより、対となるデータ線をＶｃｃとＯｖ
にする。この後、ＹデコーダＹＤＥＣによって１対のデ
ータ線を選択し、人出、ｌｌ１０にメモリセル信号を読
出す。 第２図（ｂ）は第２図（ａ）から、１対のデータ線とそ
れに関係するＰＭＯＳアンプＳＡＰ、ＮＭＯＳアンプＳ
ＡＮ、ＰＭＯＳアンプ駆動回路５、ＮＭＯＳアンプ能動
回路６を取り出したものである。 第２図（ｂ）の１，２は対となるデータ線で、これに複
数のメモリセルがつながる。Ｃ１，Ｃ２は上記データ線
１，２の寄生容量である。ＳＡＰはＰＭＯ３ｈＭＯＳト
ランジスタＱｐ２で構成するＰＭＯＳアンプ、ＳＡＮは
ＮＭＯＳＭＯＳトランジスタＱＮＮ２で構成するＮＭＯ
Ｓアンプである。３は上記ＳＡＰの動作開始時刻、動作
速度を制御するＰＭＯＳアンプ駆動回路５につながる制
御配線、４は上記ＳＡＮの動作開始時刻、動作速度を制
御するＮＭＯＳアンプ能動回路につながる制御配線であ
る。βＰ工、βＰ２は上記Ｑ　ｐｘ　＋　Ｑ　ｐｘのチ
ャネルコンダクタンス、βＩ’ｌｔｐ　βＮ２は上記Ｑ
ｓ工ｆＱＮｔのチャネルコンダクタンスである。 データ線１の寄生容ｉｃ工とデータａ２の寄生容量Ｃ２
にアンバランスが生じた場合、センス回路の感度が低下
することについては、アイ・イー・イー・イー、ジェイ
・ソリッド　ステイト　サーキット、ニス・シー　１５
，５．１９８０年、第８４６頁から第８５４頁（ＩＥＥ
Ｅ　　Ｊ、Ｓｏ　１ｉｄ−５ｔａｔｅ　　Ｃ１ｒｃｕｉ
ｔｓ、５ｃ−Ｉｓ。 ５、ｐｐ８４６−８５４　Ｏｃｔ、１９８０）において
論じられている。 これを、第２図（ｂ）に示すようにＣ工よりＣ２のほう
が大きく、同図（Ｃ）に示すようにβＰｉｔβＰ２より
βＮｔｙ　βＮ２が大きい場合を例に、第２図（ｄ）の
動作波形を用いて説明する。 ＳＡＰの動作開始時刻よりＳＡＮの動作開始時刻が早い
一般的なりＲＡＭの場合、データ線１゜２は、ＳＡＰが
動作を開始するまで、ＳＡＮによって両データ線とも放
電される。このときＣ１〈Ｃ２であるため、データ線２
の放電速度よりもデータ１１の放電速度のほうが速くな
る。これにより、データ線１に高電位のメモリセル信号
が読みだされていてもＳＡＮによる増幅の途中でデータ
線１の電位がデータ線２の電位よりも低くなり、誤動作
を起こす場合がある。 このようなりＲＡＭについては、例えば、特願昭５８−
１０５７１０号、および特願昭５８−１５３３０８号明
細書に詳述されている。 ところで、データ線容量のアンバランスが生じてもデー
タ線の充放電速度に差が生じないようなセンス回路とし
て特許筒１２１１１１．７号がある。 しかし、この方法ではメモリセル信号の検出をＮＭＯＳ
アンプのみによって行っているため、ＮＭＯＳアンプ内
の対となる配線の寄生容量にアンバランスが生じると上
記と同様の誤動作を起こす可能性がある。また、このア
ンプではブートストラップ容量を付加しなければならず
、チップ面積の増加が問題となる。 【発明が解決しようとする課題１ 前述のように、従来の技術においては、対となるデータ
線の容量にアンバランスがある場合のセンス回路のＳ／
Ｎの低下については十分な考慮がされておらず、メモリ
セル信号の増幅時に誤動作を生じやすくなる問題があっ
た。 本発明の目的は、対となるデータ線で容量のアンバラン
スを生じても、チップ面積の増加なく。 センス回路のＳ／Ｎの低下を防止する、センス回路の駆
動方式を提供することにある。 【課題を解決するための手段】 上記目的は、第１と第２の端子間の信号電圧を差動増幅
するＰＭＯＳアンプとＮＭＯＳアンプ、該ＰＭＯＳアン
プの動作開始時刻と動作速度を制御する第１の制御回路
、該ＮＭＯＳアンプの動作開始時刻と動作速度を制御す
る第２の制御回路を有する半導体メモリにおいて、上記
ＰＭＯＳアンプを構成するＭＯＳトランジスタと上記Ｎ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比に
応じて、上記ＰＭＯＳアンプとＮＭＯＳアンプの動作開
始時刻と動作速度を制御することにより達成される。[Prior art 1] FIG. 2(a) shows a general RAM memory array. XDEC connects multiple word lines W according to an X-based address signal. -W, an X decoder that selects one of them, YDEC a Y decoder that selects one of Y0 to Yn according to a Y-system address signal, MC a memory cell, 1
, 2 are paired data lines, SAP is a PMOS amplifier composed of PMOS transistors (marked with an arrow), and SAN is N
An NMOS amplifier composed of MOS transistors (no arrow); 5 is a PMOS amplifier active circuit that controls the driving of the SAP; 6 is an NMOS amplifier active circuit that controls the driving of the SAN; 3 is the SAP control wiring; 4 is the SAN's active circuit. This is control wiring. The operation of this memory array is as follows. When the memory is on standby, the data line is precharged to 1/2 Vcc (Vcc is the power supply voltage). Also, wiring 3, 4
is also 1/2 Vcc. After that, precharge (the i-threaded φPC is changed from the gt voltage Vcc to Ov. As a result, the data line becomes a 1/2cc floating state. Next, the word line is selected by the X decoder XDEC. Here Let's assume that W. is selected.As a result, the memory cell signal is read from the memory cell MC to the data line.After this, the wiring 3 is changed from 1/2 Vcc to Vcc, and the wiring a4 is changed from 1/2 Vcc to Vcc. OV.This causes the PMOS amplifier SAP and NMOS amplifier SAN to operate and amplifies the memory cell signal read out to the data line.This causes the paired data line to be set to Vcc and Ov.
Make it. Thereafter, a pair of data lines is selected by the Y decoder YDEC, and a memory cell signal is read out to 110. FIG. 2(b) shows a pair of data lines and the related PMOS amplifier SAP and NMOS amplifier S from FIG. 2(a).
The AN, PMOS amplifier drive circuit 5, and NMOS amplifier active circuit 6 are extracted. Reference numerals 1 and 2 in FIG. 2(b) indicate a pair of data lines, to which a plurality of memory cells are connected. C1 and C2 are parasitic capacitances of the data lines 1 and 2. SAP is a PMOS amplifier composed of PMO3hMOS transistor Qp2, and SAN is an NMO composed of NMOS transistor QNN2.
It is an S amplifier. 3 is a control wiring connected to the PMOS amplifier drive circuit 5 that controls the operation start time and operation speed of the SAP, and 4 is a control wiring that is connected to the NMOS amplifier active circuit that controls the operation start time and operation speed of the SAN. βP engineering, βP2 is the channel conductance of the above Q px + Q px, βI'ltp βN2 is the above Q
s is the channel conductance of fQNt. Parasitic capacitance IC of data line 1 and parasitic capacitance C2 of data a2
Regarding the fact that the sensitivity of the sense circuit decreases when unbalance occurs in
, 5. 1980, pp. 846-854 (IEE
E J, So 1id-5tate C1rcui
ts, 5c-Is. 5, pp 846-854 Oct, 1980). For example, when C2 is larger than C as shown in Fig. 2 (b), and βNty βN2 is larger than βPitβP2 as shown in Fig. 2 (C), the operating waveform shown in Fig. 2 (d) is Explain using. In the case of a general RAM in which the SAN starts operating earlier than the SAP, both data lines 1.2 are discharged by the SAN until the SAP starts operating. At this time, since C1<C2, data line 2
The discharge speed of data 11 is faster than the discharge speed of data 11. As a result, even if a high-potential memory cell signal is read to the data line 1, the potential of the data line 1 becomes lower than the potential of the data line 2 during amplification by the SAN, which may cause malfunction. Regarding such RAM, for example,
No. 105710 and Japanese Patent Application No. 153308/1984. Incidentally, Japanese Patent No. 121111.7 discloses a sense circuit that does not cause a difference in charging/discharging speed of data lines even if an unbalance in data line capacitance occurs. However, in this method, memory cell signal detection is performed using NMOS
Since this is carried out using only the amplifier, if an imbalance occurs in the parasitic capacitance of the pair of wires in the NMOS amplifier, a malfunction similar to the above may occur. Furthermore, this amplifier requires the addition of a bootstrap capacitance, which poses a problem of increased chip area. Problem 1 to be Solved by the Invention As mentioned above, in the conventional technology, when there is an unbalance in the capacitance of the paired data lines, the S/
Sufficient consideration has not been given to the decrease in N, and there has been a problem in that malfunctions are likely to occur during amplification of memory cell signals. An object of the present invention is to prevent an increase in chip area even if a capacitance imbalance occurs between paired data lines. An object of the present invention is to provide a driving method for a sense circuit that prevents a decrease in the S/N of the sense circuit. [Means for Solving the Problems] The above object is to provide a PMOS amplifier and an NMOS amplifier that differentially amplify a signal voltage between a first and a second terminal, and a first amplifier that controls the operation start time and operation speed of the PMOS amplifier. a second control circuit that controls the operation start time and operation speed of the NMOS amplifier;
This is achieved by controlling the operation start time and operation speed of the PMOS amplifier and NMOS amplifier according to the resistance ratio of the MOS transistors constituting the MOS amplifier.

【作用］ 上記手段により、対となるデータ線の容量にアンバラン
スがあっても、容量の大きいデータ線の充放電電流は大
きく、容量の小さいデータ線の充放電電流は小さくする
ことができるため、対となるデータ線の充放電速度を同
じにできる。したがって、メモリセル信号の増幅時、対
となるデータ線の電位関係が逆になることを防止でき、
誤動作を起こすことがなくなる。上記手段は、ＰＭＯＳ
アンプ群、ＮＭＯＳアンプ群を各々１つの駆動回路によ
って制御するため、チップ面積が増加することもない。 このように本発明では、チップ面積を増加させることな
く、メモリセル信号増幅時のセンス回路の感度劣化を低
減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 【実施例】 以下、本発明の実施例を、図面により詳細に説明する。 第１図は、本発明の第１の実施例を示している。 本実施例のメモリアレーの回路構成は第２図（ａ）に示
すものと同じであるが、ＰＭＯＳアンプとＮＭＯＳアン
プの駆動方法が異なる。 第１図（ａ）に示した条件（βＰ１＝βＰ２＝β〜□＝
βＮｍ）の場合を例として本発明のＰＭＯＳアンプとＮ
ＭＯＳアンプの駆動方法を第２図（ｂ）の回路図ならび
に第１図（ｂ）の動作波形図を用いて説明する。 本実施例では、ＳＡＰの動作開始時刻ｔｐ□とＳＡＮの
動作開始時刻ｔＮｌを同時刻（ｔｐｌ＝ｔｓｌ）にし、
このときのＳＡＰの動作時間（速度）　ＬＰ２−ｔｐ、
とＳＡＮの動作時間（速度）ｔＮ、−ｔｓ、を等しくす
る（（ｔｐ２−　ｔｐｌ）＝（ｔＮ２　ｔＮよ））。 ｃ　ｘ　＜　ｃ　ｘでデータ線１に高電位のメモリセル
信号が読みだされた場合を例に説明する。 増幅動作開始直後はデータ線１はＱｐｘによって充電を
、データ線２はＱｓｚによって放電を開始する。このと
き、Ｑｐ□のβＰ１とＱ　Ｎ　２のβＮ２が等しく、配
ａ３の電位上昇速度と配線４の電位降下速度が等しいた
め、Ｑｐ□に流れる電流Ｉｐ、とＱＮ２に流れる電流Ｉ
Ｎ２は等しくなる。増幅が進むとＣｔ＜ｃ２であるため
、しだいに、データａ１の充電速度は速くなろうとし、
データａ２の放電速度は遅くなろうとする。 ところが、Ｑｐｌのゲート電位はデータ線２の電位であ
るため、データａ２の電位降下が遅くなる分、Ｉｐ、の
増加は少なく、データ線１の充電速度が速くなろうとす
るのを抑える。一方、ＱＮ、のゲート電位はデータ線１
の電位であるため、データ線１の電位上昇が速くなる分
、ＩＮ、の増加は大きく、データ線２の放電速度が遅く
なろうとするのを抑える。このため、データ線１，２間
に容量のアンバランスがあっても、データ線１の充電速
度とデータ線２の放電速度をほぼ等しくできる。したが
って、従来のように対となるデータ線が共に放電される
ことがなくなり、データ１ｖＩｌ、２の電位関係が反転
し誤動作を起こすことがなくなる。 以上のように、本実施例ではβＰ工＝βＰ２；βＮ工＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時のデータ線充放電速度は同じになり誤動作を起こ
すことがない。 このように本実施例によれば、メモリセル信号増幅時の
センス回路の感度劣化を低減できるため、ＤＲＡＭの高
Ｓ／Ｎ設計が図れる。 第３図は、本発明の第２の実施例を示している。 第３図（ａ）、（ｂ）は、βＰ、＝βｐｚ＜βＮ１＝β
Ｎ２の場合の実施例と動作波形を示している。本実施例
では、ＳＡＰの動作開始時刻ｔｐ１とＳＡＮの動作開始
時刻ｔＮ工を同時刻（ｔｐ１＝ｔＮ□）にし、このとき
のＳＡＰの動作時間（速度）ｔｐ２−ｔｐ工をＳＡＮの
動作時間（速度）　ｔ　Ｎ２　　ｔ、　Ｎｌよりも速く
する（（ｔｐｚ　　ｔｐｚ）＜（ｔｓｚ−ｔＮ工））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する６増幅動作開始直後は、
データ線１はＱｐ工によって充電を、データ線２はＱＮ
ｚによって放電を開始する。さて、ここでは、Ｑｐ□の
βＰ１よりもＱ１１２のβＮ２のほうが大きいため、Ｑ
ｐ工を流れる電流Ｉｐ工よりもＱＮ２を流れる電流ＩＮ
、のほうが大きい。そこで、配線４の電位降下速度より
も配線３の電位上昇速度を速くすることにより、等価的
にＱ　ｐ　ｔのβＰ１とＱＮｚのβＮ２を等しくする。 これにより、第１図に示した実施例と同様に、データ線
１，２間に容量のアンバランスがあっても、データ線１
の充電速度とデータ線２の放電速度がほぼ等しくなる６
したがって、データ線１，２の電位関係が反転し誤動作
を起こすことがない。 以上のように１本実施例ではβＰ工＝βＰ２＜βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度をＳＡＮの動作
速度よりも速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第４図は、本発明の第３の実施例を示している。 第４図（ａ）、（ｂ）は、βＮ１＝βＮ２＜βＮ１＝β
Ｎ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｈｐ１をＳＡＮの
動作開始時りＩｔＮ工よりも早＜（ｔｐ工＜ｅｈ、）し
、このときのＳＡＰの動作時間（速度）ｔｐｚ−ｔＰ工
とＳＡＮの動作時間（速度）ｔＮ２−ｔＮ□を等しくす
る（（ｔ　Ｐ！　−ｔ　ｐｘ）＝　（ｔ　＋１２−　ｔ
　Ｎ、））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、ＱｐｌのβＰ工よりもＱｓ、のβＮ２のほう
が大きいため、Ｑｐ工に流れる電流Ｉｐ□よりもＱ　Ｎ
　２に流れる電流ＩＮ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
遅くすることにより、あらかじめ、高電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＰの方で
少し増幅した後、βの大きいＳＡＮで増幅するようにす
る。これにより、データｌｔ１！ｌ、　２間に容量のア
ンバランスがあっても、データ線１，２の電位関係が反
転し誤動作を起こすことがない。 以上のように、本実施例ではβｐ、＝βｐｚ＜ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻をＳＡＮの動作開
始時刻よりも早くする。これにより、対となるデータ線
間で寄生容量にアンバランスがあっても、メモリセル信
号の増幅時に誤動作を起こすことがない。このように本
実施例によると、メモリセル信号増幅時のセンス回路の
感度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が
図れる。 第５図は、本発明の第４の実施例を示している。 第５図（ａ）、　　（ｂ）は、βＰ工＝βｐｚ＞ＱＮよ
＝βＮ２の場合の実施例と動作波形を示している。本実
施例では、ＳＡＰの動作開始時刻ｔｐよとＳＡＮの動作
開始時刻ｔＮ１を同時刻（ｔｐ１＝ｔＮよ）にし、この
ときのＳＡＰの動作時間（速度）ｔｐ２−ｔｐｌよりも
ＳＡＮの動作時間（速度）　ｔ　Ｎ２ｔ　Ｎ１を速くす
る（Ｄｐ２ｔｐ１）＞（ｔＮｚ　　　ｔＮ工））。 Ｃ１＜Ｃ，でデータ線１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 増幅動作開始直後、データ線１はＱ　Ｎ１によって放電
を、データ線２はＱｐｚによって充電を開始する。この
とき、　ＱＮ、のβＮ１よりもＱｐｚのβＰ２のほうが
大きいため、ＱＮ、のＩＮ工よりもＱ　Ｐ　２のＩｐ、
のほうが大きい。そこで、配線４の電位降下速度を配線
３の電位上昇速度よりも速くし、等価的にＱＮｌのβＮ
□とＱｐ２のβＰ２を等しくする。これにより、第１図
に示した実施例と同様に、データ線１，２間に容量のア
ンバランスがあっても、データ線１の充電速度とデータ
線２の放電速度がほぼ等しくなる。したがって、データ
線１，２の電位関係が反転し誤動作を起こすことがない
。 以上のように、本実施例ではβＰ工＝βＰ２＞ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度よりもＳＡＮの
動作速度を速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第６図は、本発明の第５の実施例を示している。 第６図（ａ）、　　（ｂ）は、βｐ、＝βＰ２〉βＮ１
＝βＮ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｔｐ工よりもＳＡ
Ｎの動作開始時刻ｔｓ工を早＜（ｔｐ□＞ｔ＃、）し、
このときのＳＡＰの動作時間（速度）ｔｐ、−ｔＰｌと
ＳＡＮの動作時間（速度）　ｔ　Ｎ２　　ｔ　Ｎｔを等
しくする（（ｔｐ２ｔｐ１）＝（ｔｓｚ　　ｔＮｘ））
。 Ｃ□くＣ２でデータ！１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、Ｑ　Ｎ　ｘのβＮ１よりもＱｐｚのβＰ２の
ほうが大きいため、ＱＮ工に流れる電流ＩＮ工よりもＱ
Ｐ２に流れる電流Ｉｐ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
早くすることにより、あらかじめ、低電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＮの方で
少し増幅した後、βの大きいＳＡＰで増幅するようにす
る。これにより、データ線１，２間に容量のアンバラン
スがあっても。 データ線１，２の電位関係が反転し誤動作を起こすこと
がない。 以上のように、本実施例ではβＰ工＝βｐｔ＞βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻よりもＳＡＮの動
作開始時刻を早くし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時に誤動作を起こすことがない。このように本実施
例によると、メモリセル信号増幅時のセンス回路の感度
劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れ
る。 第７図は、第１図から第６図に示す駆動回路５゜６の具
体例を示している。 同図（ａ）はＰＭＯＳアンプの駆動回路を示している。 同図で３はＳＡＰ制御配線を示しており、これに多数の
ＳＡＰがつながる。同図（ｂ）はＮＭＯＳアンプの駆動
回路を示している。同図で４はＳＡＮ制御配線を示して
おり、これに多数のＳＡＮがつながる。 第７図（ａ）に示す回路では、信号φＰの入力開始時刻
ｔＰａ　ｐ立ち下がり時間しｆおよびトランジスタＱｐ
ｏのチャネルコンダクタンスβＰ０により。 ＰＭＯＳアンプ駆動信号のｔｐ□＋ｔＰＺを制御する。 第７図（ｂ）に示す回路でも、信号φＮの入力開始時刻
ｔ　Ｎｏ　Ｔ立ち上がり時間ｔｒおよびトランジスタＱ
ＮｏのチャネルコンダクタンスβＮ０により、ＮＭＯＳ
アンプ能動信号のｊ　ＮＬ　＋　ｊ　Ｎ２を制御する。 これによって、メモリセル信号増幅時のセンス回路の感
度劣化を低減でき、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 また、多数のアンプを１個の駆動回路で制御するので、
面積の増加を抑えることができる。 ［発明の効果１ 以上説明したように、本実施例によれば、対となるデー
タ線で寄生容量にアンバランスがあっても、メモリセル
信号の増幅時にデータ線間の電位関係が逆になり、誤動
作を起こすことがない。したがって、メモリセル信号増
幅時のセンス回路の感度劣化を低減でき、ＤＲＡＭの高
Ｓ／Ｎ設計を図ることが可能となる。 また、本発明は、ＰＭＯＳアンプ群、ＮＭＯＳアンプ群
を各々１つの駆動回路によって制御するため、チップ面
積が増加することもない。[Operation] With the above means, even if there is an imbalance in the capacitance of the paired data lines, the charging/discharging current of the data line with a large capacity can be large, and the charging/discharging current of the data line with a small capacity can be made small. , the charging and discharging speeds of paired data lines can be made the same. Therefore, when amplifying a memory cell signal, it is possible to prevent the potential relationship between the paired data lines from being reversed.
No more malfunctions. The above means is a PMOS
Since the amplifier group and the NMOS amplifier group are each controlled by one drive circuit, the chip area does not increase. As described above, according to the present invention, deterioration in sensitivity of the sense circuit during amplification of memory cell signals can be reduced without increasing the chip area, so that a high S/N ratio design of the DRAM can be achieved. [Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a first embodiment of the invention. The circuit configuration of the memory array of this embodiment is the same as that shown in FIG. 2(a), but the driving methods of the PMOS amplifier and NMOS amplifier are different. The conditions shown in Figure 1(a) (βP1=βP2=β~□=
βNm) as an example, the PMOS amplifier of the present invention and N
A method of driving the MOS amplifier will be explained using the circuit diagram of FIG. 2(b) and the operating waveform diagram of FIG. 1(b). In this embodiment, the SAP operation start time tp□ and the SAN operation start time tNl are set at the same time (tpl=tsl),
SAP operating time (speed) at this time LP2-tp,
and SAN operating time (speed) tN, -ts, ((tp2 - tpl) = (tN2 tN)). An example will be described in which a high potential memory cell signal is read out to the data line 1 with c x < c x. Immediately after the start of the amplification operation, data line 1 starts charging with Qpx, and data line 2 starts discharging with Qsz. At this time, βP1 of Qp□ and βN2 of Q N 2 are equal, and the rate of potential increase in wiring a3 and the rate of potential drop in wiring 4 are equal, so the current Ip flowing in Qp□ and the current I flowing in QN2
N2 will be equal. As the amplification progresses, since Ct<c2, the charging speed of data a1 gradually increases,
The discharge speed of data a2 tends to become slower. However, since the gate potential of Qpl is the potential of the data line 2, the increase in Ip is small to the extent that the potential drop of the data a2 is delayed, thereby suppressing the charging speed of the data line 1 from becoming faster. On the other hand, the gate potential of QN is data line 1
Since the potential of the data line 1 increases faster, the increase in IN becomes larger, thereby suppressing the slowing of the discharge speed of the data line 2. Therefore, even if there is a capacitance imbalance between the data lines 1 and 2, the charging speed of the data line 1 and the discharging speed of the data line 2 can be made approximately equal. Therefore, the paired data lines are not discharged together as in the conventional case, and the potential relationship between the data 1vIl and 2 is reversed, thereby preventing malfunctions. As mentioned above, in this example, βP = βP2; βN =
In the case of βN2, the SAP operation start time and the SAN operation start time are made to be the same time, and the operation speed of the SAP and the operation speed of the SAN are made equal. As a result, even if there is an imbalance in parasitic capacitance between paired data lines, the data line charging and discharging speeds during amplification of memory cell signals are the same, and malfunctions do not occur. As described above, according to this embodiment, it is possible to reduce sensitivity deterioration of the sense circuit during amplification of a memory cell signal, so that a high S/N design of the DRAM can be achieved. FIG. 3 shows a second embodiment of the invention. Figures 3(a) and (b) show βP, = βpz<βN1=β
An example and operation waveforms in the case of N2 are shown. In this example, the SAP operation start time tp1 and the SAN operation start time tN are set at the same time (tp1=tN□), and the SAP operation time (speed) tp2-tp at this time is the SAN operation time ( speed) t N2 t, Make it faster than Nl ((tpz tpz) < (tsz - tN engineering)). C□〈6 Immediately after starting the amplification operation, we will explain the case where a high potential memory cell signal is read to data line 1 at C2 as an example.
Data line 1 is charged by QP, data line 2 is charged by QN
z starts the discharge. Now, here, βN2 of Q112 is larger than βP1 of Qp□, so Q
The current IN flowing through QN2 is higher than the current flowing through Ip.
, is larger. Therefore, by making the potential rise rate of the wiring 3 faster than the potential fall rate of the wiring 4, βP1 of Q p t and βN2 of QNz are equivalently made equal. As a result, as in the embodiment shown in FIG. 1, even if there is an imbalance in capacity between data lines 1 and 2,
The charging speed of data line 2 and the discharging speed of data line 2 are almost equal6.
Therefore, the potential relationship between data lines 1 and 2 will not be reversed and malfunction will not occur. As mentioned above, in this embodiment, βP = βP2 < βN1 =
In the case of βN2, the SAP operation start time and the SAN operation start time are made to be the same time, and the operation speed of the SAP is made faster than the operation speed of the SAN. As a result, even if there is an imbalance in parasitic capacitance between paired data lines, malfunctions will not occur during amplification of memory cell signals. As described above, according to this embodiment, it is possible to reduce sensitivity deterioration of the sense circuit during amplification of a memory cell signal, so that a high S/N design of the DRAM can be achieved. FIG. 4 shows a third embodiment of the invention. Figures 4(a) and (b) show βN1=βN2<βN1=β
Another example and operation waveforms in the case of N2 are shown. In this example, the SAP operation start time hp1 is set earlier than the SAN operation start time (tp operation <eh,), and the SAP operation time (speed) at this time tpz - tP operation and SAN operation Make the operating time (speed) tN2 - tN□ equal ((t P! - t px) = (t +12 - t
N,)). C□<The case where a high potential memory cell signal is read out to the data line 1 at C2 will be explained as an example. At this time, since βN2 of Qs is larger than βP of Qpl, QN is larger than the current Ip□ flowing through Qp.
The current IN2 flowing through 2 is larger. Therefore, by setting the time at which the potential of wiring 4 starts to drop later than the time when the potential of wiring 3 starts to rise, the high-potential memory cell signal is amplified a little in the SAP with the smaller channel conductance β, and then the SAN with the larger β to amplify it. As a result, data lt1! Even if there is an unbalance in capacitance between data lines 1 and 2, the potential relationship between data lines 1 and 2 will be reversed and no malfunction will occur. As mentioned above, in this example, βp, = βpz<QN, =
In the case of βN2, the SAP operation start time is set earlier than the SAN operation start time. As a result, even if there is an imbalance in parasitic capacitance between paired data lines, malfunctions will not occur during amplification of memory cell signals. As described above, according to this embodiment, it is possible to reduce the deterioration in sensitivity of the sense circuit during amplification of the memory cell signal, and thus it is possible to design a DRAM with a high S/N ratio. FIG. 5 shows a fourth embodiment of the invention. FIGS. 5(a) and 5(b) show an example and operation waveforms in the case of βP=βpz>QN=βN2. In this embodiment, the SAP operation start time tp and the SAN operation start time tN1 are set to the same time (tp1=tN), and the SAN operation time ( speed) t N2t Increase N1 (Dp2tp1)>(tNz tNengineering)). An example will be described in which a low potential memory cell signal is read out to the data line 1 when C1<C. Immediately after the start of the amplification operation, the data line 1 starts discharging by QN1, and the data line 2 starts charging by Qpz. At this time, since βP2 of Qpz is larger than βN1 of QN, Ip of Q P 2 is larger than IN of QN,
is larger. Therefore, by making the potential drop rate of wiring 4 faster than the potential rise rate of wiring 3, βN of QNl is equivalently
□ and βP2 of Qp2 are made equal. As a result, as in the embodiment shown in FIG. 1, even if there is a capacitance imbalance between the data lines 1 and 2, the charging speed of the data line 1 and the discharging speed of the data line 2 become approximately equal. Therefore, the potential relationship between data lines 1 and 2 will not be reversed and malfunction will not occur. As mentioned above, in this example, βP = βP2>QN =
In the case of βN2, the SAP operation start time and the SAN operation start time are set at the same time, and the SAN operation speed is made faster than the SAP operation speed. As a result, even if there is an imbalance in parasitic capacitance between paired data lines, malfunctions will not occur during amplification of memory cell signals. As described above, according to this embodiment, it is possible to reduce sensitivity deterioration of the sense circuit during amplification of a memory cell signal, so that a high S/N design of the DRAM can be achieved. FIG. 6 shows a fifth embodiment of the invention. Figures 6 (a) and (b) are βp, = βP2〉βN1
Another example and operation waveforms in the case where =βN2 are shown. In this embodiment, SA
The operation start time ts of N is set earlier<(tp□>t#,),
At this time, make the SAP operating time (speed) tp, -tPl equal to the SAN operating time (speed) t N2 t Nt ((tp2tp1) = (tsz tNx))
. C□C2 data! An example will be explained in which a low potential memory cell signal is read out at 1. At this time, since βP2 of Qpz is larger than βN1 of QNx, the current flowing through QN is higher than that of IN
The current Ip2 flowing through P2 is larger. Therefore, by making the potential drop start time of the wiring 4 earlier than the potential rise start time of the wiring 3, the low potential memory cell signal is amplified a little in the SAN with the smaller channel conductance β, and then the SAP with the larger β to amplify it. As a result, even if there is an imbalance in capacity between data lines 1 and 2. The potential relationship between the data lines 1 and 2 is reversed and no malfunction occurs. As mentioned above, in this example, βP engineering=βpt>βN1=
In the case of βN2, the SAN operation start time is set earlier than the SAP operation start time, and the SAP operation speed and the SAN operation speed are made equal. As a result, even if there is an imbalance in parasitic capacitance between paired data lines, malfunctions will not occur during amplification of memory cell signals. As described above, according to this embodiment, it is possible to reduce the deterioration in sensitivity of the sense circuit during amplification of the memory cell signal, and thus it is possible to design a DRAM with a high S/N ratio. FIG. 7 shows a specific example of the drive circuit 5.6 shown in FIGS. 1 to 6. FIG. 2(a) shows a drive circuit for a PMOS amplifier. In the figure, numeral 3 indicates an SAP control wiring, to which a large number of SAPs are connected. FIG. 2B shows a drive circuit for the NMOS amplifier. In the figure, 4 indicates a SAN control wiring, to which a large number of SANs are connected. In the circuit shown in FIG. 7(a), the input start time tPa of the signal φP, the falling time f, and the transistor Qp
Due to the channel conductance βP0 of o. Controls the PMOS amplifier drive signal tp□+tPZ. In the circuit shown in FIG. 7(b), the input start time t No T rise time tr of the signal φN and the transistor Q
Due to the channel conductance βN0 of No., NMOS
Control the amplifier active signal j NL + j N2. As a result, deterioration in sensitivity of the sense circuit during amplification of memory cell signals can be reduced, and a high S/N ratio design of the DRAM can be achieved. In addition, since many amplifiers are controlled by one drive circuit,
It is possible to suppress the increase in area. [Advantageous Effects of the Invention 1] As explained above, according to this embodiment, even if there is an imbalance in parasitic capacitance between paired data lines, the potential relationship between the data lines is reversed when a memory cell signal is amplified. , will not cause malfunction. Therefore, deterioration in sensitivity of the sense circuit during amplification of memory cell signals can be reduced, and it is possible to design a DRAM with a high S/N ratio. Further, in the present invention, since each of the PMOS amplifier group and the NMOS amplifier group is controlled by one drive circuit, the chip area does not increase.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例の制御条件の説明図と動
作波形図、第２図は従来のメモリセルアレーの回路構成
図、制御条件の説明図および動作波形、第３図、第４図
、第５図、第６図は本発明の他の実施例の制御条件の説
明図と動作波形図、第７図は第１図から第６図に示す実
施例の駆動回路の具体例の回路図である。 符号の説明 ＳＡＰ・・・ＰＭＯＳアンプ、ＳＡＮ・・・ＮＭＯＳア
ンプ、３・・・ＳＡＰ制御配線、４・・・ＳＡＮ制御配
線、５・・・ＰＭＯＳアンプ恥動回駆動回路・・ＮＭＯ
Ｓアンプ駆動回路、１，２・・・データ線、Ｃ１，Ｃ，
・・・寄生容量、βｐ１＋　βＰａｌ　βＮ□、β〜２
・・・ＭＯＳトランジスタのチャネルコンダクタンス、
Ｖｃｃ・・・電源電圧、Ｖｓｓ・・・接地電圧、ｔｐ□
・・・ＳＡＰ動作開始時刻、ｔＮ□・・・ＳＡＮ動作開
始時刻、ｔｐｚ　−ｔＰ□・・ＳＡＰ動作時間（速度）
、ｔＮ２−ｔＮ工・・・ＳＡＮ動作時間（速度） 躬７図ζす （′ｂ） 第 ？ 蘭 第３目 （呻 （υ （Ｃ 第４図 （Ｏ （ル） 茅ダ２ （す Ｃｂ） 第７図（Ｌ） （ｂ）FIG. 1 is an explanatory diagram of control conditions and operating waveforms of the first embodiment of the present invention, FIG. 2 is a circuit configuration diagram of a conventional memory cell array, an explanatory diagram of control conditions, and operating waveforms, and FIG. 4, 5, and 6 are explanatory diagrams of control conditions and operating waveform diagrams of other embodiments of the present invention, and FIG. 7 is a concrete diagram of the drive circuit of the embodiment shown in FIGS. 1 to 6. FIG. 3 is an example circuit diagram. Description of symbols SAP...PMOS amplifier, SAN...NMOS amplifier, 3...SAP control wiring, 4...SAN control wiring, 5...PMOS amplifier rotation drive circuit...NMO
S amplifier drive circuit, 1, 2...data line, C1, C,
...parasitic capacitance, βp1+ βPal βN□, β~2
...Channel conductance of MOS transistor,
Vcc...power supply voltage, Vss...ground voltage, tp□
...SAP operation start time, tN□...SAN operation start time, tpz -tP□...SAP operation time (speed)
, tN2-tN ... SAN operation time (speed) Figure 7 ζsu ('b) No. ? Orchid 3rd order (Moaning (υ (C) Fig. 4 (O (ru)) Chida 2 (SuCb) Fig. 7 (L) (b)

Claims (1)

【特許請求の範囲】 １、第１と第２の端子間の信号電圧を差動増幅するＰＭ
ＯＳアンプとＮＭＯＳアンプ、該ＰＭＯＳアンプ群の動
作開始時刻と動作速度を制御する第１の制御回路、該Ｎ
ＭＯＳアンプ群の動作開始時刻と動作速度を制御する第
２の制御回路を有する半導体メモリにおいて、上記ＰＭ
ＯＳアンプを構成するＭＯＳトランジスタと上記ＮＭＯ
Ｓアンプを構成するＭＯＳトランジスタの抵抗比に応じ
て、上記ＰＭＯＳアンプとＮＭＯＳアンプの動作開始時
刻と動作速度を制御することを特徴とする半導体メモリ
駆動方式。 ２、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗が等
しい場合、ＰＭＯＳアンプとＮＭＯＳアンプの動作開始
時刻および動作速度を等しくすることを特徴とする請求
項第１項記載の半導体メモリ駆動方式。 ３、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＰＭＯＳアンプの方が大きい場合、ＮＭＯＳアンプよ
りＰＭＯＳアンプの動作速度を速くすることを特徴とす
る請求項第１項記載の半導体メモリ駆動方式。 ４、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＮＭＯＳアンプの方が大きい場合、ＰＭＯＳアンプよ
りＮＭＯＳアンプの動作速度を速くすることを特徴とす
る請求項第１項記載の半導体メモリ駆動方式。 ５、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＰＭＯＳアンプの方が大きい場合、ＮＭＯＳアンプよ
りＰＭＯＳアンプの動作開始時刻を早くすることを特徴
とする請求項第１項記載の半導体メモリ駆動方式。 ６、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＮＭＯＳアンプの方が大きい場合、ＰＭＯＳアンプよ
りＮＭＯＳアンプの動作開始時刻を早くすることを特徴
とする請求項第１項記載の半導体メモリ駆動方式。[Claims] 1. PM that differentially amplifies the signal voltage between the first and second terminals
a first control circuit that controls the operation start time and operation speed of the OS amplifier, the NMOS amplifier, and the PMOS amplifier group;
In the semiconductor memory having a second control circuit that controls the operation start time and operation speed of the MOS amplifier group, the PM
MOS transistors constituting the OS amplifier and the above NMO
A semiconductor memory driving method characterized in that the operation start time and operation speed of the PMOS amplifier and the NMOS amplifier are controlled according to the resistance ratio of the MOS transistors constituting the S amplifier. 2. MOS transistors and N that make up the PMOS amplifier
2. The semiconductor memory driving system according to claim 1, wherein when the resistances of the MOS transistors constituting the MOS amplifier are equal, the operation start time and operation speed of the PMOS amplifier and the NMOS amplifier are made equal. 3. MOS transistors and N that make up the PMOS amplifier
2. The semiconductor memory drive system according to claim 1, wherein when the resistance ratio of the MOS transistors constituting the MOS amplifier is larger in the PMOS amplifier, the operating speed of the PMOS amplifier is made faster than that of the NMOS amplifier. 4. MOS transistors and N that make up the PMOS amplifier
2. The semiconductor memory drive system according to claim 1, wherein when the resistance ratio of the MOS transistors constituting the MOS amplifier is larger in the NMOS amplifier, the operating speed of the NMOS amplifier is made faster than that of the PMOS amplifier. 5. MOS transistors and N that make up the PMOS amplifier
2. The semiconductor memory driving method according to claim 1, wherein when the resistance ratio of the MOS transistors constituting the MOS amplifier is larger in the PMOS amplifier, the operation start time of the PMOS amplifier is set earlier than that of the NMOS amplifier. 6. MOS transistors and N that make up the PMOS amplifier
2. The semiconductor memory driving method according to claim 1, wherein when the resistance ratio of the MOS transistors constituting the MOS amplifier is larger in the NMOS amplifier, the operation start time of the NMOS amplifier is set earlier than that of the PMOS amplifier.