JP2000195286A

JP2000195286A - Semiconductor memory

Info

Publication number: JP2000195286A
Application number: JP37481298A
Authority: JP
Inventors: Ryuhei Sasagawa; 隆平笹川; Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-14

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory such that power consumption is reduced by preventing the reduction of operation speed caused by reducing the drive capability of a cell transistor and of pre-charge capability, when power source voltage is lowered. SOLUTION: This device has pre-charge control circuits 47, MT30, MN22 which vary the pre-charge current of pre-charge circuits MP1, MP2, MP3, MN1, MN21 according to the potential of a bit line or the output potential of a sense amplifier. Thus, since the pre-charge current of the pre-charge circuit is varied according to the potential of a bit line or the output potential of a sense amplifier, first a bit line is rapidly pre-charged, and when the potential has risen, one part or the whole part are stopped, then the potential difference corresponding to the data of a ROM cell is made larger rapidly, high-speed sense operation becomes available.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、低消費電力及び高速性を両立するマスクＲ
ＯＭの半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and, more particularly, to a mask R which achieves both low power consumption and high speed.
The present invention relates to an OM semiconductor memory device.

【０００２】[0002]

【従来の技術】図１は従来装置であるマスクＲＯＭのセ
ンス回路部分の一例の回路図、図２は従来装置であるマ
スクＲＯＭのＲＯＭセルの一例の平面レイアウト見取り
図を示す。図１において、ビット線ＢＬ０には複数のＲ
ＯＭセルのＮチャネルＭＯＳトランジスタ（セルトラン
ジスタ）のドレインが接続される。これらのＲＯＭセル
のゲートはワード線ＷＬ０，ＷＬ１，…それぞれに接続
され、ソースは電源ＶＳＳに接続されており、ドレイン
がビット線ＢＬ０に接続されたものがデータ０、ドレイ
ンがビット線ＢＬ０に接続されてないものがデータ１に
対応する。2. Description of the Related Art FIG. 1 is a circuit diagram of an example of a sense circuit portion of a mask ROM as a conventional device, and FIG. 2 is a plan layout drawing of an example of ROM cells of a mask ROM as a conventional device. In FIG. 1, a plurality of Rs are connected to a bit line BL0.
The drain of the N-channel MOS transistor (cell transistor) of the OM cell is connected. The gates of these ROM cells are connected to word lines WL0, WL1,..., The sources are connected to the power supply VSS, the drains are connected to the bit line BL0, the data are 0, and the drains are connected to the bit line BL0. Those not performed correspond to data 1.

【０００３】ビット線ＢＬ０はコラム選択回路及びチャ
ージトランスファープリアンプを構成するＮチャネルＭ
ＯＳトランジスタ１０−０を介してインバータセンスア
ンプ１２の入力端子に接続されている。トランジスタ１
０−０のゲートにはコラム信号ＣＯＬ０が供給される。
また、インバータセンスアンプ１２の入力端子には隣接
するビット線ＢＬ１等のチャージトランスファープリア
ンプを構成するＮチャネルＭＯＳトランジスタ１０−１
等が接続されると共に、プリチャージ回路を構成するＰ
チャネルＭＯＳトランジスタ１４のドレインが接続され
ている。トランジスタ１４はソースを電源ＶＣＣに接続
され、ゲートにプリチャージ信号ＰＵが供給される。A bit line BL0 is connected to an N channel M constituting a column selection circuit and a charge transfer preamplifier.
It is connected to the input terminal of the inverter sense amplifier 12 via the OS transistor 10-0. Transistor 1
The column signal COL0 is supplied to the gates 0-0.
An input terminal of the inverter sense amplifier 12 has an N-channel MOS transistor 10-1 constituting a charge transfer preamplifier such as an adjacent bit line BL1.
Are connected, and P which constitutes a precharge circuit is connected.
The drain of the channel MOS transistor 14 is connected. The transistor 14 has a source connected to the power supply VCC, and a precharge signal PU supplied to the gate.

【０００４】図２において、斜線部はＲＯＭセルを構成
するＮ型の拡散層１６を示す。拡散層１６は各ＲＯＭセ
ルに対応して拡散層基部１７から図中縦方向に延在する
複数の突出部１８を有しており、これらの突出部１８上
に縦方向に延在するアルミニュウムのビット線ＢＬ０，
ＢＬ１，ＢＬ２が積層されている。また、突出部１８上
のビット線ＢＬ０，ＢＬ１，ＢＬ２下には横方向に延在
するセルトランジスタのポリシリコン１９がワード線Ｗ
Ｌ０として積層されている。In FIG. 2, a hatched portion indicates an N-type diffusion layer 16 constituting a ROM cell. The diffusion layer 16 has a plurality of protrusions 18 extending in the vertical direction in the figure from the diffusion layer base 17 corresponding to each ROM cell. Bit lines BL0,
BL1 and BL2 are stacked. Below the bit lines BL0, BL1 and BL2 on the protruding portion 18, the polysilicon 19 of the cell transistor extending in the lateral direction is connected to the word line W.
Layered as L0.

【０００５】上記のビット線ＢＬ０，ＢＬ１，ＢＬ２の
ピッチ間隔は０．９［単位は例えばμｍ］で、突出部１
８の横幅は０．６で、ポリサイドゲート１９の縦幅は
０．３である。このため、コンタクトホール２０によっ
てビット線ＢＬ１が拡散層基部１７と接続されていると
き、このセルトランジスタのゲート長は０．６と表され
る。The pitch interval between the bit lines BL0, BL1 and BL2 is 0.9 [unit is, for example, μm].
8 has a width of 0.6 and the polycide gate 19 has a vertical width of 0.3. Therefore, when bit line BL1 is connected to diffusion layer base 17 by contact hole 20, the gate length of this cell transistor is represented as 0.6.

【０００６】[0006]

【発明が解決しようとする課題】従来装置では、図３
（Ａ）にＰＵで示す波形のプリチャージ信号でプリチャ
ージ回路のトランジスタ１４を駆動し、ＷＬで示す波形
の信号でワード線ＷＬ０を駆動した場合、セルトランジ
スタのビット線ＢＬ０との接続の有無により、ビット線
ＢＬ０の電位は図３（Ｂ）に破線及び実線で示すように
変化し、かつ、インバータセンスアンプ１２の入力電位
は図３（Ｂ）に二点鎖線及び一点鎖線で示すように変化
し、これをインバータセンスアンプ１２の閾値で判別し
ている。In the conventional apparatus, FIG.
In (A), when the transistor 14 of the precharge circuit is driven by a precharge signal having a waveform indicated by PU and the word line WL0 is driven by a signal having a waveform indicated by WL, depending on whether or not the cell transistor is connected to the bit line BL0. , The potential of the bit line BL0 changes as shown by a broken line and a solid line in FIG. 3B, and the input potential of the inverter sense amplifier 12 changes as shown by a two-dot chain line and a one-dot chain line in FIG. This is determined based on the threshold value of the inverter sense amplifier 12.

【０００７】ここで、消費電力削減のために電源電圧Ｖ
ＣＣを下げると、図４（Ａ）に示すようにワード線駆動
信号ＷＬのパルス振幅が減少するため、セルトランジス
タの駆動能力が低下する。これを補償するためには、セ
ルトランジスタのゲート幅の拡幅が必要となる。しか
し、これはセル面積の増大をもたらすという問題があっ
た。Here, in order to reduce power consumption, the power supply voltage V
When the CC is lowered, the pulse amplitude of the word line drive signal WL is reduced as shown in FIG. 4A, so that the drive capability of the cell transistor is reduced. To compensate for this, it is necessary to increase the gate width of the cell transistor. However, this has a problem that the cell area is increased.

【０００８】一方、インバータセンスアンプ１２では、
消費電力削減のために電源電圧ＶＣＣを下げると、ビッ
ト線ＢＬ０のプリチャージに要する時間が長くなり、ビ
ット線ＢＬ０の電位は図４（Ｂ）に実線及び破線で示す
ように低下し、インバータセンスアンプ１２の入力電位
も同様に低下し、加えて一点鎖線及び二点差線で示すよ
うにデータ１，０に対応する電位差が小さくなる。これ
は、ビツト線１本あたりのセルトランジスタの接続数
や、インバータセンスアンプ１個あたりのコラム数が多
くなるほど顕著になる。On the other hand, in the inverter sense amplifier 12,
If the power supply voltage VCC is lowered to reduce power consumption, the time required for precharging the bit line BL0 becomes longer, and the potential of the bit line BL0 decreases as shown by the solid and broken lines in FIG. Similarly, the input potential of the amplifier 12 also decreases, and in addition, the potential difference corresponding to the data 1 and 0 decreases as indicated by the one-dot chain line and the two-dot line. This becomes more remarkable as the number of cell transistors connected per bit line or the number of columns per inverter sense amplifier increases.

【０００９】しかし、これを補償するために、プリチャ
ージ用トランジスタ１４のゲート幅を広げプリチャージ
能力を強化しても、セルトランジスタの駆動能力が低下
しているので、ビット線ＢＬ０の電位は図５（Ｂ）に実
線及び破線で示すように多少改善されるものの、インバ
ータセンスアンプ１２の入力電位は一点鎖線及び二点差
線で示すようにデータ１，０に対応する電位差が小さく
なり、センス動作が困難になるという問題があった。However, even if the gate width of the precharging transistor 14 is increased and the precharging capability is enhanced to compensate for this, the driving capability of the cell transistor is reduced. Although the input potential of the inverter sense amplifier 12 is slightly improved as shown by the solid line and the broken line in FIG. 5B, the potential difference corresponding to the data 1 and 0 becomes smaller as shown by the one-dot chain line and the two-dot difference line, and the sense operation is performed. There was a problem that it became difficult.

【００１０】本発明は、上記の点に鑑みてなされたもの
であり、電源電圧を下げた場合のセルトランジスタの駆
動能力低下、及びプリチャージ能力の低下による動作速
度の低下を防止して、消費電力を低減する半導体記憶装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and it is possible to prevent a reduction in driving speed of a cell transistor when a power supply voltage is reduced and a reduction in operating speed due to a reduction in precharge capability, thereby reducing power consumption. It is an object to provide a semiconductor memory device that reduces power.

【００１１】[0011]

【課題を解決するための手段】請求項１に記載の発明
は、マスクＲＯＭを形成した半導体記憶装置において、
前記マスクＲＯＭのＮＯＲ型ＲＯＭセルを構成するトラ
ンジスタのゲート及びワード線を兼ねる配線を、互いに
隣接するビット線の間で分岐して前記ビット線と平行に
延在させると共に、この配線の延在部の一部をゲートと
して前記隣接するビット線それぞれのセル拡散層と連続
させる。According to a first aspect of the present invention, there is provided a semiconductor memory device having a mask ROM.
A wiring serving also as a gate and a word line of a transistor constituting the NOR type ROM cell of the mask ROM is branched between adjacent bit lines and extended in parallel with the bit line. Is used as a gate to connect with the cell diffusion layer of each of the adjacent bit lines.

【００１２】このように、ゲート及びワード線を兼ねる
配線をビット線の間で分岐してビット線と平行に延在さ
せ、この配線の延在部の一部をゲートとして隣接するビ
ット線のセル拡散層と連続させることにより、セル面積
の増大を抑えながらＲＯＭセルのトランジスタの実効ゲ
ート長を増加することができ、このトランジスタの駆動
能力を増大することができる。As described above, the wiring serving as the gate and the word line is branched between the bit lines and extended in parallel with the bit line. By connecting to the diffusion layer, the effective gate length of the transistor of the ROM cell can be increased while suppressing an increase in the cell area, and the driving capability of this transistor can be increased.

【００１３】請求項２に記載の発明は、マスクＲＯＭの
ビット線をプリチャージするプリチャージ回路と、前記
ビット線の電位を検出して前記マスクＲＯＭのデータを
読み出すセンスアンプとを有する半導体記憶装置におい
て、前記ビット線の電位または前記センスアンプの出力
電位に応じて前記プリチャージ回路のプリチャージ電流
を可変するプリチャージ制御回路を有する。According to a second aspect of the present invention, there is provided a semiconductor memory device having a precharge circuit for precharging a bit line of a mask ROM, and a sense amplifier for detecting potential of the bit line and reading data of the mask ROM. A precharge control circuit that varies a precharge current of the precharge circuit according to a potential of the bit line or an output potential of the sense amplifier.

【００１４】このように、ビット線の電位またはセンス
アンプの出力電位に応じてプリチャージ回路のプリチャ
ージ電流を可変するため、まず、ビット線を急速にプリ
チャージし、電位が上がったところでプリチャージ回路
の一部または全部を停止させると、この時点からＲＯＭ
セルのデータに応じた電位差が急速に大きくなるので、
高速なセンス動作が可能となる。As described above, in order to vary the precharge current of the precharge circuit in accordance with the potential of the bit line or the output potential of the sense amplifier, first, the bit line is rapidly precharged. When part or all of the circuit is stopped, the ROM
Since the potential difference according to the cell data increases rapidly,
High-speed sensing operation becomes possible.

【００１５】請求項３に記載の発明は、請求項２記載の
半導体記憶装置において、前記ビット線の電位を増幅し
て前記センスアンプに供給するプリアンプを有する。こ
のように、プリアンプでビット線の電位を増幅するた
め、ＲＯＭセルのデータに応じた電位差を大きくするこ
とができ、高速なセンス動作が可能となる。According to a third aspect of the present invention, in the semiconductor memory device according to the second aspect, there is provided a preamplifier for amplifying the potential of the bit line and supplying the amplified potential to the sense amplifier. As described above, since the potential of the bit line is amplified by the preamplifier, the potential difference corresponding to the data of the ROM cell can be increased, and a high-speed sensing operation can be performed.

【００１６】請求項４に記載の発明は、請求項２または
３記載の半導体記憶装置において、前記プリチャージ回
路の制御により前記ビット線の電位を低下させる電位引
き下げ回路を有する。このように、プリチャージ回路の
制御によりビット線の電位を低下させるため、プログラ
ムデータによりビット線容量が変動したときのＲＯＭセ
ルのデータ０でのセンスアンプの誤動作を防止できる。According to a fourth aspect of the present invention, in the semiconductor memory device according to the second or third aspect, there is provided a potential reduction circuit for lowering the potential of the bit line by controlling the precharge circuit. As described above, since the potential of the bit line is reduced by the control of the precharge circuit, malfunction of the sense amplifier with data 0 of the ROM cell when the bit line capacitance fluctuates due to the program data can be prevented.

【００１７】[0017]

【発明の実施の形態】図６は本発明装置であるマスクＲ
ＯＭのＮＯＲ型ＲＯＭセルの一実施例の平面レイアウト
見取り図、図７はその等価回路図を示す。図６におい
て、斜線部はＲＯＭセルを構成するＮ型の拡散層２６を
示す。拡散層２６は各ＲＯＭセルに対応して拡散層基部
２７から図中縦方向に延在する複数の突出部２８を有し
ており、これらの突出部２８上には縦方向に延在するア
ルミニュウムのビット線ＢＬ０，ＢＬ１，ＢＬ２が積層
されている。また、拡散層基部２７上のビット線ＢＬ
０，ＢＬ１，ＢＬ２上には横方向に延在するセルトラン
ジスタのポリシリコンゲート２９がワード線ＷＬ０を兼
ねて積層されている。このポリシリコンゲート２９は、
ビット線ＢＬ０，ＢＬ１，ＢＬ２に対してかみ合い状態
で縦方向に延在して拡散層基部２７より外側に出る複数
の突出部（延在部）３０を有している。FIG. 6 shows a mask R according to the present invention.
FIG. 7 is a plan layout drawing of an embodiment of an OM NOR type ROM cell, and FIG. 7 is an equivalent circuit diagram thereof. In FIG. 6, the hatched portions indicate the N-type diffusion layers 26 constituting the ROM cell. The diffusion layer 26 has a plurality of protrusions 28 extending in the vertical direction in the figure from the diffusion layer base 27 corresponding to each ROM cell. Bit lines BL0, BL1 and BL2 are stacked. Also, the bit line BL on the diffusion layer base 27
Polysilicon gates 29 of cell transistors extending in the horizontal direction are stacked on 0, BL1, and BL2 so as to also serve as word line WL0. This polysilicon gate 29
It has a plurality of protruding portions (extending portions) 30 that extend in the vertical direction in a state of engagement with the bit lines BL0, BL1, and BL2 and that protrude outside the diffusion layer base 27.

【００１８】ここで、上記のビット線ＢＬ０，ＢＬ１，
ＢＬ２のピッチ間隔は１．１［単位は例えばμｍ］で、
突出部３０の離間間隔は０．８で、ポリシリコンゲート
２９の縦幅及び突出部３０の横幅は０．３であり、突出
部３０が拡散層基部２７に重なっている縦方向長さは
０．３である。コンタクトホール３２だけでビット線Ｂ
Ｌ１が拡散層基部２７と接続されているときの等価回路
は図７に示すようになり、ビット線ＢＬ１とポリシリコ
ンゲート２９との交差部直下のゲート長０．８のトラン
ジスタＱ１と、ビット線ＢＬ０，ＢＬ１間の突出部３０
のゲート長０．４のトランジスタＱ２と、ビット線ＢＬ
０とポリシリコンゲート２９との交差部直下のゲート長
０．８のトランジスタＱ３と、ビット線ＢＬ１，ＢＬ２
間の突出部３０のゲート長０．４のトランジスタＱ４
と、ビット線ＢＬ２とポリシリコンゲート２９との交差
部直下のゲート長０．８のトランジスタＱ５とが形成さ
れる。この場合、トランジスタＱ１〜Ｑ５全体の合成ゲ
ート長は１．３３となる。Here, the bit lines BL0, BL1,
The pitch interval of BL2 is 1.1 [unit is μm, for example]
The spacing between the protrusions 30 is 0.8, the vertical width of the polysilicon gate 29 and the horizontal width of the protrusion 30 are 0.3, and the vertical length of the protrusion 30 overlapping the diffusion layer base 27 is 0. .3. Bit line B only in contact hole 32
FIG. 7 shows an equivalent circuit when L1 is connected to the diffusion layer base 27. The transistor Q1 having a gate length of 0.8 immediately below the intersection between the bit line BL1 and the polysilicon gate 29, and the bit line Projection 30 between BL0 and BL1
Transistor Q2 having a gate length of 0.4 and bit line BL
0, a transistor Q3 having a gate length of 0.8 immediately below the intersection of the polysilicon gate 29, and bit lines BL1, BL2
Transistor Q4 having a gate length of 0.4 between protrusions 30
Then, a transistor Q5 having a gate length of 0.8 immediately below the intersection between the bit line BL2 and the polysilicon gate 29 is formed. In this case, the combined gate length of the transistors Q1 to Q5 is 1.33.

【００１９】一方、図８のＲＯＭセルの一例の平面レイ
アウト見取り図に示すように、コンタクトホール３２で
ビット線ＢＬ１が拡散層基部２７と接続され、コンタク
トホール３３でビット線ＢＬ０が拡散層基部２７と接続
され、コンタクトホール３４でビット線ＢＬ２が拡散層
基部２７と接続された場合の等価回路を図９に示す。こ
こで、ビット線ＢＬ１が読み出し選択されるタイミング
では、これに隣接するビット線ＢＬ０，ＢＬ２はディス
チャージされているため、トランジスタＱ２，Ｑ４から
ビット線ＢＬ０，ＢＬ２側に電流が流れ、トランジスタ
Ｑ１〜Ｑ５全体の合成ゲート長は実効的に１．３３より
大きくなる。On the other hand, as shown in a plan layout diagram of an example of the ROM cell in FIG. 8, the contact hole 32 connects the bit line BL1 to the diffusion layer base 27, and the contact hole 33 connects the bit line BL0 to the diffusion layer base 27. FIG. 9 shows an equivalent circuit when the bit line BL2 is connected to the diffusion layer base 27 via the contact hole 34. Here, at the timing when the bit line BL1 is selected for reading, since the bit lines BL0 and BL2 adjacent to the bit line BL1 are discharged, current flows from the transistors Q2 and Q4 to the bit lines BL0 and BL2, and the transistors Q1 to Q5 The overall combined gate length is effectively greater than 1.33.

【００２０】本実施例では、ビット線のピッチが従来の
０．９に対して僅かに大きい１．１となるものの、セル
トランジスタの実効ゲート長が従来の０．６の２．２倍
の１．３３以上へと大幅に改善される。このため、消費
電力削減のために電源電圧ＶＣＣを下げワード線駆動信
号ＷＬのパルス振幅が減少しても、セルトランジスタの
駆動能力が充分に大きいため動作速度の低下を補うこと
ができる。In this embodiment, although the pitch of the bit lines is 1.1, which is slightly larger than the conventional value of 0.9, the effective gate length of the cell transistor is 2.2 times the conventional value of 0.6. It is greatly improved to 0.33 or more. For this reason, even if the power supply voltage VCC is lowered to reduce power consumption and the pulse amplitude of the word line drive signal WL is reduced, the drive speed of the cell transistor is sufficiently large, so that a decrease in operation speed can be compensated.

【００２１】図１０は本発明装置であるマスクＲＯＭの
センス回路部分の原理図を示す。この図は以下に説明す
る各実施例をブロック的に示している。図１０におい
て、ＲＯＭセル４０はワード線４１で選択され、選択さ
れたＲＯＭセルがコラム選択信号で選択されたビット線
４３を通してプリアンプ（チャージトランスファプリア
ンプ）４４に接続される。このチャージトランスファプ
リアンプ４４で増幅された信号はセンスアンプ（インバ
ータセンスアンプ）４６で読み取られて出力される。FIG. 10 shows a principle diagram of a sense circuit portion of a mask ROM which is the device of the present invention. This figure shows each embodiment described below in a block diagram. In FIG. 10, a ROM cell 40 is selected by a word line 41, and the selected ROM cell is connected to a preamplifier (charge transfer preamplifier) 44 through a bit line 43 selected by a column selection signal. The signal amplified by the charge transfer preamplifier 44 is read by a sense amplifier (inverter sense amplifier) 46 and output.

【００２２】プリチャージ制御回路４８はセンスアンプ
４６出力またはプリアンプ４４出力に応じてプリチャー
ジ回路５０を制御してビット線４３のプリチャージの強
さや期間を可変する。また、プリチャージ制御回路４８
はセンスアンプ４６出力またはプリアンプ４４出力に応
じて電位引き下げ回路５２を制御してプリアンプ４４の
入力電位の引き下げを行う。The precharge control circuit 48 controls the precharge circuit 50 according to the output of the sense amplifier 46 or the output of the preamplifier 44 to vary the intensity and period of the precharge of the bit line 43. Also, the precharge control circuit 48
Controls the potential lowering circuit 52 in accordance with the output of the sense amplifier 46 or the output of the preamplifier 44 to lower the input potential of the preamplifier 44.

【００２３】図１１は本発明装置であるマスクＲＯＭの
センス回路部分の第１実施例の回路図、図１２（Ａ），
（Ｂ）はその動作説明用の信号波形図を示す。この図は
１６コラム選択の場合を示している。図１１において、
ビット線ＢＬ０〜ＢＬ１５それぞれには、リセット信号
ＲＳＴで駆動されるリセット用ＮチャネルＭＯＳトラン
ジスタＭＲ０〜ＭＲ１５を介して電源ＶＳＳにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するＮチャネルＭＯＳトランジスタＭＴ
０〜ＭＴ１５を介してセンスアンプ４６の入力端子であ
るセンスノードＳＮに接続されている。FIG. 11 is a circuit diagram of a first embodiment of a sense circuit portion of a mask ROM according to the present invention.
(B) shows a signal waveform diagram for explaining the operation. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to a sense node SN which is an input terminal of the sense amplifier 46 via 0 to MT15.

【００２４】センスノードＳＮは、プルアップ信号ＰＵ
で駆動されるＰチャネルＭＯＳトランジスタＭＰ１を介
して電源ＶＣＣに接続されると共に、プルアップ信号Ｐ
Ｕで駆動されるＰチャネルＭＯＳトランジスタＭＰ２
と、センスアンプ４６出力Ｓ／ＡＯＵＴで駆動されるＮ
チャネルＭＯＳトランジスタＭＮ２との縦型接続回路の
並列接続を介して電源ＶＣＣに接続されている。上記の
トランジスタＭＴ０〜ＭＴ１５がプリアンプ４４に対応
し、トランジスタＭＰ１，ＭＰ２がプリチャージ回路５
０に対応し、トランジスタＭＮ２がプリチャージ制御回
路４８に対応する。The sense node SN has a pull-up signal PU
Is connected to the power supply VCC via a P-channel MOS transistor MP1 driven by
P-channel MOS transistor MP2 driven by U
And N driven by the output S / AOUT of the sense amplifier 46
It is connected to the power supply VCC via a parallel connection of a vertical connection circuit with the channel MOS transistor MN2. The transistors MT0 to MT15 correspond to the preamplifier 44, and the transistors MP1 and MP2 correspond to the precharge circuit 5
The transistor MN2 corresponds to the precharge control circuit 48.

【００２５】ここで、各部信号波形を図１２（Ａ），
（Ｂ）に示す。なお、センスノードＳＮ、センスアンプ
４６出力Ｓ／ＡＯＵＴ、ビット線ＢＬそれぞれについて
データが１の場合を実線、データが０の場合を破線で示
す。データの読み出しはコラム選択信号ＣＯＬ０〜ＣＯ
Ｌ１５のうちの１つをハイレベルにしてビット線１本を
選択して行う。図１２（Ｂ）に示すタイミング〜の
動作を説明する。Here, the signal waveform of each part is shown in FIG.
It is shown in (B). It should be noted that, for each of the sense node SN, the output S / AOUT of the sense amplifier 46, and the bit line BL, the case where the data is 1 is indicated by a solid line, and the case where the data is 0 is indicated by a broken line. Data is read out from the column selection signals COL0 to COL.
One of the bit lines L15 is set to high level to select one bit line. The operation of the timing 1 shown in FIG. 12B will be described.

【００２６】初期状態。リセット信号ＲＳＴがハイレ
ベルなのでリセットされており、ビット線ＢＬ，センス
ノードＳＮがローレベル、センスアンプ出力Ｓ／ＡＯＵ
Ｔがハイレベルとなっている。リセットを解除、プリチャージ信号ＰＵをローレベル
に、ワード線ＷＬをハイレベルにすると、ビット線Ｂ
Ｌ，センスノードＳＮのプリチャージが開始される。ト
ランジスタＭＮ２はオン状態にある。ビット線ＢＬのプ
リチャージがセルトランジスタの拡散容量などの負荷の
ために比較的ゆっくりであるのに対し、センスノードＳ
ＮはトランジスタＭＰｌ，ＭＰ２により急速にプリチャ
ージされる。Initial state. Since the reset signal RST is at a high level, it is reset, the bit line BL and the sense node SN are at a low level, and the sense amplifier output S / AOU
T is at a high level. When reset is released and the precharge signal PU is set to low level and the word line WL is set to high level, the bit line B
L, the precharge of the sense node SN is started. The transistor MN2 is on. While the precharge of the bit line BL is relatively slow due to a load such as the diffusion capacitance of the cell transistor, the sense node S
N is quickly precharged by transistors MPl and MP2.

【００２７】センスノードＳＮの電位の上昇により、
トランジスタＭＮ２のゲート・ソース間電圧が下がりオ
フとなる。このため、トランジスタＭＰ２によるプリチ
ャージ経路がオフとなってプリチャージが弱まり、セン
スノードＳＮの電位の上昇が遅くなる。ビット線ＢＬ電位の上昇により、対応するトランジス
タＭＴｉ（ｉは１〜１５）のゲート・ソース間電圧が下
がり、コンダクタンスの低い状態となる。セルトランジ
スタのデータが１の場合、データ０の場合のようにビッ
ト線ＢＬ電位がセルトランジスタにより電源ＶＳＳ側に
引っ張られることが無いので、ビット線ＢＬ電位の上昇
が速い。このため、トランジスタＭＴｉのゲート・ソー
ス間電圧がデータ０よりも小さくなり、コンダクタンス
が特に低くなって、センスノードＳＮ電位が急上昇す
る。データ０の場合のセンスノードＳＮ電位の上昇はそ
れほどでもない。これより、データが０の場合と１の場
合とでセンスノードＳＮ電位差が大きくなる。With the rise of the potential of the sense node SN,
The gate-source voltage of the transistor MN2 drops and turns off. Therefore, the precharge path by the transistor MP2 is turned off, the precharge is weakened, and the rise of the potential of the sense node SN is delayed. The rise in the potential of the bit line BL lowers the gate-source voltage of the corresponding transistor MTi (i is 1 to 15), resulting in a state of low conductance. When the data of the cell transistor is 1, the potential of the bit line BL is not pulled toward the power supply VSS by the cell transistor as in the case of the data 0, so that the potential of the bit line BL rises quickly. For this reason, the gate-source voltage of the transistor MTi becomes smaller than the data 0, the conductance becomes particularly low, and the potential of the sense node SN rises sharply. The rise of the sense node SN potential in the case of data 0 is not so large. As a result, the potential difference between the sense node SN when the data is 0 and when the data is 1 increases.

【００２８】データ１でのセンスノードＳＮ電位がセ
ンスアンプ４６の閾値を越えると、センスアンプ出力Ｓ
／ＡＯＵＴがハイレベルからローレベルに反転する。デ
ータ０でのセンスノードＳＮ電位はセンスアンプ４６の
閾値を越えないように設計してあるので、センスアンプ
出力Ｓ／ＡＯＵＴは反転しない。これよりセンスアンプ
出力Ｓ／ＡＯＵＴの値が確定する。When the potential of the sense node SN in data 1 exceeds the threshold value of the sense amplifier 46, the sense amplifier output S
/ AOUT is inverted from high level to low level. Since the sense node SN potential at data 0 is designed not to exceed the threshold of the sense amplifier 46, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.

【００２９】プリチャージ信号ＰＵをハイレベルに、
ワード線ＷＬをローレベルにし、リセット信号ＲＳＴを
ハイレベルにしてリセットをかける。このようにして、プリチャージの初期でＳＮを急速に充
電し、その後プリチャージを弱くしてデータ０，１の判
別を可能としている。〜の一連の動作により、低電
源電圧下でのＲ０Ｍデータの高速読み出しが可能とな
る。When the precharge signal PU is set to a high level,
The word line WL is set to a low level, and the reset signal RST is set to a high level to perform reset. In this way, the SN is rapidly charged at the beginning of the precharge, and thereafter, the precharge is weakened so that the data 0 and 1 can be distinguished. The series of operations (1) to (4) enable high-speed reading of R0M data under a low power supply voltage.

【００３０】図１３は本発明装置であるマスクＲＯＭの
センス回路部分の第２実施例の回路図、図１４（Ａ），
（Ｂ）はその動作説明用の信号波形図を示す。この図は
１６コラム選択の場合を示している。図１３において、
ビット線ＢＬ０〜ＢＬ１５それぞれには、リセット信号
ＲＳＴで駆動されるリセット用ＮチャネルＭＯＳトラン
ジスタＭＲ０〜ＭＲ１５を介して電源ＶＳＳにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するＮチャネルＭＯＳトランジスタＭＴ
０〜ＭＴ１５を介してセンスノードＳＮに接続されてい
る。FIG. 13 is a circuit diagram of a second embodiment of the sense circuit portion of the mask ROM according to the present invention.
(B) shows a signal waveform diagram for explaining the operation. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to the sense node SN via 0 to MT15.

【００３１】センスノードＳＮは、プルアップ信号ＰＵ
で駆動されるＰチャネルＭＯＳトランジスタＭＰ１を介
して電源ＶＣＣに接続されると共に、プルアップ信号Ｐ
Ｕで駆動されるＰチャネルＭＯＳトランジスタＭＰ２
と、電源ＶＣＣで駆動されるＮチャネルＭＯＳトランジ
スタＭＴ２０との縦型接続回路の並列接続を介して電源
ＶＣＣに接続されている。トランジスタＭＰ２とトラン
ジスタＭＴ２０との接続点であるセンスノードＳＮ２が
センスアンプ４６の入力端子に接続されている。The sense node SN is connected to a pull-up signal PU
Is connected to the power supply VCC via a P-channel MOS transistor MP1 driven by
P-channel MOS transistor MP2 driven by U
And an N-channel MOS transistor MT20 driven by the power supply VCC, and connected to the power supply VCC via a parallel connection of a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MT20, is connected to an input terminal of the sense amplifier 46.

【００３２】上記のトランジスタＭＴ０〜ＭＴ１５とト
ランジスタＭＴ２０が２段構成のチャージトランスファ
プリアンプを形成してプリアンプ４４に対応し、トラン
ジスタＭＰ１，ＭＰ２，ＭＴ２０がプリチャージ回路５
０に対応し、また、トランジスタＭＴ２０がプリチャー
ジ制御回路４８に対応する。ここで、各部信号波形を図
１４（Ａ），（Ｂ）に示す。なお、センスノードＳＮ、
センスアンプ４６出力Ｓ／ＡＯＵＴ、ビット線ＢＬそれ
ぞれについてデータが１の場合を実線、データが０の場
合を破線で示す。データの読み出しはコラム選択信号Ｃ
ＯＬ０〜ＣＯＬ１５のうちの１つをハイレベルにしてビ
ット線１本を選択して行う。図１４（Ｂ）に示すタイミ
ング〜の動作を説明する。The transistors MT0 to MT15 and the transistor MT20 form a two-stage charge transfer preamplifier and correspond to the preamplifier 44, and the transistors MP1, MP2 and MT20 correspond to the precharge circuit 5
0, and the transistor MT20 corresponds to the precharge control circuit 48. Here, the signal waveforms of the respective parts are shown in FIGS. Note that the sense nodes SN,
The case where the data is 1 for each of the output S / AOUT and the bit line BL of the sense amplifier 46 is indicated by a solid line, and the case of the data 0 is indicated by a broken line. The data is read by the column selection signal C
This operation is performed by setting one of OL0 to COL15 to a high level and selecting one bit line. The operation of the timing 1 to the timing shown in FIG.

【００３３】初期状態。リセット信号ＲＳＴがハイレ
ベルなのでリセットされており、ビット線ＢＬ，センス
ノードＳＮ，ＳＮ２がローレベル、センスアンプ出力Ｓ
／ＡＯＵＴがハイレベルとなっている。リセットを解除、プリチャージ信号ＰＵをローレベル
に、ワード線ＷＬをハイレベルにすると、ビット線Ｂ
Ｌ，センスノードＳＮ，ＳＮ２のプリチャージが開始さ
れる。Initial state. Since the reset signal RST is at a high level, it has been reset, the bit line BL and the sense nodes SN and SN2 are at a low level, and the sense amplifier output S
/ AOUT is at a high level. When reset is released and the precharge signal PU is set to low level and the word line WL is set to high level, the bit line B
L, the precharge of the sense nodes SN and SN2 is started.

【００３４】センスノードＳＮの電位の上昇により、
対応するトランジスタＭＴｉのゲートーソース電圧が下
がり、コンダクタンスの低い状態となって、センスノー
ドＳＮ，ＳＮ２の電位がビット線ＢＬ電位に対し上昇し
始める。ここでも、データ１のときのセンスノードＳ
Ｎ，ＳＮ２電位の上昇が顕著で、データ０のときはあま
り上がらない。With the rise of the potential of the sense node SN,
The gate-source voltage of the corresponding transistor MTi decreases, the conductance becomes low, and the potentials of the sense nodes SN and SN2 begin to rise with respect to the bit line BL potential. Here, too, sense node S for data 1
The N and SN2 potentials rise remarkably, and do not increase much when data is zero.

【００３５】センスノードＳＮ電位の上昇により、ｎ
ＭＯＳトランジスタＭＴ２０のゲート・ソース間電圧が
下がり、コンダクタンスが低くなって、ＳＮ２の電位が
センスノードＳＮ電位に対し急上昇し始める。データ１
のときのＳＮ２電位の上昇が顕著で、データ０のときは
あまり上がらない。，より、データが０か１かでＳ
Ｎ２電位の差が大きく開くようになる。As the potential of the sense node SN rises, n
The gate-source voltage of the MOS transistor MT20 decreases, the conductance decreases, and the potential of SN2 starts to rise sharply with respect to the potential of the sense node SN. Data 1
In the case of (1), the potential of SN2 rises remarkably. , From which the data is 0 or 1
The difference between the N2 potentials greatly increases.

【００３６】データ１でのセンスノードＳＮ２電位が
センスアンプ４６の閾値を越えると、センスアンプ出力
Ｓ／ＡＯＵＴがハイレベルからローレベルに反転する。
データ０でのセンスノードＳＮ２電位はセンスアンプ４
６の閾値を越えないように設計してあるので、センスア
ンプ出力Ｓ／ＡＯＵＴは反転しない。これよりセンスア
ンプ出力Ｓ／ＡＯＵＴの値が確定する。When the potential of the sense node SN2 in the data 1 exceeds the threshold value of the sense amplifier 46, the sense amplifier output S / AOUT is inverted from a high level to a low level.
The potential of the sense node SN2 at data 0 is equal to the potential of the sense amplifier 4
Since the design is made so as not to exceed the threshold value of 6, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.

【００３７】プリチャージ信号ＰＵをハイレベルに、
ワード線ＷＬをローレベルにし、リセット信号ＲＳＴを
ハイレベルにしてリセットをかける。これにより、チャ
ージトランスファプリアンプ２段で増幅し、低電源電圧
下でのＲ０Ｍセルのデータの高速読み出しが可能とな
る。また、図１５に示すようにチャージトランスファプ
リアンプを３段以上の多段構成にすることも考えられ
る。ここでは、センスノードＳＮは、プルアップ信号Ｐ
Ｕで駆動されるＰチャネルＭＯＳトランジスタＭＰ１を
介して電源ＶＣＣに接続されると共に、プルアップ信号
ＰＵで駆動されるＰチャネルＭＯＳトランジスタＭＰ２
と、電源ＶＣＣで駆動されるＮチャネルＭＯＳトランジ
スタＭＴ２０との縦型接続回路を介して電源ＶＣＣに接
続されている。When the precharge signal PU is set to a high level,
The word line WL is set to a low level, and the reset signal RST is set to a high level to perform reset. As a result, the data is amplified by the two stages of the charge transfer preamplifier, and the data of the R0M cell can be read at a high speed under a low power supply voltage. Further, as shown in FIG. 15, the charge transfer preamplifier may have a multi-stage configuration of three or more stages. Here, the sense node SN is connected to the pull-up signal P
U is connected to a power supply VCC via a P-channel MOS transistor MP1 driven by U, and a P-channel MOS transistor MP2 driven by a pull-up signal PU.
And an N-channel MOS transistor MT20 driven by the power supply VCC, and connected to the power supply VCC via a vertical connection circuit.

【００３８】さらに、センスノードＳＮ２は、プルアッ
プ信号ＰＵで駆動されるＰチャネルＭＯＳトランジスタ
ＭＰ３と、電源ＶＣＣで駆動されるＮチャネルＭＯＳト
ランジスタＭＴ３０との縦型接続回路を介して電源ＶＣ
Ｃに接続されている。トランジスタＭＰ３とトランジス
タＭＴ３０との接続点であるセンスノードＳＮ３がセン
スアンプ４６の入力端子に接続されている。Further, the sense node SN2 is connected to a power supply VC via a vertical connection circuit of a P-channel MOS transistor MP3 driven by a pull-up signal PU and an N-channel MOS transistor MT30 driven by a power supply VCC.
It is connected to C. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to an input terminal of the sense amplifier 46.

【００３９】上記のトランジスタＭＴ０〜ＭＴ１５とト
ランジスタＭＴ２０とトランジスタＭＴ３０が３段構成
のチャージトランスファプリアンプを形成してプリアン
プ４４に対応し、トランジスタＭＰ１，ＭＰ２，ＭＴ２
０，ＭＴ３０がプリチャージ回路５０に対応し、また、
トランジスタＭＴ２０，ＭＴ３０がプリチャージ制御回
路４８に対応する。The transistors MT0 to MT15, the transistor MT20, and the transistor MT30 form a three-stage charge transfer preamplifier and correspond to the preamplifier 44. The transistors MP1, MP2, and MT2
0, MT30 correspond to the precharge circuit 50,
The transistors MT20 and MT30 correspond to the precharge control circuit 48.

【００４０】図１６は本発明装置であるマスクＲＯＭの
センス回路部分の第３実施例の回路図、図１７（Ａ），
（Ｂ），（Ｃ）はその動作説明用の信号波形図を示す。
この図は１６コラム選択の場合を示している。図１６に
おいて、ビット線ＢＬ０〜ＢＬ１５それぞれには、リセ
ット信号ＲＳＴで駆動されるリセット用ＮチャネルＭＯ
ＳトランジスタＭＲ０〜ＭＲ１５を介して電源ＶＳＳに
が接続されると共に、コラム選択回路兼チャージトラン
スファプリアンプを形成するＮチャネルＭＯＳトランジ
スタＭＴ０〜ＭＴ１５を介してセンスノードＳＮに接続
されている。FIG. 16 is a circuit diagram of a third embodiment of the sense circuit portion of the mask ROM according to the present invention.
(B) and (C) show signal waveform diagrams for explaining the operation.
This figure shows a case where 16 columns are selected. In FIG. 16, each of bit lines BL0 to BL15 has a reset N-channel MO driven by a reset signal RST.
The power supply VSS is connected via the S transistors MR0 to MR15, and is connected to the sense node SN via N channel MOS transistors MT0 to MT15 forming a column selection circuit and a charge transfer preamplifier.

【００４１】センスノードＳＮは、プルアップ信号ＰＵ
で駆動されるＰチャネルＭＯＳトランジスタＭＰ１と、
インバータセンスアンプ４７出力ＸＳＮ２で駆動される
ＮチャネルＭＯＳトランジスタＭＮ１との縦型接続回路
を介して電源ＶＣＣに接続されると共に、プルアップ信
号ＰＵで駆動されるＰチャネルＭＯＳトランジスタＭＰ
２と、インバータセンスアンプ４７出力ＸＳＮ２で駆動
されるＮチャネルＭＯＳトランジスタＭＮ２１との縦型
接続回路を介して電源ＶＣＣに接続されている。トラン
ジスタＭＰ２とトランジスタＭＮ２１と接続点であるセ
ンスノードＳＮ２がインバータセンスアンプ４７の入力
端子に接続され、上記のトランジスタＭＰ１，ＭＰ２，
ＭＮ１，ＭＮ２１，インバータセンスアンプ４７がプリ
チャージ制御系を構成している。The sense node SN has a pull-up signal PU
A P-channel MOS transistor MP1 driven by
Inverter sense amplifier 47 is connected to power supply VCC via a vertical connection circuit with N-channel MOS transistor MN1 driven by output XSN2, and is also connected to P-channel MOS transistor MP driven by pull-up signal PU.
2 and an N-channel MOS transistor MN21 driven by the output XSN2 of the inverter sense amplifier 47 are connected to the power supply VCC via a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MN21, is connected to the input terminal of the inverter sense amplifier 47, and the transistors MP1, MP2,
MN1, MN21 and the inverter sense amplifier 47 constitute a precharge control system.

【００４２】さらに、センスノードＳＮは、第２プルア
ップ信号ＰＵ２で駆動されるＮチャネルＭＯＳトランジ
スタＭＮ２２を介してセンスノードＳＮ２に接続される
と共に、第２プルアップ信号ＰＵ２で駆動されるＰチャ
ネルＭＯＳトランジスタＭＰ３と、電源ＶＣＣで駆動さ
れるＮチャネルＭＯＳトランジスタＭＴ３０との縦型接
続回路を介して電源ＶＣＣに接続されている。トランジ
スタＭＰ３とトランジスタＭＴ３０との接続点であるセ
ンスノードＳＮ３がセンスアンプ４６の入力端子に接続
され、上記のトランジスタＭＰ３，ＭＴ３０，センスア
ンプ４６がデータ出力系を構成している。Further, the sense node SN is connected to the sense node SN2 via an N-channel MOS transistor MN22 driven by the second pull-up signal PU2, and is a P-channel MOS transistor driven by the second pull-up signal PU2. The transistor MP3 is connected to the power supply VCC via a vertical connection circuit of an N-channel MOS transistor MT30 driven by the power supply VCC. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to the input terminal of the sense amplifier 46, and the transistors MP3, MT30 and the sense amplifier 46 constitute a data output system.

【００４３】上記のトランジスタＭＴ０〜ＭＴ１５とト
ランジスタＭＴ３０が２段構成のチャージトランスファ
プリアンプを形成してプリアンプ４４に対応し、トラン
ジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２１がプ
リチャージ回路５０に対応し、また、インバータセンス
アンプ４７及びトランジスタＭＴ３０，ＭＮ２２がプリ
チャージ制御回路４８に対応する。The transistors MT0 to MT15 and the transistor MT30 form a two-stage charge transfer preamplifier and correspond to the preamplifier 44. The transistors MP1, MP2, MP3, MN1 and MN21 correspond to the precharge circuit 50. , The inverter sense amplifier 47 and the transistors MT30 and MN22 correspond to the precharge control circuit 48.

【００４４】ここで、各部信号波形を図１７（Ａ），
（Ｂ），（Ｃ）に示す。なお、センスノードＳＮ、セン
スアンプ４６出力Ｓ／ＡＯＵＴ、ビット線ＢＬそれぞれ
についてデータが１の場合を実線、データが０の場合を
破線で示す。データの読み出しはコラム選択信号ＣＯＬ
０〜ＣＯＬ１５のうちの１つをハイレベルにしてビット
線１本を選択して行う。図１４（Ｂ），（Ｃ）のプリチ
ャージ制御系及びデータ出力系の波形図に示すタイミン
グ〜の動作を説明する。Here, the signal waveform of each part is shown in FIG.
(B) and (C) show. It should be noted that, for each of the sense node SN, the output S / AOUT of the sense amplifier 46, and the bit line BL, the case where the data is 1 is indicated by a solid line, and the case where the data is 0 is indicated by a broken line. The data is read by the column selection signal COL.
This operation is performed by setting one of 0 to COL15 to a high level to select one bit line. Operations from timings 1 to 3 shown in the waveform diagrams of the precharge control system and the data output system in FIGS. 14B and 14C will be described.

【００４５】初期状態。リセット信号ＲＳＴがハイレ
ベルなのでリセットされており、ビット線ＢＬ，センス
ノードＳＮ，ＳＮ２，ＳＮ３がローレベル、インバータ
センスアンプ４７出力ＸＳＮ２，センスアンプ出力Ｓ／
ＡＯＵＴがハイレベルとなっている。リセットを解除、プリチャージ信号ＰＵをローレベル
に、ワード線ＷＬをハイレベルにすると、トランジスタ
ＭＰ１，ＭＰ２がオンしてビット線ＢＬ，センスノード
ＳＮ，ＳＮ２，ＳＮ３のプリチャージが開始される。ト
ランジスタＭＰ１の電流駆動能力をＲＯＭセルより十分
大きく設計すると、ＲＯＭセルのデータが０，１に拘わ
らず図１７（Ｂ）に示すように急速にプリチャージされ
る。Initial state. Since the reset signal RST is at a high level, it is reset, the bit line BL, the sense nodes SN, SN2, and SN3 are at a low level, the output XSN2 of the inverter sense amplifier 47, and the output S /
AOUT is at a high level. When the reset is released, the precharge signal PU is set to the low level, and the word line WL is set to the high level, the transistors MP1 and MP2 are turned on, and the precharge of the bit line BL and the sense nodes SN, SN2, and SN3 is started. If the current driving capability of the transistor MP1 is designed to be sufficiently larger than that of the ROM cell, the data of the ROM cell is rapidly precharged as shown in FIG.

【００４６】センスノードＳＮ２の電位が上昇してイ
ンバータセンスアンプ４７の閾値を越えると、インバー
タセンスアンプ４７出力ＸＳＮ２がハイレベルからロー
レベルに反転し、トランジスタＭＮ１，ＭＮ２１がオフ
となる。このため、トランジスタＭＰ２，ＭＮ２２の経
路だけでプリチャージを続けることになる。トランジス
タＭＰ２の電流駆動能力をＲＯＭセルより小さく設計す
ると、データ０のときのビット線ＢＬ，センスノードＳ
Ｎの電位が下がり始める。When the potential of the sense node SN2 rises and exceeds the threshold value of the inverter sense amplifier 47, the output XSN2 of the inverter sense amplifier 47 is inverted from the high level to the low level, and the transistors MN1 and MN21 are turned off. For this reason, the precharge is continued only through the paths of the transistors MP2 and MN22. If the current driving capability of the transistor MP2 is designed to be smaller than that of the ROM cell, the bit line BL and the sense node S for data 0 are set.
The potential of N starts to drop.

【００４７】プリチャージ信号ＰＵ２をローレベルに
すると、トランジスタＭＰ３がオンしてセンスノードＳ
Ｎ３のプリチャージが始まる。一方では、トランジスタ
ＭＮ２２がオフとなるので、他のプリチャージ経路はす
べてオフとなる。の時点でデータ０，１それぞれでの
センスノードＳＮ電位に差ができており、チャージトラ
ンスフアゲートのトランジスタＭＴ３０のコンダクタン
スにも差ができるので、センスノードＳＮ３電位はデー
タ１のとき急上昇するが、データ０のときはあまり上が
らず、データが０か１かでセンスノードＳＮ３電位の差
が大きく開くようになる。When the precharge signal PU2 goes low, the transistor MP3 turns on and the sense node S
Precharging of N3 starts. On the other hand, since the transistor MN22 is turned off, all other precharge paths are turned off. At the point of time, there is a difference in the potential of the sense node SN for each of the data 0 and 1, and the conductance of the transistor MT30 of the charge transfer gate is also different. Therefore, the potential of the sense node SN3 rises sharply when the data is 1, When it is 0, it does not rise so much, and the difference between the potentials of the sense node SN3 greatly increases depending on whether the data is 0 or 1.

【００４８】データ１でのセンスノードＳＮ３電位が
センスアンプ４６の閾値を越えると、センスアンプ出力
Ｓ／ＡＯＵＴがハイレベルからローレベルに反転する。
データ０でのセンスノードＳＮ３電位はセンスアンプ４
６の閾値を越えないように設計してあるので、センスア
ンプ出力Ｓ／ＡＯＵＴは反転しない。これよりセンスア
ンプ出力Ｓ／ＡＯＵＴの値が確定する。When the potential of the sense node SN3 at data 1 exceeds the threshold value of the sense amplifier 46, the output S / AOUT of the sense amplifier is inverted from the high level to the low level.
The potential of sense node SN3 at data 0 is equal to that of sense amplifier 4
Since the design is made so as not to exceed the threshold value of 6, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.

【００４９】プリチャージ信号ＰＵ，ＰＵ２をハイレ
ベルに、ワード線ＷＬをローレベルにし、リセット信号
ＲＳＴをハイレベルにしてリセットをかける。このよう
にして、センス回路内の電位（センスノードＳＮ２）を
モニタしてプリチャージを制御することにより、低電源
電圧下でのＲＯＭデータの高速読み出しが可能となる。The reset is performed by setting the precharge signals PU and PU2 to high level, setting the word line WL to low level, and setting the reset signal RST to high level. In this way, by monitoring the potential (sense node SN2) in the sense circuit and controlling the precharge, high-speed reading of ROM data under a low power supply voltage becomes possible.

【００５０】図１８は本発明装置であるマスクＲＯＭの
センス回路部分の第４実施例の回路図を示す。この図は
１６コラム選択の場合を示している。図１８において、
ビット線ＢＬ０〜ＢＬ１５それぞれには、リセット信号
ＲＳＴで駆動されるリセット用ＮチャネルＭＯＳトラン
ジスタＭＲ０〜ＭＲ１５を介して電源ＶＳＳにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するＮチャネルＭＯＳトランジスタＭＴ
０〜ＭＴ１５を介してセンスノードＳＮに接続されてい
る。FIG. 18 is a circuit diagram of a fourth embodiment of the sense circuit portion of the mask ROM according to the present invention. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to the sense node SN via 0 to MT15.

【００５１】センスノードＳＮは、プルアップ信号ＰＵ
で駆動されるＰチャネルＭＯＳトランジスタＭＰ１と、
インバータセンスアンプ４７出力ＸＳＮ２で駆動される
ＮチャネルＭＯＳトランジスタＭＮ１との縦型接続回路
を介して電源ＶＣＣに接続されると共に、プルアップ信
号ＰＵで駆動されるＰチャネルＭＯＳトランジスタＭＰ
２と、インバータセンスアンプ４７出力ＸＳＮ２で駆動
されるＮチャネルＭＯＳトランジスタＭＮ２１との縦型
接続回路を介して電源ＶＣＣに接続されている。トラン
ジスタＭＰ２とトランジスタＭＮ２１と接続点であるセ
ンスノードＳＮ２がインバータセンスアンプ４７の入力
端子に接続され、上記のトランジスタＭＰ１，ＭＰ２，
ＭＮ１，ＭＮ２１，インバータセンスアンプ４７がプリ
チャージ制御系を構成している。The sense node SN has a pull-up signal PU
A P-channel MOS transistor MP1 driven by
Inverter sense amplifier 47 is connected to power supply VCC via a vertical connection circuit with N-channel MOS transistor MN1 driven by output XSN2, and is also connected to P-channel MOS transistor MP driven by pull-up signal PU.
2 and an N-channel MOS transistor MN21 driven by the output XSN2 of the inverter sense amplifier 47 are connected to the power supply VCC via a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MN21, is connected to the input terminal of the inverter sense amplifier 47, and the transistors MP1, MP2,
MN1, MN21 and the inverter sense amplifier 47 constitute a precharge control system.

【００５２】さらに、センスノードＳＮは、第２プルア
ップ信号ＰＵ２で駆動されるＮチャネルＭＯＳトランジ
スタＭＮ２２を介してセンスノードＳＮ２に接続される
と共に、第２プルアップ信号ＰＵ２で駆動されるＰチャ
ネルＭＯＳトランジスタＭＰ３と、電源ＶＣＣでで駆動
されるＮチャネルＭＯＳトランジスタＭＴ３０との縦型
接続回路を介して電源ＶＣＣに接続されている。トラン
ジスタＭＰ３とトランジスタＭＴ３０との接続点である
センスノードＳＮ３がセンスアンプ４６の入力端子に接
続され、上記のトランジスタＭＰ３，ＭＴ３０，センス
アンプ４６がデータ出力系を構成している。Further, the sense node SN is connected to the sense node SN2 via an N-channel MOS transistor MN22 driven by a second pull-up signal PU2, and is a P-channel MOS transistor driven by a second pull-up signal PU2. The transistor MP3 is connected to a power supply VCC via a vertical connection circuit of an N-channel MOS transistor MT30 driven by the power supply VCC. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to the input terminal of the sense amplifier 46, and the transistors MP3, MT30 and the sense amplifier 46 constitute a data output system.

【００５３】また、センスノードＳＮは、ゲートをセン
スノードＳＮ２に接続されたＮチャネルＭＯＳトランジ
スタＭＤ１と、インバータセンスアンプ４７出力ＸＳＮ
２で駆動されるＮチャネルＭＯＳトランジスタＭＤ２と
の縦型接続回路を介して電源ＶＳＳに接続されている。
上記のトランジスタＭＴ０〜ＭＴ１５とトランジスタＭ
Ｔ３０が２段構成のチャージトランスファプリアンプを
形成してプリアンプ４４に対応し、トランジスタＭＰ
１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２１がプリチャージ
回路５０に対応し、また、インバータセンスアンプ４７
及びトランジスタＭＴ３０，ＭＮ２２がプリチャージ制
御回路４８に対応し、ＮチャネルＭＯＳトランジスタＭ
Ｄ１，ＭＤ２が電位引き下げ回路５２に対応する。The sense node SN includes an N-channel MOS transistor MD1 having a gate connected to the sense node SN2, and an output XSN of the inverter sense amplifier 47.
2 is connected to a power supply VSS via a vertical connection circuit with an N-channel MOS transistor MD2 driven by the power supply VSS.
The transistors MT0 to MT15 and the transistor M
T30 forms a two-stage charge transfer preamplifier and corresponds to the preamplifier 44, and the transistor MP
1, MP2, MP3, MN1, and MN21 correspond to the precharge circuit 50, and the inverter sense amplifier 47
And transistors MT30 and MN22 correspond to precharge control circuit 48, and N-channel MOS transistor M
D1 and MD2 correspond to the potential lowering circuit 52.

【００５４】図１６の実施例では、プルアップ信号ＰＵ
２をハイレベルからローレベルにした直後において、プ
ログラムデータによってはビット線容量が小さくなり、
データ０でのセンスノードＳＮ３電位が高くなり、セン
スアンプ４６の閾値を越えて誤動作してしまう場合があ
る。これは、セルのデータが０のときコンタクトを介し
てビット線にセルトランジスタの拡散容量がかかるた
め、ビット線当たりのデータが０を持つセルの数が少な
いとビット線容量が小さくなり、短い時間で充電可能と
なる。In the embodiment of FIG. 16, the pull-up signal PU
Immediately after the level 2 is changed from the high level to the low level, the bit line capacity decreases depending on the program data,
There is a case where the potential of the sense node SN3 at the data 0 becomes high and exceeds the threshold value of the sense amplifier 46 to cause a malfunction. This is because the diffusion capacity of the cell transistor is applied to the bit line via the contact when the data of the cell is 0, so that if the number of cells having the data of 0 per bit line is small, the bit line capacity becomes small, and the time required It becomes rechargeable.

【００５５】ここで、図１７（Ｂ），（Ｃ）の〜の
時点で、センスノードＳＮやセンスノードＳＮ３の電位
を一定期間引き下げる回路を追加すると、データ０での
センスノードＳＮ３電位がセンスアンプ４６の閾値を越
えにくくなり、センス回路の信頼性の向上をもたらす。
つまり、電位引き下げ回路５２をオンにすると、ビット
線容量の小さい方が急速に電位が下がるのでビット線容
量が変動したときの充電電位のばらつきを小さくし、誤
動作を減らすことができる。At this time, if a circuit for lowering the potential of the sense node SN or the sense node SN3 for a certain period is added at the time points (1) to (3) in FIGS. It becomes difficult to exceed the threshold value of 46, and the reliability of the sense circuit is improved.
That is, when the potential lowering circuit 52 is turned on, the smaller the bit line capacitance is, the faster the potential drops, so that the variation in the charging potential when the bit line capacitance fluctuates can be reduced, and malfunctions can be reduced.

【００５６】図１８に示す回路の初期状態では、センス
ノードＳＮ２がローレベル、インバータセンスアンプ４
７出力ＸＳＮ２がハイレベルなので、トランジスタＭＤ
１がオフ、トランジスタＭＤ２がオンの状態で、センス
ノードＳＮと電源ＶＳＳ間は導通していない。プリチャ
ージによりセンスノードＳＮ２がハイレベルになると、
インバータセンスアンプ４７により出力ＸＳＮ２がロー
レベル反転するので、トランジスタＭＤ１がオン、トラ
ンジスタＭＤ２がオフの状態に変わるが、インバータセ
ンスアンプ４７での遅延時間の分だけトランジスタＭＤ
２のオフがトランジスタＭＤ１のオンより遅くなり、一
瞬だけセンスノードＳＮと電源ＶＳＳ間が導通し、セン
スノードＳＮ電位を引き下げる。これにより、プログラ
ムデータによりビット線容量が変動したときのセンス回
路の娯動作が少なくなり、信頼性が向上する。In the initial state of the circuit shown in FIG. 18, the sense node SN2 is at a low level and the inverter sense amplifier 4
Since the 7-output XSN2 is high level, the transistor MD
1 is off and the transistor MD2 is on, and the sense node SN and the power supply VSS are not conducting. When the sense node SN2 goes high due to precharge,
The output XSN2 is inverted to low level by the inverter sense amplifier 47, so that the transistor MD1 is turned on and the transistor MD2 is turned off, but the transistor MD1 is turned off by the delay time in the inverter sense amplifier 47.
2 is later than the on state of the transistor MD1, the conduction between the sense node SN and the power supply VSS is momentarily performed, and the potential of the sense node SN is lowered. Thereby, the entertainment operation of the sense circuit when the bit line capacity fluctuates due to the program data is reduced, and the reliability is improved.

【００５７】なお、半導体集積回路の製造方法によって
は、複数種の閾値を用いる場合がある。この場合、上記
の実施例の回路を構成するトランジスタのいずれにどの
閾値を適用するかについては適宜判断して用いればよ
い。Note that, depending on the method of manufacturing the semiconductor integrated circuit, a plurality of types of thresholds may be used. In this case, which threshold value is applied to which of the transistors constituting the circuit of the above embodiment may be appropriately determined and used.

【００５８】[0058]

【発明の効果】上述の如く、請求項１に記載の発明は、
マスクＲＯＭのＲＯＭセルを構成するトランジスタのゲ
ート及びワード線を兼ねる配線を、互いに隣接するビッ
ト線の間で分岐して前記ビット線と平行に延在させると
共に、この配線の延在部の一部をゲートとして前記隣接
するビット線それぞれのセル拡散層と連続させる。As described above, the first aspect of the present invention provides
A wiring serving also as a gate and a word line of a transistor constituting a ROM cell of a mask ROM is branched between bit lines adjacent to each other to extend in parallel with the bit line, and a part of an extending portion of the wiring is provided. Is used as a gate to connect with the cell diffusion layer of each of the adjacent bit lines.

【００５９】このように、ゲート及びワード線を兼ねる
配線をビット線の間で分岐してビット線と平行に延在さ
せ、この配線の延在部の一部をゲートとして隣接するビ
ット線のセル拡散層と連続させることにより、セル面積
の増大を抑えながらＲＯＭセルのトランジスタの実効ゲ
ート長を増加することができ、このトランジスタの駆動
能力を増大することができる。As described above, the wiring serving as the gate and the word line is branched between the bit lines and extended in parallel with the bit line. By connecting to the diffusion layer, the effective gate length of the transistor of the ROM cell can be increased while suppressing an increase in the cell area, and the driving capability of this transistor can be increased.

【００６０】請求項２に記載の発明は、ビット線の電位
またはセンスアンプの出力電位に応じてプリチャージ回
路のプリチャージ電流を可変するプリチャージ制御回路
を有する。このように、ビット線の電位またはセンスア
ンプの出力電位に応じてプリチャージ回路のプリチャー
ジ電流を可変するため、まず、ビット線を急速にプリチ
ャージし、電位が上がったところでプリチャージ回路の
一部または全部を停止させると、この時点からＲＯＭセ
ルのデータに応じた電位差が急速に大きくなるので、高
速なセンス動作が可能となる。According to a second aspect of the present invention, there is provided a precharge control circuit for varying a precharge current of the precharge circuit according to a potential of a bit line or an output potential of a sense amplifier. As described above, in order to vary the precharge current of the precharge circuit according to the potential of the bit line or the output potential of the sense amplifier, first, the bit line is rapidly precharged. When all or all of the units are stopped, the potential difference corresponding to the data in the ROM cell rapidly increases from this point, so that a high-speed sensing operation can be performed.

【００６１】請求項３に記載の発明は、ビット線の電位
を増幅して前記センスアンプに供給するプリアンプを有
する。このように、プリアンプでビット線の電位を増幅
するため、ＲＯＭセルのデータに応じた電位差を大きく
することができ、高速なセンス動作が可能となる。請求
項４に記載の発明は、プリチャージ回路の制御により前
記ビット線の電位を低下させる電位引き下げ回路を有す
る。According to a third aspect of the present invention, there is provided a preamplifier for amplifying a potential of a bit line and supplying the amplified voltage to the sense amplifier. As described above, since the potential of the bit line is amplified by the preamplifier, the potential difference corresponding to the data of the ROM cell can be increased, and a high-speed sensing operation can be performed. According to a fourth aspect of the present invention, there is provided a potential lowering circuit for lowering the potential of the bit line by controlling a precharge circuit.

【００６２】このように、プリチャージ回路の制御によ
りビット線の電位を低下させるため、プログラムデータ
によりビット線容量が変動したときのＲＯＭセルのデー
タ０でのセンスアンプの誤動作を防止できる。As described above, since the potential of the bit line is reduced by the control of the precharge circuit, it is possible to prevent the sense amplifier from malfunctioning with the data 0 of the ROM cell when the bit line capacitance fluctuates due to the program data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来装置であるマスクＲＯＭのセンス回路部分
の一例の回路図である。FIG. 1 is a circuit diagram of an example of a sense circuit portion of a mask ROM as a conventional device.

【図２】従来装置であるマスクＲＯＭのＲＯＭセルの一
例の平面レイアウト見取り図である。FIG. 2 is a plan layout drawing of an example of a ROM cell of a mask ROM which is a conventional device.

【図３】従来装置における信号波形図である。FIG. 3 is a signal waveform diagram in a conventional device.

【図４】従来装置における信号波形図である。FIG. 4 is a signal waveform diagram in a conventional device.

【図５】従来装置における信号波形図である。FIG. 5 is a signal waveform diagram in a conventional device.

【図６】本発明装置であるマスクＲＯＭのＲＯＭセルの
一実施例の平面レイアウト見取り図である。FIG. 6 is a plan layout drawing of one embodiment of a ROM cell of a mask ROM which is the device of the present invention.

【図７】図６の等価回路図である。FIG. 7 is an equivalent circuit diagram of FIG. 6;

【図８】本発明装置であるマスクＲＯＭのＲＯＭセルの
一実施例の平面レイアウト見取り図である。FIG. 8 is a plan layout drawing of one embodiment of a ROM cell of a mask ROM which is the device of the present invention.

【図９】図８の等価回路図である。9 is an equivalent circuit diagram of FIG.

【図１０】本発明装置であるマスクＲＯＭのセンス回路
部分の原理図である。FIG. 10 is a principle diagram of a sense circuit portion of a mask ROM as the device of the present invention.

【図１１】本発明装置であるマスクＲＯＭのセンス回路
部分の第１実施例の回路図である。FIG. 11 is a circuit diagram of a first embodiment of a sense circuit portion of a mask ROM as the device of the present invention.

【図１２】図１１の動作説明用の信号波形図である。FIG. 12 is a signal waveform diagram for explaining the operation of FIG. 11;

【図１３】本発明装置であるマスクＲＯＭのセンス回路
部分の第２実施例の回路図である。FIG. 13 is a circuit diagram of a second embodiment of the sense circuit portion of the mask ROM which is the device of the present invention.

【図１４】図１３の動作説明用の信号波形図である。14 is a signal waveform diagram for explaining the operation of FIG.

【図１５】本発明装置であるマスクＲＯＭのセンス回路
部分の第２実施例の変形例の回路図である。FIG. 15 is a circuit diagram of a modified example of the second embodiment of the sense circuit portion of the mask ROM as the device of the present invention.

【図１６】本発明装置であるマスクＲＯＭのセンス回路
部分の第３実施例の回路図である。FIG. 16 is a circuit diagram of a third embodiment of a sense circuit portion of a mask ROM as the device of the present invention.

【図１７】図１６の動作説明用の信号波形図である。FIG. 17 is a signal waveform diagram for explaining the operation of FIG. 16;

【図１８】本発明装置であるマスクＲＯＭのセンス回路
部分の第４実施例の回路図である。FIG. 18 is a circuit diagram of a fourth embodiment of the sense circuit portion of the mask ROM which is the device of the present invention.

【符号の説明】[Explanation of symbols]

２６拡散層２７拡散層基部２８突出部２９ポリシリコンゲート３０突出部４０ＲＯＭセル４１ワード線４３ビット線４４チャージトランスファプリアンプ４６センスアンプ（インバータセンスアンプ）４７インバータセンスアンプ４８プリチャージ制御回路５０プリチャージ回路 26 Diffusion layer 27 Diffusion layer base 28 Projection 29 Polysilicon gate 30 Projection 40 ROM cell 41 Word line 43 Bit line 44 Charge transfer preamplifier 46 Sense amplifier (inverter sense amplifier) 47 Inverter sense amplifier 48 Precharge control circuit 50 Precharge circuit

Claims

【特許請求の範囲】[Claims]

【請求項１】マスクＲＯＭを形成した半導体記憶装置
において、前記マスクＲＯＭのＮＯＲ型ＲＯＭセルを構成するトラ
ンジスタのゲート及びワード線を兼ねる配線を、互いに
隣接するビット線の間で分岐して前記ビット線と平行に
延在させると共に、この配線の延在部の一部をゲートと
して前記隣接するビット線それぞれのセル拡散層と連続
させることを特徴とする半導体記憶装置。1. A semiconductor memory device in which a mask ROM is formed, wherein a wiring serving also as a gate and a word line of a transistor constituting a NOR type ROM cell of the mask ROM is branched between adjacent bit lines to form the bit. A semiconductor memory device extending in parallel with the line and connecting a part of the extending portion of the wiring to a cell diffusion layer of each of the adjacent bit lines as a gate.

【請求項２】マスクＲＯＭのビット線をプリチャージ
するプリチャージ回路と、前記ビット線の電位を検出して前記マスクＲＯＭのデー
タを読み出すセンスアンプとを有する半導体記憶装置に
おいて、前記ビット線の電位または前記センスアンプの出力電位
に応じて前記プリチャージ回路のプリチャージ電流を可
変するプリチャージ制御回路を有することを特徴とする
半導体記憶装置。2. A semiconductor memory device comprising: a precharge circuit for precharging a bit line of a mask ROM; and a sense amplifier for detecting a potential of the bit line and reading data of the mask ROM. Alternatively, the semiconductor memory device includes a precharge control circuit that varies a precharge current of the precharge circuit according to an output potential of the sense amplifier.

【請求項３】請求項２記載の半導体記憶装置におい
て、前記ビット線の電位を増幅して前記センスアンプに供給
するプリアンプを有することを特徴とする半導体記憶装
置。3. The semiconductor memory device according to claim 2, further comprising a preamplifier for amplifying a potential of said bit line and supplying the amplified voltage to said sense amplifier.

【請求項４】請求項２または３記載の半導体記憶装置
において、前記プリチャージ回路の制御により前記ビット線の電位
を低下させる電位引き下げ回路を有することを特徴とす
る半導体記憶装置。4. The semiconductor memory device according to claim 2, further comprising a potential lowering circuit for lowering the potential of said bit line by controlling said precharge circuit.