JP2000195286A - Semiconductor memory - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、低消費電力及び高速性を両立するマスクR
OMの半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and, more particularly, to a mask R which achieves both low power consumption and high speed.
The present invention relates to an OM semiconductor memory device.
【0002】[0002]
【従来の技術】図1は従来装置であるマスクROMのセ
ンス回路部分の一例の回路図、図2は従来装置であるマ
スクROMのROMセルの一例の平面レイアウト見取り
図を示す。図1において、ビット線BL0には複数のR
OMセルのNチャネルMOSトランジスタ(セルトラン
ジスタ)のドレインが接続される。これらのROMセル
のゲートはワード線WL0,WL1,…それぞれに接続
され、ソースは電源VSSに接続されており、ドレイン
がビット線BL0に接続されたものがデータ0、ドレイ
ンがビット線BL0に接続されてないものがデータ1に
対応する。2. Description of the Related Art FIG. 1 is a circuit diagram of an example of a sense circuit portion of a mask ROM as a conventional device, and FIG. 2 is a plan layout drawing of an example of ROM cells of a mask ROM as a conventional device. In FIG. 1, a plurality of Rs are connected to a bit line BL0.
The drain of the N-channel MOS transistor (cell transistor) of the OM cell is connected. The gates of these ROM cells are connected to word lines WL0, WL1,..., The sources are connected to the power supply VSS, the drains are connected to the bit line BL0, the data are 0, and the drains are connected to the bit line BL0. Those not performed correspond to data 1.
【0003】ビット線BL0はコラム選択回路及びチャ
ージトランスファープリアンプを構成するNチャネルM
OSトランジスタ10−0を介してインバータセンスア
ンプ12の入力端子に接続されている。トランジスタ1
0−0のゲートにはコラム信号COL0が供給される。
また、インバータセンスアンプ12の入力端子には隣接
するビット線BL1等のチャージトランスファープリア
ンプを構成するNチャネルMOSトランジスタ10−1
等が接続されると共に、プリチャージ回路を構成するP
チャネルMOSトランジスタ14のドレインが接続され
ている。トランジスタ14はソースを電源VCCに接続
され、ゲートにプリチャージ信号PUが供給される。A bit line BL0 is connected to an N channel M constituting a column selection circuit and a charge transfer preamplifier.
It is connected to the input terminal of the inverter sense amplifier 12 via the OS transistor 10-0. Transistor 1
The column signal COL0 is supplied to the gates 0-0.
An input terminal of the inverter sense amplifier 12 has an N-channel MOS transistor 10-1 constituting a charge transfer preamplifier such as an adjacent bit line BL1.
Are connected, and P which constitutes a precharge circuit is connected.
The drain of the channel MOS transistor 14 is connected. The transistor 14 has a source connected to the power supply VCC, and a precharge signal PU supplied to the gate.
【0004】図2において、斜線部はROMセルを構成
するN型の拡散層16を示す。拡散層16は各ROMセ
ルに対応して拡散層基部17から図中縦方向に延在する
複数の突出部18を有しており、これらの突出部18上
に縦方向に延在するアルミニュウムのビット線BL0,
BL1,BL2が積層されている。また、突出部18上
のビット線BL0,BL1,BL2下には横方向に延在
するセルトランジスタのポリシリコン19がワード線W
L0として積層されている。In FIG. 2, a hatched portion indicates an N-type diffusion layer 16 constituting a ROM cell. The diffusion layer 16 has a plurality of protrusions 18 extending in the vertical direction in the figure from the diffusion layer base 17 corresponding to each ROM cell. Bit lines BL0,
BL1 and BL2 are stacked. Below the bit lines BL0, BL1 and BL2 on the protruding portion 18, the polysilicon 19 of the cell transistor extending in the lateral direction is connected to the word line W.
Layered as L0.
【0005】上記のビット線BL0,BL1,BL2の
ピッチ間隔は0.9[単位は例えばμm]で、突出部1
8の横幅は0.6で、ポリサイドゲート19の縦幅は
0.3である。このため、コンタクトホール20によっ
てビット線BL1が拡散層基部17と接続されていると
き、このセルトランジスタのゲート長は0.6と表され
る。The pitch interval between the bit lines BL0, BL1 and BL2 is 0.9 [unit is, for example, μm].
8 has a width of 0.6 and the polycide gate 19 has a vertical width of 0.3. Therefore, when bit line BL1 is connected to diffusion layer base 17 by contact hole 20, the gate length of this cell transistor is represented as 0.6.
【0006】[0006]
【発明が解決しようとする課題】従来装置では、図3
(A)にPUで示す波形のプリチャージ信号でプリチャ
ージ回路のトランジスタ14を駆動し、WLで示す波形
の信号でワード線WL0を駆動した場合、セルトランジ
スタのビット線BL0との接続の有無により、ビット線
BL0の電位は図3(B)に破線及び実線で示すように
変化し、かつ、インバータセンスアンプ12の入力電位
は図3(B)に二点鎖線及び一点鎖線で示すように変化
し、これをインバータセンスアンプ12の閾値で判別し
ている。In the conventional apparatus, FIG.
In (A), when the transistor 14 of the precharge circuit is driven by a precharge signal having a waveform indicated by PU and the word line WL0 is driven by a signal having a waveform indicated by WL, depending on whether or not the cell transistor is connected to the bit line BL0. , The potential of the bit line BL0 changes as shown by a broken line and a solid line in FIG. 3B, and the input potential of the inverter sense amplifier 12 changes as shown by a two-dot chain line and a one-dot chain line in FIG. This is determined based on the threshold value of the inverter sense amplifier 12.
【0007】ここで、消費電力削減のために電源電圧V
CCを下げると、図4(A)に示すようにワード線駆動
信号WLのパルス振幅が減少するため、セルトランジス
タの駆動能力が低下する。これを補償するためには、セ
ルトランジスタのゲート幅の拡幅が必要となる。しか
し、これはセル面積の増大をもたらすという問題があっ
た。Here, in order to reduce power consumption, the power supply voltage V
When the CC is lowered, the pulse amplitude of the word line drive signal WL is reduced as shown in FIG. 4A, so that the drive capability of the cell transistor is reduced. To compensate for this, it is necessary to increase the gate width of the cell transistor. However, this has a problem that the cell area is increased.
【0008】一方、インバータセンスアンプ12では、
消費電力削減のために電源電圧VCCを下げると、ビッ
ト線BL0のプリチャージに要する時間が長くなり、ビ
ット線BL0の電位は図4(B)に実線及び破線で示す
ように低下し、インバータセンスアンプ12の入力電位
も同様に低下し、加えて一点鎖線及び二点差線で示すよ
うにデータ1,0に対応する電位差が小さくなる。これ
は、ビツト線1本あたりのセルトランジスタの接続数
や、インバータセンスアンプ1個あたりのコラム数が多
くなるほど顕著になる。On the other hand, in the inverter sense amplifier 12,
If the power supply voltage VCC is lowered to reduce power consumption, the time required for precharging the bit line BL0 becomes longer, and the potential of the bit line BL0 decreases as shown by the solid and broken lines in FIG. Similarly, the input potential of the amplifier 12 also decreases, and in addition, the potential difference corresponding to the data 1 and 0 decreases as indicated by the one-dot chain line and the two-dot line. This becomes more remarkable as the number of cell transistors connected per bit line or the number of columns per inverter sense amplifier increases.
【0009】しかし、これを補償するために、プリチャ
ージ用トランジスタ14のゲート幅を広げプリチャージ
能力を強化しても、セルトランジスタの駆動能力が低下
しているので、ビット線BL0の電位は図5(B)に実
線及び破線で示すように多少改善されるものの、インバ
ータセンスアンプ12の入力電位は一点鎖線及び二点差
線で示すようにデータ1,0に対応する電位差が小さく
なり、センス動作が困難になるという問題があった。However, even if the gate width of the precharging transistor 14 is increased and the precharging capability is enhanced to compensate for this, the driving capability of the cell transistor is reduced. Although the input potential of the inverter sense amplifier 12 is slightly improved as shown by the solid line and the broken line in FIG. 5B, the potential difference corresponding to the data 1 and 0 becomes smaller as shown by the one-dot chain line and the two-dot difference line, and the sense operation is performed. There was a problem that it became difficult.
【0010】本発明は、上記の点に鑑みてなされたもの
であり、電源電圧を下げた場合のセルトランジスタの駆
動能力低下、及びプリチャージ能力の低下による動作速
度の低下を防止して、消費電力を低減する半導体記憶装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and it is possible to prevent a reduction in driving speed of a cell transistor when a power supply voltage is reduced and a reduction in operating speed due to a reduction in precharge capability, thereby reducing power consumption. It is an object to provide a semiconductor memory device that reduces power.
【0011】[0011]
【課題を解決するための手段】請求項1に記載の発明
は、マスクROMを形成した半導体記憶装置において、
前記マスクROMのNOR型ROMセルを構成するトラ
ンジスタのゲート及びワード線を兼ねる配線を、互いに
隣接するビット線の間で分岐して前記ビット線と平行に
延在させると共に、この配線の延在部の一部をゲートと
して前記隣接するビット線それぞれのセル拡散層と連続
させる。According to a first aspect of the present invention, there is provided a semiconductor memory device having a mask ROM.
A wiring serving also as a gate and a word line of a transistor constituting the NOR type ROM cell of the mask ROM is branched between adjacent bit lines and extended in parallel with the bit line. Is used as a gate to connect with the cell diffusion layer of each of the adjacent bit lines.
【0012】このように、ゲート及びワード線を兼ねる
配線をビット線の間で分岐してビット線と平行に延在さ
せ、この配線の延在部の一部をゲートとして隣接するビ
ット線のセル拡散層と連続させることにより、セル面積
の増大を抑えながらROMセルのトランジスタの実効ゲ
ート長を増加することができ、このトランジスタの駆動
能力を増大することができる。As described above, the wiring serving as the gate and the word line is branched between the bit lines and extended in parallel with the bit line. By connecting to the diffusion layer, the effective gate length of the transistor of the ROM cell can be increased while suppressing an increase in the cell area, and the driving capability of this transistor can be increased.
【0013】請求項2に記載の発明は、マスクROMの
ビット線をプリチャージするプリチャージ回路と、前記
ビット線の電位を検出して前記マスクROMのデータを
読み出すセンスアンプとを有する半導体記憶装置におい
て、前記ビット線の電位または前記センスアンプの出力
電位に応じて前記プリチャージ回路のプリチャージ電流
を可変するプリチャージ制御回路を有する。According to a second aspect of the present invention, there is provided a semiconductor memory device having a precharge circuit for precharging a bit line of a mask ROM, and a sense amplifier for detecting potential of the bit line and reading data of the mask ROM. A precharge control circuit that varies a precharge current of the precharge circuit according to a potential of the bit line or an output potential of the sense amplifier.
【0014】このように、ビット線の電位またはセンス
アンプの出力電位に応じてプリチャージ回路のプリチャ
ージ電流を可変するため、まず、ビット線を急速にプリ
チャージし、電位が上がったところでプリチャージ回路
の一部または全部を停止させると、この時点からROM
セルのデータに応じた電位差が急速に大きくなるので、
高速なセンス動作が可能となる。As described above, in order to vary the precharge current of the precharge circuit in accordance with the potential of the bit line or the output potential of the sense amplifier, first, the bit line is rapidly precharged. When part or all of the circuit is stopped, the ROM
Since the potential difference according to the cell data increases rapidly,
High-speed sensing operation becomes possible.
【0015】請求項3に記載の発明は、請求項2記載の
半導体記憶装置において、前記ビット線の電位を増幅し
て前記センスアンプに供給するプリアンプを有する。こ
のように、プリアンプでビット線の電位を増幅するた
め、ROMセルのデータに応じた電位差を大きくするこ
とができ、高速なセンス動作が可能となる。According to a third aspect of the present invention, in the semiconductor memory device according to the second aspect, there is provided a preamplifier for amplifying the potential of the bit line and supplying the amplified potential to the sense amplifier. As described above, since the potential of the bit line is amplified by the preamplifier, the potential difference corresponding to the data of the ROM cell can be increased, and a high-speed sensing operation can be performed.
【0016】請求項4に記載の発明は、請求項2または
3記載の半導体記憶装置において、前記プリチャージ回
路の制御により前記ビット線の電位を低下させる電位引
き下げ回路を有する。このように、プリチャージ回路の
制御によりビット線の電位を低下させるため、プログラ
ムデータによりビット線容量が変動したときのROMセ
ルのデータ0でのセンスアンプの誤動作を防止できる。According to a fourth aspect of the present invention, in the semiconductor memory device according to the second or third aspect, there is provided a potential reduction circuit for lowering the potential of the bit line by controlling the precharge circuit. As described above, since the potential of the bit line is reduced by the control of the precharge circuit, malfunction of the sense amplifier with data 0 of the ROM cell when the bit line capacitance fluctuates due to the program data can be prevented.
【0017】[0017]
【発明の実施の形態】図6は本発明装置であるマスクR
OMのNOR型ROMセルの一実施例の平面レイアウト
見取り図、図7はその等価回路図を示す。図6におい
て、斜線部はROMセルを構成するN型の拡散層26を
示す。拡散層26は各ROMセルに対応して拡散層基部
27から図中縦方向に延在する複数の突出部28を有し
ており、これらの突出部28上には縦方向に延在するア
ルミニュウムのビット線BL0,BL1,BL2が積層
されている。また、拡散層基部27上のビット線BL
0,BL1,BL2上には横方向に延在するセルトラン
ジスタのポリシリコンゲート29がワード線WL0を兼
ねて積層されている。このポリシリコンゲート29は、
ビット線BL0,BL1,BL2に対してかみ合い状態
で縦方向に延在して拡散層基部27より外側に出る複数
の突出部(延在部)30を有している。FIG. 6 shows a mask R according to the present invention.
FIG. 7 is a plan layout drawing of an embodiment of an OM NOR type ROM cell, and FIG. 7 is an equivalent circuit diagram thereof. In FIG. 6, the hatched portions indicate the N-type diffusion layers 26 constituting the ROM cell. The diffusion layer 26 has a plurality of protrusions 28 extending in the vertical direction in the figure from the diffusion layer base 27 corresponding to each ROM cell. Bit lines BL0, BL1 and BL2 are stacked. Also, the bit line BL on the diffusion layer base 27
Polysilicon gates 29 of cell transistors extending in the horizontal direction are stacked on 0, BL1, and BL2 so as to also serve as word line WL0. This polysilicon gate 29
It has a plurality of protruding portions (extending portions) 30 that extend in the vertical direction in a state of engagement with the bit lines BL0, BL1, and BL2 and that protrude outside the diffusion layer base 27.
【0018】ここで、上記のビット線BL0,BL1,
BL2のピッチ間隔は1.1[単位は例えばμm]で、
突出部30の離間間隔は0.8で、ポリシリコンゲート
29の縦幅及び突出部30の横幅は0.3であり、突出
部30が拡散層基部27に重なっている縦方向長さは
0.3である。コンタクトホール32だけでビット線B
L1が拡散層基部27と接続されているときの等価回路
は図7に示すようになり、ビット線BL1とポリシリコ
ンゲート29との交差部直下のゲート長0.8のトラン
ジスタQ1と、ビット線BL0,BL1間の突出部30
のゲート長0.4のトランジスタQ2と、ビット線BL
0とポリシリコンゲート29との交差部直下のゲート長
0.8のトランジスタQ3と、ビット線BL1,BL2
間の突出部30のゲート長0.4のトランジスタQ4
と、ビット線BL2とポリシリコンゲート29との交差
部直下のゲート長0.8のトランジスタQ5とが形成さ
れる。この場合、トランジスタQ1〜Q5全体の合成ゲ
ート長は1.33となる。Here, the bit lines BL0, BL1,
The pitch interval of BL2 is 1.1 [unit is μm, for example]
The spacing between the protrusions 30 is 0.8, the vertical width of the polysilicon gate 29 and the horizontal width of the protrusion 30 are 0.3, and the vertical length of the protrusion 30 overlapping the diffusion layer base 27 is 0. .3. Bit line B only in contact hole 32
FIG. 7 shows an equivalent circuit when L1 is connected to the diffusion layer base 27. The transistor Q1 having a gate length of 0.8 immediately below the intersection between the bit line BL1 and the polysilicon gate 29, and the bit line Projection 30 between BL0 and BL1
Transistor Q2 having a gate length of 0.4 and bit line BL
0, a transistor Q3 having a gate length of 0.8 immediately below the intersection of the polysilicon gate 29, and bit lines BL1, BL2
Transistor Q4 having a gate length of 0.4 between protrusions 30
Then, a transistor Q5 having a gate length of 0.8 immediately below the intersection between the bit line BL2 and the polysilicon gate 29 is formed. In this case, the combined gate length of the transistors Q1 to Q5 is 1.33.
【0019】一方、図8のROMセルの一例の平面レイ
アウト見取り図に示すように、コンタクトホール32で
ビット線BL1が拡散層基部27と接続され、コンタク
トホール33でビット線BL0が拡散層基部27と接続
され、コンタクトホール34でビット線BL2が拡散層
基部27と接続された場合の等価回路を図9に示す。こ
こで、ビット線BL1が読み出し選択されるタイミング
では、これに隣接するビット線BL0,BL2はディス
チャージされているため、トランジスタQ2,Q4から
ビット線BL0,BL2側に電流が流れ、トランジスタ
Q1〜Q5全体の合成ゲート長は実効的に1.33より
大きくなる。On the other hand, as shown in a plan layout diagram of an example of the ROM cell in FIG. 8, the contact hole 32 connects the bit line BL1 to the diffusion layer base 27, and the contact hole 33 connects the bit line BL0 to the diffusion layer base 27. FIG. 9 shows an equivalent circuit when the bit line BL2 is connected to the diffusion layer base 27 via the contact hole 34. Here, at the timing when the bit line BL1 is selected for reading, since the bit lines BL0 and BL2 adjacent to the bit line BL1 are discharged, current flows from the transistors Q2 and Q4 to the bit lines BL0 and BL2, and the transistors Q1 to Q5 The overall combined gate length is effectively greater than 1.33.
【0020】本実施例では、ビット線のピッチが従来の
0.9に対して僅かに大きい1.1となるものの、セル
トランジスタの実効ゲート長が従来の0.6の2.2倍
の1.33以上へと大幅に改善される。このため、消費
電力削減のために電源電圧VCCを下げワード線駆動信
号WLのパルス振幅が減少しても、セルトランジスタの
駆動能力が充分に大きいため動作速度の低下を補うこと
ができる。In this embodiment, although the pitch of the bit lines is 1.1, which is slightly larger than the conventional value of 0.9, the effective gate length of the cell transistor is 2.2 times the conventional value of 0.6. It is greatly improved to 0.33 or more. For this reason, even if the power supply voltage VCC is lowered to reduce power consumption and the pulse amplitude of the word line drive signal WL is reduced, the drive speed of the cell transistor is sufficiently large, so that a decrease in operation speed can be compensated.
【0021】図10は本発明装置であるマスクROMの
センス回路部分の原理図を示す。この図は以下に説明す
る各実施例をブロック的に示している。図10におい
て、ROMセル40はワード線41で選択され、選択さ
れたROMセルがコラム選択信号で選択されたビット線
43を通してプリアンプ(チャージトランスファプリア
ンプ)44に接続される。このチャージトランスファプ
リアンプ44で増幅された信号はセンスアンプ(インバ
ータセンスアンプ)46で読み取られて出力される。FIG. 10 shows a principle diagram of a sense circuit portion of a mask ROM which is the device of the present invention. This figure shows each embodiment described below in a block diagram. In FIG. 10, a ROM cell 40 is selected by a word line 41, and the selected ROM cell is connected to a preamplifier (charge transfer preamplifier) 44 through a bit line 43 selected by a column selection signal. The signal amplified by the charge transfer preamplifier 44 is read by a sense amplifier (inverter sense amplifier) 46 and output.
【0022】プリチャージ制御回路48はセンスアンプ
46出力またはプリアンプ44出力に応じてプリチャー
ジ回路50を制御してビット線43のプリチャージの強
さや期間を可変する。また、プリチャージ制御回路48
はセンスアンプ46出力またはプリアンプ44出力に応
じて電位引き下げ回路52を制御してプリアンプ44の
入力電位の引き下げを行う。The precharge control circuit 48 controls the precharge circuit 50 according to the output of the sense amplifier 46 or the output of the preamplifier 44 to vary the intensity and period of the precharge of the bit line 43. Also, the precharge control circuit 48
Controls the potential lowering circuit 52 in accordance with the output of the sense amplifier 46 or the output of the preamplifier 44 to lower the input potential of the preamplifier 44.
【0023】図11は本発明装置であるマスクROMの
センス回路部分の第1実施例の回路図、図12(A),
(B)はその動作説明用の信号波形図を示す。この図は
16コラム選択の場合を示している。図11において、
ビット線BL0〜BL15それぞれには、リセット信号
RSTで駆動されるリセット用NチャネルMOSトラン
ジスタMR0〜MR15を介して電源VSSにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するNチャネルMOSトランジスタMT
0〜MT15を介してセンスアンプ46の入力端子であ
るセンスノードSNに接続されている。FIG. 11 is a circuit diagram of a first embodiment of a sense circuit portion of a mask ROM according to the present invention.
(B) shows a signal waveform diagram for explaining the operation. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to a sense node SN which is an input terminal of the sense amplifier 46 via 0 to MT15.
【0024】センスノードSNは、プルアップ信号PU
で駆動されるPチャネルMOSトランジスタMP1を介
して電源VCCに接続されると共に、プルアップ信号P
Uで駆動されるPチャネルMOSトランジスタMP2
と、センスアンプ46出力S/AOUTで駆動されるN
チャネルMOSトランジスタMN2との縦型接続回路の
並列接続を介して電源VCCに接続されている。上記の
トランジスタMT0〜MT15がプリアンプ44に対応
し、トランジスタMP1,MP2がプリチャージ回路5
0に対応し、トランジスタMN2がプリチャージ制御回
路48に対応する。The sense node SN has a pull-up signal PU
Is connected to the power supply VCC via a P-channel MOS transistor MP1 driven by
P-channel MOS transistor MP2 driven by U
And N driven by the output S / AOUT of the sense amplifier 46
It is connected to the power supply VCC via a parallel connection of a vertical connection circuit with the channel MOS transistor MN2. The transistors MT0 to MT15 correspond to the preamplifier 44, and the transistors MP1 and MP2 correspond to the precharge circuit 5
The transistor MN2 corresponds to the precharge control circuit 48.
【0025】ここで、各部信号波形を図12(A),
(B)に示す。なお、センスノードSN、センスアンプ
46出力S/AOUT、ビット線BLそれぞれについて
データが1の場合を実線、データが0の場合を破線で示
す。データの読み出しはコラム選択信号COL0〜CO
L15のうちの1つをハイレベルにしてビット線1本を
選択して行う。図12(B)に示すタイミング〜の
動作を説明する。Here, the signal waveform of each part is shown in FIG.
It is shown in (B). It should be noted that, for each of the sense node SN, the output S / AOUT of the sense amplifier 46, and the bit line BL, the case where the data is 1 is indicated by a solid line, and the case where the data is 0 is indicated by a broken line. Data is read out from the column selection signals COL0 to COL.
One of the bit lines L15 is set to high level to select one bit line. The operation of the timing 1 shown in FIG. 12B will be described.
【0026】初期状態。リセット信号RSTがハイレ
ベルなのでリセットされており、ビット線BL,センス
ノードSNがローレベル、センスアンプ出力S/AOU
Tがハイレベルとなっている。 リセットを解除、プリチャージ信号PUをローレベル
に、ワード線WLをハイレベルにすると、ビット線B
L,センスノードSNのプリチャージが開始される。ト
ランジスタMN2はオン状態にある。ビット線BLのプ
リチャージがセルトランジスタの拡散容量などの負荷の
ために比較的ゆっくりであるのに対し、センスノードS
NはトランジスタMPl,MP2により急速にプリチャ
ージされる。Initial state. Since the reset signal RST is at a high level, it is reset, the bit line BL and the sense node SN are at a low level, and the sense amplifier output S / AOU
T is at a high level. When reset is released and the precharge signal PU is set to low level and the word line WL is set to high level, the bit line B
L, the precharge of the sense node SN is started. The transistor MN2 is on. While the precharge of the bit line BL is relatively slow due to a load such as the diffusion capacitance of the cell transistor, the sense node S
N is quickly precharged by transistors MPl and MP2.
【0027】センスノードSNの電位の上昇により、
トランジスタMN2のゲート・ソース間電圧が下がりオ
フとなる。このため、トランジスタMP2によるプリチ
ャージ経路がオフとなってプリチャージが弱まり、セン
スノードSNの電位の上昇が遅くなる。 ビット線BL電位の上昇により、対応するトランジス
タMTi(iは1〜15)のゲート・ソース間電圧が下
がり、コンダクタンスの低い状態となる。セルトランジ
スタのデータが1の場合、データ0の場合のようにビッ
ト線BL電位がセルトランジスタにより電源VSS側に
引っ張られることが無いので、ビット線BL電位の上昇
が速い。このため、トランジスタMTiのゲート・ソー
ス間電圧がデータ0よりも小さくなり、コンダクタンス
が特に低くなって、センスノードSN電位が急上昇す
る。データ0の場合のセンスノードSN電位の上昇はそ
れほどでもない。これより、データが0の場合と1の場
合とでセンスノードSN電位差が大きくなる。With the rise of the potential of the sense node SN,
The gate-source voltage of the transistor MN2 drops and turns off. Therefore, the precharge path by the transistor MP2 is turned off, the precharge is weakened, and the rise of the potential of the sense node SN is delayed. The rise in the potential of the bit line BL lowers the gate-source voltage of the corresponding transistor MTi (i is 1 to 15), resulting in a state of low conductance. When the data of the cell transistor is 1, the potential of the bit line BL is not pulled toward the power supply VSS by the cell transistor as in the case of the data 0, so that the potential of the bit line BL rises quickly. For this reason, the gate-source voltage of the transistor MTi becomes smaller than the data 0, the conductance becomes particularly low, and the potential of the sense node SN rises sharply. The rise of the sense node SN potential in the case of data 0 is not so large. As a result, the potential difference between the sense node SN when the data is 0 and when the data is 1 increases.
【0028】データ1でのセンスノードSN電位がセ
ンスアンプ46の閾値を越えると、センスアンプ出力S
/AOUTがハイレベルからローレベルに反転する。デ
ータ0でのセンスノードSN電位はセンスアンプ46の
閾値を越えないように設計してあるので、センスアンプ
出力S/AOUTは反転しない。これよりセンスアンプ
出力S/AOUTの値が確定する。When the potential of the sense node SN in data 1 exceeds the threshold value of the sense amplifier 46, the sense amplifier output S
/ AOUT is inverted from high level to low level. Since the sense node SN potential at data 0 is designed not to exceed the threshold of the sense amplifier 46, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.
【0029】プリチャージ信号PUをハイレベルに、
ワード線WLをローレベルにし、リセット信号RSTを
ハイレベルにしてリセットをかける。 このようにして、プリチャージの初期でSNを急速に充
電し、その後プリチャージを弱くしてデータ0,1の判
別を可能としている。〜の一連の動作により、低電
源電圧下でのR0Mデータの高速読み出しが可能とな
る。When the precharge signal PU is set to a high level,
The word line WL is set to a low level, and the reset signal RST is set to a high level to perform reset. In this way, the SN is rapidly charged at the beginning of the precharge, and thereafter, the precharge is weakened so that the data 0 and 1 can be distinguished. The series of operations (1) to (4) enable high-speed reading of R0M data under a low power supply voltage.
【0030】図13は本発明装置であるマスクROMの
センス回路部分の第2実施例の回路図、図14(A),
(B)はその動作説明用の信号波形図を示す。この図は
16コラム選択の場合を示している。図13において、
ビット線BL0〜BL15それぞれには、リセット信号
RSTで駆動されるリセット用NチャネルMOSトラン
ジスタMR0〜MR15を介して電源VSSにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するNチャネルMOSトランジスタMT
0〜MT15を介してセンスノードSNに接続されてい
る。FIG. 13 is a circuit diagram of a second embodiment of the sense circuit portion of the mask ROM according to the present invention.
(B) shows a signal waveform diagram for explaining the operation. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to the sense node SN via 0 to MT15.
【0031】センスノードSNは、プルアップ信号PU
で駆動されるPチャネルMOSトランジスタMP1を介
して電源VCCに接続されると共に、プルアップ信号P
Uで駆動されるPチャネルMOSトランジスタMP2
と、電源VCCで駆動されるNチャネルMOSトランジ
スタMT20との縦型接続回路の並列接続を介して電源
VCCに接続されている。トランジスタMP2とトラン
ジスタMT20との接続点であるセンスノードSN2が
センスアンプ46の入力端子に接続されている。The sense node SN is connected to a pull-up signal PU
Is connected to the power supply VCC via a P-channel MOS transistor MP1 driven by
P-channel MOS transistor MP2 driven by U
And an N-channel MOS transistor MT20 driven by the power supply VCC, and connected to the power supply VCC via a parallel connection of a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MT20, is connected to an input terminal of the sense amplifier 46.
【0032】上記のトランジスタMT0〜MT15とト
ランジスタMT20が2段構成のチャージトランスファ
プリアンプを形成してプリアンプ44に対応し、トラン
ジスタMP1,MP2,MT20がプリチャージ回路5
0に対応し、また、トランジスタMT20がプリチャー
ジ制御回路48に対応する。ここで、各部信号波形を図
14(A),(B)に示す。なお、センスノードSN、
センスアンプ46出力S/AOUT、ビット線BLそれ
ぞれについてデータが1の場合を実線、データが0の場
合を破線で示す。データの読み出しはコラム選択信号C
OL0〜COL15のうちの1つをハイレベルにしてビ
ット線1本を選択して行う。図14(B)に示すタイミ
ング〜の動作を説明する。The transistors MT0 to MT15 and the transistor MT20 form a two-stage charge transfer preamplifier and correspond to the preamplifier 44, and the transistors MP1, MP2 and MT20 correspond to the precharge circuit 5
0, and the transistor MT20 corresponds to the precharge control circuit 48. Here, the signal waveforms of the respective parts are shown in FIGS. Note that the sense nodes SN,
The case where the data is 1 for each of the output S / AOUT and the bit line BL of the sense amplifier 46 is indicated by a solid line, and the case of the data 0 is indicated by a broken line. The data is read by the column selection signal C
This operation is performed by setting one of OL0 to COL15 to a high level and selecting one bit line. The operation of the timing 1 to the timing shown in FIG.
【0033】初期状態。リセット信号RSTがハイレ
ベルなのでリセットされており、ビット線BL,センス
ノードSN,SN2がローレベル、センスアンプ出力S
/AOUTがハイレベルとなっている。 リセットを解除、プリチャージ信号PUをローレベル
に、ワード線WLをハイレベルにすると、ビット線B
L,センスノードSN,SN2のプリチャージが開始さ
れる。Initial state. Since the reset signal RST is at a high level, it has been reset, the bit line BL and the sense nodes SN and SN2 are at a low level, and the sense amplifier output S
/ AOUT is at a high level. When reset is released and the precharge signal PU is set to low level and the word line WL is set to high level, the bit line B
L, the precharge of the sense nodes SN and SN2 is started.
【0034】センスノードSNの電位の上昇により、
対応するトランジスタMTiのゲートーソース電圧が下
がり、コンダクタンスの低い状態となって、センスノー
ドSN,SN2の電位がビット線BL電位に対し上昇し
始める。ここでも、データ1のときのセンスノードS
N,SN2電位の上昇が顕著で、データ0のときはあま
り上がらない。With the rise of the potential of the sense node SN,
The gate-source voltage of the corresponding transistor MTi decreases, the conductance becomes low, and the potentials of the sense nodes SN and SN2 begin to rise with respect to the bit line BL potential. Here, too, sense node S for data 1
The N and SN2 potentials rise remarkably, and do not increase much when data is zero.
【0035】センスノードSN電位の上昇により、n
MOSトランジスタMT20のゲート・ソース間電圧が
下がり、コンダクタンスが低くなって、SN2の電位が
センスノードSN電位に対し急上昇し始める。データ1
のときのSN2電位の上昇が顕著で、データ0のときは
あまり上がらない。,より、データが0か1かでS
N2電位の差が大きく開くようになる。As the potential of the sense node SN rises, n
The gate-source voltage of the MOS transistor MT20 decreases, the conductance decreases, and the potential of SN2 starts to rise sharply with respect to the potential of the sense node SN. Data 1
In the case of (1), the potential of SN2 rises remarkably. , From which the data is 0 or 1
The difference between the N2 potentials greatly increases.
【0036】データ1でのセンスノードSN2電位が
センスアンプ46の閾値を越えると、センスアンプ出力
S/AOUTがハイレベルからローレベルに反転する。
データ0でのセンスノードSN2電位はセンスアンプ4
6の閾値を越えないように設計してあるので、センスア
ンプ出力S/AOUTは反転しない。これよりセンスア
ンプ出力S/AOUTの値が確定する。When the potential of the sense node SN2 in the data 1 exceeds the threshold value of the sense amplifier 46, the sense amplifier output S / AOUT is inverted from a high level to a low level.
The potential of the sense node SN2 at data 0 is equal to the potential of the sense amplifier 4
Since the design is made so as not to exceed the threshold value of 6, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.
【0037】プリチャージ信号PUをハイレベルに、
ワード線WLをローレベルにし、リセット信号RSTを
ハイレベルにしてリセットをかける。これにより、チャ
ージトランスファプリアンプ2段で増幅し、低電源電圧
下でのR0Mセルのデータの高速読み出しが可能とな
る。また、図15に示すようにチャージトランスファプ
リアンプを3段以上の多段構成にすることも考えられ
る。ここでは、センスノードSNは、プルアップ信号P
Uで駆動されるPチャネルMOSトランジスタMP1を
介して電源VCCに接続されると共に、プルアップ信号
PUで駆動されるPチャネルMOSトランジスタMP2
と、電源VCCで駆動されるNチャネルMOSトランジ
スタMT20との縦型接続回路を介して電源VCCに接
続されている。When the precharge signal PU is set to a high level,
The word line WL is set to a low level, and the reset signal RST is set to a high level to perform reset. As a result, the data is amplified by the two stages of the charge transfer preamplifier, and the data of the R0M cell can be read at a high speed under a low power supply voltage. Further, as shown in FIG. 15, the charge transfer preamplifier may have a multi-stage configuration of three or more stages. Here, the sense node SN is connected to the pull-up signal P
U is connected to a power supply VCC via a P-channel MOS transistor MP1 driven by U, and a P-channel MOS transistor MP2 driven by a pull-up signal PU.
And an N-channel MOS transistor MT20 driven by the power supply VCC, and connected to the power supply VCC via a vertical connection circuit.
【0038】さらに、センスノードSN2は、プルアッ
プ信号PUで駆動されるPチャネルMOSトランジスタ
MP3と、電源VCCで駆動されるNチャネルMOSト
ランジスタMT30との縦型接続回路を介して電源VC
Cに接続されている。トランジスタMP3とトランジス
タMT30との接続点であるセンスノードSN3がセン
スアンプ46の入力端子に接続されている。Further, the sense node SN2 is connected to a power supply VC via a vertical connection circuit of a P-channel MOS transistor MP3 driven by a pull-up signal PU and an N-channel MOS transistor MT30 driven by a power supply VCC.
It is connected to C. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to an input terminal of the sense amplifier 46.
【0039】上記のトランジスタMT0〜MT15とト
ランジスタMT20とトランジスタMT30が3段構成
のチャージトランスファプリアンプを形成してプリアン
プ44に対応し、トランジスタMP1,MP2,MT2
0,MT30がプリチャージ回路50に対応し、また、
トランジスタMT20,MT30がプリチャージ制御回
路48に対応する。The transistors MT0 to MT15, the transistor MT20, and the transistor MT30 form a three-stage charge transfer preamplifier and correspond to the preamplifier 44. The transistors MP1, MP2, and MT2
0, MT30 correspond to the precharge circuit 50,
The transistors MT20 and MT30 correspond to the precharge control circuit 48.
【0040】図16は本発明装置であるマスクROMの
センス回路部分の第3実施例の回路図、図17(A),
(B),(C)はその動作説明用の信号波形図を示す。
この図は16コラム選択の場合を示している。図16に
おいて、ビット線BL0〜BL15それぞれには、リセ
ット信号RSTで駆動されるリセット用NチャネルMO
SトランジスタMR0〜MR15を介して電源VSSに
が接続されると共に、コラム選択回路兼チャージトラン
スファプリアンプを形成するNチャネルMOSトランジ
スタMT0〜MT15を介してセンスノードSNに接続
されている。FIG. 16 is a circuit diagram of a third embodiment of the sense circuit portion of the mask ROM according to the present invention.
(B) and (C) show signal waveform diagrams for explaining the operation.
This figure shows a case where 16 columns are selected. In FIG. 16, each of bit lines BL0 to BL15 has a reset N-channel MO driven by a reset signal RST.
The power supply VSS is connected via the S transistors MR0 to MR15, and is connected to the sense node SN via N channel MOS transistors MT0 to MT15 forming a column selection circuit and a charge transfer preamplifier.
【0041】センスノードSNは、プルアップ信号PU
で駆動されるPチャネルMOSトランジスタMP1と、
インバータセンスアンプ47出力XSN2で駆動される
NチャネルMOSトランジスタMN1との縦型接続回路
を介して電源VCCに接続されると共に、プルアップ信
号PUで駆動されるPチャネルMOSトランジスタMP
2と、インバータセンスアンプ47出力XSN2で駆動
されるNチャネルMOSトランジスタMN21との縦型
接続回路を介して電源VCCに接続されている。トラン
ジスタMP2とトランジスタMN21と接続点であるセ
ンスノードSN2がインバータセンスアンプ47の入力
端子に接続され、上記のトランジスタMP1,MP2,
MN1,MN21,インバータセンスアンプ47がプリ
チャージ制御系を構成している。The sense node SN has a pull-up signal PU
A P-channel MOS transistor MP1 driven by
Inverter sense amplifier 47 is connected to power supply VCC via a vertical connection circuit with N-channel MOS transistor MN1 driven by output XSN2, and is also connected to P-channel MOS transistor MP driven by pull-up signal PU.
2 and an N-channel MOS transistor MN21 driven by the output XSN2 of the inverter sense amplifier 47 are connected to the power supply VCC via a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MN21, is connected to the input terminal of the inverter sense amplifier 47, and the transistors MP1, MP2,
MN1, MN21 and the inverter sense amplifier 47 constitute a precharge control system.
【0042】さらに、センスノードSNは、第2プルア
ップ信号PU2で駆動されるNチャネルMOSトランジ
スタMN22を介してセンスノードSN2に接続される
と共に、第2プルアップ信号PU2で駆動されるPチャ
ネルMOSトランジスタMP3と、電源VCCで駆動さ
れるNチャネルMOSトランジスタMT30との縦型接
続回路を介して電源VCCに接続されている。トランジ
スタMP3とトランジスタMT30との接続点であるセ
ンスノードSN3がセンスアンプ46の入力端子に接続
され、上記のトランジスタMP3,MT30,センスア
ンプ46がデータ出力系を構成している。Further, the sense node SN is connected to the sense node SN2 via an N-channel MOS transistor MN22 driven by the second pull-up signal PU2, and is a P-channel MOS transistor driven by the second pull-up signal PU2. The transistor MP3 is connected to the power supply VCC via a vertical connection circuit of an N-channel MOS transistor MT30 driven by the power supply VCC. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to the input terminal of the sense amplifier 46, and the transistors MP3, MT30 and the sense amplifier 46 constitute a data output system.
【0043】上記のトランジスタMT0〜MT15とト
ランジスタMT30が2段構成のチャージトランスファ
プリアンプを形成してプリアンプ44に対応し、トラン
ジスタMP1,MP2,MP3,MN1,MN21がプ
リチャージ回路50に対応し、また、インバータセンス
アンプ47及びトランジスタMT30,MN22がプリ
チャージ制御回路48に対応する。The transistors MT0 to MT15 and the transistor MT30 form a two-stage charge transfer preamplifier and correspond to the preamplifier 44. The transistors MP1, MP2, MP3, MN1 and MN21 correspond to the precharge circuit 50. , The inverter sense amplifier 47 and the transistors MT30 and MN22 correspond to the precharge control circuit 48.
【0044】ここで、各部信号波形を図17(A),
(B),(C)に示す。なお、センスノードSN、セン
スアンプ46出力S/AOUT、ビット線BLそれぞれ
についてデータが1の場合を実線、データが0の場合を
破線で示す。データの読み出しはコラム選択信号COL
0〜COL15のうちの1つをハイレベルにしてビット
線1本を選択して行う。図14(B),(C)のプリチ
ャージ制御系及びデータ出力系の波形図に示すタイミン
グ〜の動作を説明する。Here, the signal waveform of each part is shown in FIG.
(B) and (C) show. It should be noted that, for each of the sense node SN, the output S / AOUT of the sense amplifier 46, and the bit line BL, the case where the data is 1 is indicated by a solid line, and the case where the data is 0 is indicated by a broken line. The data is read by the column selection signal COL.
This operation is performed by setting one of 0 to COL15 to a high level to select one bit line. Operations from timings 1 to 3 shown in the waveform diagrams of the precharge control system and the data output system in FIGS. 14B and 14C will be described.
【0045】初期状態。リセット信号RSTがハイレ
ベルなのでリセットされており、ビット線BL,センス
ノードSN,SN2,SN3がローレベル、インバータ
センスアンプ47出力XSN2,センスアンプ出力S/
AOUTがハイレベルとなっている。 リセットを解除、プリチャージ信号PUをローレベル
に、ワード線WLをハイレベルにすると、トランジスタ
MP1,MP2がオンしてビット線BL,センスノード
SN,SN2,SN3のプリチャージが開始される。ト
ランジスタMP1の電流駆動能力をROMセルより十分
大きく設計すると、ROMセルのデータが0,1に拘わ
らず図17(B)に示すように急速にプリチャージされ
る。Initial state. Since the reset signal RST is at a high level, it is reset, the bit line BL, the sense nodes SN, SN2, and SN3 are at a low level, the output XSN2 of the inverter sense amplifier 47, and the output S /
AOUT is at a high level. When the reset is released, the precharge signal PU is set to the low level, and the word line WL is set to the high level, the transistors MP1 and MP2 are turned on, and the precharge of the bit line BL and the sense nodes SN, SN2, and SN3 is started. If the current driving capability of the transistor MP1 is designed to be sufficiently larger than that of the ROM cell, the data of the ROM cell is rapidly precharged as shown in FIG.
【0046】センスノードSN2の電位が上昇してイ
ンバータセンスアンプ47の閾値を越えると、インバー
タセンスアンプ47出力XSN2がハイレベルからロー
レベルに反転し、トランジスタMN1,MN21がオフ
となる。このため、トランジスタMP2,MN22の経
路だけでプリチャージを続けることになる。トランジス
タMP2の電流駆動能力をROMセルより小さく設計す
ると、データ0のときのビット線BL,センスノードS
Nの電位が下がり始める。When the potential of the sense node SN2 rises and exceeds the threshold value of the inverter sense amplifier 47, the output XSN2 of the inverter sense amplifier 47 is inverted from the high level to the low level, and the transistors MN1 and MN21 are turned off. For this reason, the precharge is continued only through the paths of the transistors MP2 and MN22. If the current driving capability of the transistor MP2 is designed to be smaller than that of the ROM cell, the bit line BL and the sense node S for data 0 are set.
The potential of N starts to drop.
【0047】プリチャージ信号PU2をローレベルに
すると、トランジスタMP3がオンしてセンスノードS
N3のプリチャージが始まる。一方では、トランジスタ
MN22がオフとなるので、他のプリチャージ経路はす
べてオフとなる。の時点でデータ0,1それぞれでの
センスノードSN電位に差ができており、チャージトラ
ンスフアゲートのトランジスタMT30のコンダクタン
スにも差ができるので、センスノードSN3電位はデー
タ1のとき急上昇するが、データ0のときはあまり上が
らず、データが0か1かでセンスノードSN3電位の差
が大きく開くようになる。When the precharge signal PU2 goes low, the transistor MP3 turns on and the sense node S
Precharging of N3 starts. On the other hand, since the transistor MN22 is turned off, all other precharge paths are turned off. At the point of time, there is a difference in the potential of the sense node SN for each of the data 0 and 1, and the conductance of the transistor MT30 of the charge transfer gate is also different. Therefore, the potential of the sense node SN3 rises sharply when the data is 1, When it is 0, it does not rise so much, and the difference between the potentials of the sense node SN3 greatly increases depending on whether the data is 0 or 1.
【0048】データ1でのセンスノードSN3電位が
センスアンプ46の閾値を越えると、センスアンプ出力
S/AOUTがハイレベルからローレベルに反転する。
データ0でのセンスノードSN3電位はセンスアンプ4
6の閾値を越えないように設計してあるので、センスア
ンプ出力S/AOUTは反転しない。これよりセンスア
ンプ出力S/AOUTの値が確定する。When the potential of the sense node SN3 at data 1 exceeds the threshold value of the sense amplifier 46, the output S / AOUT of the sense amplifier is inverted from the high level to the low level.
The potential of sense node SN3 at data 0 is equal to that of sense amplifier 4
Since the design is made so as not to exceed the threshold value of 6, the sense amplifier output S / AOUT is not inverted. Thus, the value of the sense amplifier output S / AOUT is determined.
【0049】プリチャージ信号PU,PU2をハイレ
ベルに、ワード線WLをローレベルにし、リセット信号
RSTをハイレベルにしてリセットをかける。このよう
にして、センス回路内の電位(センスノードSN2)を
モニタしてプリチャージを制御することにより、低電源
電圧下でのROMデータの高速読み出しが可能となる。The reset is performed by setting the precharge signals PU and PU2 to high level, setting the word line WL to low level, and setting the reset signal RST to high level. In this way, by monitoring the potential (sense node SN2) in the sense circuit and controlling the precharge, high-speed reading of ROM data under a low power supply voltage becomes possible.
【0050】図18は本発明装置であるマスクROMの
センス回路部分の第4実施例の回路図を示す。この図は
16コラム選択の場合を示している。図18において、
ビット線BL0〜BL15それぞれには、リセット信号
RSTで駆動されるリセット用NチャネルMOSトラン
ジスタMR0〜MR15を介して電源VSSにが接続さ
れると共に、コラム選択回路兼チャージトランスファプ
リアンプを形成するNチャネルMOSトランジスタMT
0〜MT15を介してセンスノードSNに接続されてい
る。FIG. 18 is a circuit diagram of a fourth embodiment of the sense circuit portion of the mask ROM according to the present invention. This figure shows a case where 16 columns are selected. In FIG.
Each of the bit lines BL0 to BL15 is connected to a power supply VSS via a reset N-channel MOS transistor MR0 to MR15 driven by a reset signal RST, and an N-channel MOS forming a column selection circuit and a charge transfer preamplifier. Transistor MT
It is connected to the sense node SN via 0 to MT15.
【0051】センスノードSNは、プルアップ信号PU
で駆動されるPチャネルMOSトランジスタMP1と、
インバータセンスアンプ47出力XSN2で駆動される
NチャネルMOSトランジスタMN1との縦型接続回路
を介して電源VCCに接続されると共に、プルアップ信
号PUで駆動されるPチャネルMOSトランジスタMP
2と、インバータセンスアンプ47出力XSN2で駆動
されるNチャネルMOSトランジスタMN21との縦型
接続回路を介して電源VCCに接続されている。トラン
ジスタMP2とトランジスタMN21と接続点であるセ
ンスノードSN2がインバータセンスアンプ47の入力
端子に接続され、上記のトランジスタMP1,MP2,
MN1,MN21,インバータセンスアンプ47がプリ
チャージ制御系を構成している。The sense node SN has a pull-up signal PU
A P-channel MOS transistor MP1 driven by
Inverter sense amplifier 47 is connected to power supply VCC via a vertical connection circuit with N-channel MOS transistor MN1 driven by output XSN2, and is also connected to P-channel MOS transistor MP driven by pull-up signal PU.
2 and an N-channel MOS transistor MN21 driven by the output XSN2 of the inverter sense amplifier 47 are connected to the power supply VCC via a vertical connection circuit. A sense node SN2, which is a connection point between the transistor MP2 and the transistor MN21, is connected to the input terminal of the inverter sense amplifier 47, and the transistors MP1, MP2,
MN1, MN21 and the inverter sense amplifier 47 constitute a precharge control system.
【0052】さらに、センスノードSNは、第2プルア
ップ信号PU2で駆動されるNチャネルMOSトランジ
スタMN22を介してセンスノードSN2に接続される
と共に、第2プルアップ信号PU2で駆動されるPチャ
ネルMOSトランジスタMP3と、電源VCCでで駆動
されるNチャネルMOSトランジスタMT30との縦型
接続回路を介して電源VCCに接続されている。トラン
ジスタMP3とトランジスタMT30との接続点である
センスノードSN3がセンスアンプ46の入力端子に接
続され、上記のトランジスタMP3,MT30,センス
アンプ46がデータ出力系を構成している。Further, the sense node SN is connected to the sense node SN2 via an N-channel MOS transistor MN22 driven by a second pull-up signal PU2, and is a P-channel MOS transistor driven by a second pull-up signal PU2. The transistor MP3 is connected to a power supply VCC via a vertical connection circuit of an N-channel MOS transistor MT30 driven by the power supply VCC. A sense node SN3, which is a connection point between the transistor MP3 and the transistor MT30, is connected to the input terminal of the sense amplifier 46, and the transistors MP3, MT30 and the sense amplifier 46 constitute a data output system.
【0053】また、センスノードSNは、ゲートをセン
スノードSN2に接続されたNチャネルMOSトランジ
スタMD1と、インバータセンスアンプ47出力XSN
2で駆動されるNチャネルMOSトランジスタMD2と
の縦型接続回路を介して電源VSSに接続されている。
上記のトランジスタMT0〜MT15とトランジスタM
T30が2段構成のチャージトランスファプリアンプを
形成してプリアンプ44に対応し、トランジスタMP
1,MP2,MP3,MN1,MN21がプリチャージ
回路50に対応し、また、インバータセンスアンプ47
及びトランジスタMT30,MN22がプリチャージ制
御回路48に対応し、NチャネルMOSトランジスタM
D1,MD2が電位引き下げ回路52に対応する。The sense node SN includes an N-channel MOS transistor MD1 having a gate connected to the sense node SN2, and an output XSN of the inverter sense amplifier 47.
2 is connected to a power supply VSS via a vertical connection circuit with an N-channel MOS transistor MD2 driven by the power supply VSS.
The transistors MT0 to MT15 and the transistor M
T30 forms a two-stage charge transfer preamplifier and corresponds to the preamplifier 44, and the transistor MP
1, MP2, MP3, MN1, and MN21 correspond to the precharge circuit 50, and the inverter sense amplifier 47
And transistors MT30 and MN22 correspond to precharge control circuit 48, and N-channel MOS transistor M
D1 and MD2 correspond to the potential lowering circuit 52.
【0054】図16の実施例では、プルアップ信号PU
2をハイレベルからローレベルにした直後において、プ
ログラムデータによってはビット線容量が小さくなり、
データ0でのセンスノードSN3電位が高くなり、セン
スアンプ46の閾値を越えて誤動作してしまう場合があ
る。これは、セルのデータが0のときコンタクトを介し
てビット線にセルトランジスタの拡散容量がかかるた
め、ビット線当たりのデータが0を持つセルの数が少な
いとビット線容量が小さくなり、短い時間で充電可能と
なる。In the embodiment of FIG. 16, the pull-up signal PU
Immediately after the level 2 is changed from the high level to the low level, the bit line capacity decreases depending on the program data,
There is a case where the potential of the sense node SN3 at the data 0 becomes high and exceeds the threshold value of the sense amplifier 46 to cause a malfunction. This is because the diffusion capacity of the cell transistor is applied to the bit line via the contact when the data of the cell is 0, so that if the number of cells having the data of 0 per bit line is small, the bit line capacity becomes small, and the time required It becomes rechargeable.
【0055】ここで、図17(B),(C)の〜の
時点で、センスノードSNやセンスノードSN3の電位
を一定期間引き下げる回路を追加すると、データ0での
センスノードSN3電位がセンスアンプ46の閾値を越
えにくくなり、センス回路の信頼性の向上をもたらす。
つまり、電位引き下げ回路52をオンにすると、ビット
線容量の小さい方が急速に電位が下がるのでビット線容
量が変動したときの充電電位のばらつきを小さくし、誤
動作を減らすことができる。At this time, if a circuit for lowering the potential of the sense node SN or the sense node SN3 for a certain period is added at the time points (1) to (3) in FIGS. It becomes difficult to exceed the threshold value of 46, and the reliability of the sense circuit is improved.
That is, when the potential lowering circuit 52 is turned on, the smaller the bit line capacitance is, the faster the potential drops, so that the variation in the charging potential when the bit line capacitance fluctuates can be reduced, and malfunctions can be reduced.
【0056】図18に示す回路の初期状態では、センス
ノードSN2がローレベル、インバータセンスアンプ4
7出力XSN2がハイレベルなので、トランジスタMD
1がオフ、トランジスタMD2がオンの状態で、センス
ノードSNと電源VSS間は導通していない。プリチャ
ージによりセンスノードSN2がハイレベルになると、
インバータセンスアンプ47により出力XSN2がロー
レベル反転するので、トランジスタMD1がオン、トラ
ンジスタMD2がオフの状態に変わるが、インバータセ
ンスアンプ47での遅延時間の分だけトランジスタMD
2のオフがトランジスタMD1のオンより遅くなり、一
瞬だけセンスノードSNと電源VSS間が導通し、セン
スノードSN電位を引き下げる。これにより、プログラ
ムデータによりビット線容量が変動したときのセンス回
路の娯動作が少なくなり、信頼性が向上する。In the initial state of the circuit shown in FIG. 18, the sense node SN2 is at a low level and the inverter sense amplifier 4
Since the 7-output XSN2 is high level, the transistor MD
1 is off and the transistor MD2 is on, and the sense node SN and the power supply VSS are not conducting. When the sense node SN2 goes high due to precharge,
The output XSN2 is inverted to low level by the inverter sense amplifier 47, so that the transistor MD1 is turned on and the transistor MD2 is turned off, but the transistor MD1 is turned off by the delay time in the inverter sense amplifier 47.
2 is later than the on state of the transistor MD1, the conduction between the sense node SN and the power supply VSS is momentarily performed, and the potential of the sense node SN is lowered. Thereby, the entertainment operation of the sense circuit when the bit line capacity fluctuates due to the program data is reduced, and the reliability is improved.
【0057】なお、半導体集積回路の製造方法によって
は、複数種の閾値を用いる場合がある。この場合、上記
の実施例の回路を構成するトランジスタのいずれにどの
閾値を適用するかについては適宜判断して用いればよ
い。Note that, depending on the method of manufacturing the semiconductor integrated circuit, a plurality of types of thresholds may be used. In this case, which threshold value is applied to which of the transistors constituting the circuit of the above embodiment may be appropriately determined and used.
【0058】[0058]
【発明の効果】上述の如く、請求項1に記載の発明は、
マスクROMのROMセルを構成するトランジスタのゲ
ート及びワード線を兼ねる配線を、互いに隣接するビッ
ト線の間で分岐して前記ビット線と平行に延在させると
共に、この配線の延在部の一部をゲートとして前記隣接
するビット線それぞれのセル拡散層と連続させる。As described above, the first aspect of the present invention provides
A wiring serving also as a gate and a word line of a transistor constituting a ROM cell of a mask ROM is branched between bit lines adjacent to each other to extend in parallel with the bit line, and a part of an extending portion of the wiring is provided. Is used as a gate to connect with the cell diffusion layer of each of the adjacent bit lines.
【0059】このように、ゲート及びワード線を兼ねる
配線をビット線の間で分岐してビット線と平行に延在さ
せ、この配線の延在部の一部をゲートとして隣接するビ
ット線のセル拡散層と連続させることにより、セル面積
の増大を抑えながらROMセルのトランジスタの実効ゲ
ート長を増加することができ、このトランジスタの駆動
能力を増大することができる。As described above, the wiring serving as the gate and the word line is branched between the bit lines and extended in parallel with the bit line. By connecting to the diffusion layer, the effective gate length of the transistor of the ROM cell can be increased while suppressing an increase in the cell area, and the driving capability of this transistor can be increased.
【0060】請求項2に記載の発明は、ビット線の電位
またはセンスアンプの出力電位に応じてプリチャージ回
路のプリチャージ電流を可変するプリチャージ制御回路
を有する。このように、ビット線の電位またはセンスア
ンプの出力電位に応じてプリチャージ回路のプリチャー
ジ電流を可変するため、まず、ビット線を急速にプリチ
ャージし、電位が上がったところでプリチャージ回路の
一部または全部を停止させると、この時点からROMセ
ルのデータに応じた電位差が急速に大きくなるので、高
速なセンス動作が可能となる。According to a second aspect of the present invention, there is provided a precharge control circuit for varying a precharge current of the precharge circuit according to a potential of a bit line or an output potential of a sense amplifier. As described above, in order to vary the precharge current of the precharge circuit according to the potential of the bit line or the output potential of the sense amplifier, first, the bit line is rapidly precharged. When all or all of the units are stopped, the potential difference corresponding to the data in the ROM cell rapidly increases from this point, so that a high-speed sensing operation can be performed.
【0061】請求項3に記載の発明は、ビット線の電位
を増幅して前記センスアンプに供給するプリアンプを有
する。このように、プリアンプでビット線の電位を増幅
するため、ROMセルのデータに応じた電位差を大きく
することができ、高速なセンス動作が可能となる。請求
項4に記載の発明は、プリチャージ回路の制御により前
記ビット線の電位を低下させる電位引き下げ回路を有す
る。According to a third aspect of the present invention, there is provided a preamplifier for amplifying a potential of a bit line and supplying the amplified voltage to the sense amplifier. As described above, since the potential of the bit line is amplified by the preamplifier, the potential difference corresponding to the data of the ROM cell can be increased, and a high-speed sensing operation can be performed. According to a fourth aspect of the present invention, there is provided a potential lowering circuit for lowering the potential of the bit line by controlling a precharge circuit.
【0062】このように、プリチャージ回路の制御によ
りビット線の電位を低下させるため、プログラムデータ
によりビット線容量が変動したときのROMセルのデー
タ0でのセンスアンプの誤動作を防止できる。As described above, since the potential of the bit line is reduced by the control of the precharge circuit, it is possible to prevent the sense amplifier from malfunctioning with the data 0 of the ROM cell when the bit line capacitance fluctuates due to the program data.
【図1】従来装置であるマスクROMのセンス回路部分
の一例の回路図である。FIG. 1 is a circuit diagram of an example of a sense circuit portion of a mask ROM as a conventional device.
【図2】従来装置であるマスクROMのROMセルの一
例の平面レイアウト見取り図である。FIG. 2 is a plan layout drawing of an example of a ROM cell of a mask ROM which is a conventional device.
【図3】従来装置における信号波形図である。FIG. 3 is a signal waveform diagram in a conventional device.
【図4】従来装置における信号波形図である。FIG. 4 is a signal waveform diagram in a conventional device.
【図5】従来装置における信号波形図である。FIG. 5 is a signal waveform diagram in a conventional device.
【図6】本発明装置であるマスクROMのROMセルの
一実施例の平面レイアウト見取り図である。FIG. 6 is a plan layout drawing of one embodiment of a ROM cell of a mask ROM which is the device of the present invention.
【図7】図6の等価回路図である。FIG. 7 is an equivalent circuit diagram of FIG. 6;
【図8】本発明装置であるマスクROMのROMセルの
一実施例の平面レイアウト見取り図である。FIG. 8 is a plan layout drawing of one embodiment of a ROM cell of a mask ROM which is the device of the present invention.
【図9】図8の等価回路図である。9 is an equivalent circuit diagram of FIG.
【図10】本発明装置であるマスクROMのセンス回路
部分の原理図である。FIG. 10 is a principle diagram of a sense circuit portion of a mask ROM as the device of the present invention.
【図11】本発明装置であるマスクROMのセンス回路
部分の第1実施例の回路図である。FIG. 11 is a circuit diagram of a first embodiment of a sense circuit portion of a mask ROM as the device of the present invention.
【図12】図11の動作説明用の信号波形図である。FIG. 12 is a signal waveform diagram for explaining the operation of FIG. 11;
【図13】本発明装置であるマスクROMのセンス回路
部分の第2実施例の回路図である。FIG. 13 is a circuit diagram of a second embodiment of the sense circuit portion of the mask ROM which is the device of the present invention.
【図14】図13の動作説明用の信号波形図である。14 is a signal waveform diagram for explaining the operation of FIG.
【図15】本発明装置であるマスクROMのセンス回路
部分の第2実施例の変形例の回路図である。FIG. 15 is a circuit diagram of a modified example of the second embodiment of the sense circuit portion of the mask ROM as the device of the present invention.
【図16】本発明装置であるマスクROMのセンス回路
部分の第3実施例の回路図である。FIG. 16 is a circuit diagram of a third embodiment of a sense circuit portion of a mask ROM as the device of the present invention.
【図17】図16の動作説明用の信号波形図である。FIG. 17 is a signal waveform diagram for explaining the operation of FIG. 16;
【図18】本発明装置であるマスクROMのセンス回路
部分の第4実施例の回路図である。FIG. 18 is a circuit diagram of a fourth embodiment of the sense circuit portion of the mask ROM which is the device of the present invention.
26 拡散層 27 拡散層基部 28 突出部 29 ポリシリコンゲート 30 突出部 40 ROMセル 41 ワード線 43 ビット線 44 チャージトランスファプリアンプ 46 センスアンプ(インバータセンスアンプ) 47 インバータセンスアンプ 48 プリチャージ制御回路 50 プリチャージ回路 26 Diffusion layer 27 Diffusion layer base 28 Projection 29 Polysilicon gate 30 Projection 40 ROM cell 41 Word line 43 Bit line 44 Charge transfer preamplifier 46 Sense amplifier (inverter sense amplifier) 47 Inverter sense amplifier 48 Precharge control circuit 50 Precharge circuit
Claims (4)
において、 前記マスクROMのNOR型ROMセルを構成するトラ
ンジスタのゲート及びワード線を兼ねる配線を、互いに
隣接するビット線の間で分岐して前記ビット線と平行に
延在させると共に、この配線の延在部の一部をゲートと
して前記隣接するビット線それぞれのセル拡散層と連続
させることを特徴とする半導体記憶装置。1. A semiconductor memory device in which a mask ROM is formed, wherein a wiring serving also as a gate and a word line of a transistor constituting a NOR type ROM cell of the mask ROM is branched between adjacent bit lines to form the bit. A semiconductor memory device extending in parallel with the line and connecting a part of the extending portion of the wiring to a cell diffusion layer of each of the adjacent bit lines as a gate.
するプリチャージ回路と、 前記ビット線の電位を検出して前記マスクROMのデー
タを読み出すセンスアンプとを有する半導体記憶装置に
おいて、 前記ビット線の電位または前記センスアンプの出力電位
に応じて前記プリチャージ回路のプリチャージ電流を可
変するプリチャージ制御回路を有することを特徴とする
半導体記憶装置。2. A semiconductor memory device comprising: a precharge circuit for precharging a bit line of a mask ROM; and a sense amplifier for detecting a potential of the bit line and reading data of the mask ROM. Alternatively, the semiconductor memory device includes a precharge control circuit that varies a precharge current of the precharge circuit according to an output potential of the sense amplifier.
て、 前記ビット線の電位を増幅して前記センスアンプに供給
するプリアンプを有することを特徴とする半導体記憶装
置。3. The semiconductor memory device according to claim 2, further comprising a preamplifier for amplifying a potential of said bit line and supplying the amplified voltage to said sense amplifier.
において、 前記プリチャージ回路の制御により前記ビット線の電位
を低下させる電位引き下げ回路を有することを特徴とす
る半導体記憶装置。4. The semiconductor memory device according to claim 2, further comprising a potential lowering circuit for lowering the potential of said bit line by controlling said precharge circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37481298A JP2000195286A (en) | 1998-12-28 | 1998-12-28 | Semiconductor memory |
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JP37481298A JP2000195286A (en) | 1998-12-28 | 1998-12-28 | Semiconductor memory |
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ID=18504473
Family Applications (1)
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JP37481298A Pending JP2000195286A (en) | 1998-12-28 | 1998-12-28 | Semiconductor memory |
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Country | Link |
---|---|
JP (1) | JP2000195286A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967866B2 (en) | 2003-04-23 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and semiconductor integrated circuit |
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JP2009151886A (en) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | Semiconductor memory device |
JP2009230827A (en) * | 2008-03-25 | 2009-10-08 | Toshiba Corp | Semiconductor memory device |
-
1998
- 1998-12-28 JP JP37481298A patent/JP2000195286A/en active Pending
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