JPH02172093A - 半導体メモリ駆動方式 - Google Patents
半導体メモリ駆動方式Info
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- JPH02172093A JPH02172093A JP63325783A JP32578388A JPH02172093A JP H02172093 A JPH02172093 A JP H02172093A JP 63325783 A JP63325783 A JP 63325783A JP 32578388 A JP32578388 A JP 32578388A JP H02172093 A JPH02172093 A JP H02172093A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 230000003321 amplification Effects 0.000 abstract description 20
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 20
- 230000007257 malfunction Effects 0.000 abstract description 16
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000006866 deterioration Effects 0.000 abstract description 10
- 229920000638 styrene acrylonitrile Polymers 0.000 description 35
- 238000007599 discharging Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 206010027783 Moaning Diseases 0.000 description 1
- 241000233855 Orchidaceae Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体メモリに関し、特にＤＲＡＭセンス回
路の高Ｓ／Ｎ化を図るのに好適なセンスアンプの駆動方
式に関するものである。
路の高Ｓ／Ｎ化を図るのに好適なセンスアンプの駆動方
式に関するものである。
【従来の技術１
第２図（ａ）は、一般的なりＲＡＭのメモリアレーを示
している。ＸＤＥＣはＸ系のアドレス信号によって複数
のワード線Ｗ。−Ｗ、のうち１本を選択するＸデコーダ
、ＹＤＥＣはＹ系のアドレス信号によってＹ０〜Ｙｎの
うち１本を選択するＹデコーダ、ＭＣはメモリセル、１
，２は対となるデータ線、ＳＡＰはＰＭＯＳトランジス
タ（矢印あり）で構成するＰＭＯＳアンプ、ＳＡＮはＮ
ＭＯＳトランジスタ（矢印なし）で構成するＮＭＯＳア
ンプ、５はＳＡＰの駆動を制御するＰＭＯＳアンプ旺動
回路、６はＳＡＮの駆動を制御するＮＭＯＳアンプ能動
回路、３はＳＡＰの制御配線、４はＳＡＮの制御配線で
ある。 このメモリアレーの動作は次のとおりである。 メモリが待機時、データ線は１／２Ｖｃｃ（Ｖｃｃは電
源電圧）にプリチャージされている。また、配線３，４
も１ ／ ２ Ｖ ｃ ｃとなっている。この後、プリ
チャージ（ｉ号φＰＣを電ｇｔ圧ＶｃｃからＯｖにする
。これにより、データ線は１／２■ｃｃのフローティン
グ状態になる。 次に、ＸデコーダＸＤＥＣによりワード線を選択する。 ここではＷ。が選択されたとする。これにより、メモリ
セルＭＣからメモリセル信号をデータ線に読み出す。こ
の後、配線３を１ ／ ２ Ｖ ｃＣからＶｃｃに、配
ａ４を１ ／ ２ Ｖ ｃ ｃからＯＶにする。これに
より、ＰＭＯＳアンプＳＡＰとＮＭＯＳアンプＳＡＮを
動作させ、データ線に読み出されたメモリセル信号を増
幅する。これにより、対となるデータ線をＶｃｃとＯｖ
にする。この後、ＹデコーダＹＤＥＣによって１対のデ
ータ線を選択し、人出、ｌｌ１０にメモリセル信号を読
出す。 第２図（ｂ）は第２図（ａ）から、１対のデータ線とそ
れに関係するＰＭＯＳアンプＳＡＰ、ＮＭＯＳアンプＳ
ＡＮ、ＰＭＯＳアンプ駆動回路５、ＮＭＯＳアンプ能動
回路６を取り出したものである。 第２図（ｂ）の１，２は対となるデータ線で、これに複
数のメモリセルがつながる。Ｃ１，Ｃ２は上記データ線
１，２の寄生容量である。ＳＡＰはＰＭＯ３ｈＭＯＳト
ランジスタＱｐ２で構成するＰＭＯＳアンプ、ＳＡＮは
ＮＭＯＳＭＯＳトランジスタＱＮＮ２で構成するＮＭＯ
Ｓアンプである。３は上記ＳＡＰの動作開始時刻、動作
速度を制御するＰＭＯＳアンプ駆動回路５につながる制
御配線、４は上記ＳＡＮの動作開始時刻、動作速度を制
御するＮＭＯＳアンプ能動回路につながる制御配線であ
る。βＰ工、βＰ２は上記Ｑ ｐｘ ＋ Ｑ ｐｘのチ
ャネルコンダクタンス、βＩ’ｌｔｐ βＮ２は上記Ｑ
ｓ工ｆＱＮｔのチャネルコンダクタンスである。 データ線１の寄生容ｉｃ工とデータａ２の寄生容量Ｃ２
にアンバランスが生じた場合、センス回路の感度が低下
することについては、アイ・イー・イー・イー、ジェイ
・ソリッド ステイト サーキット、ニス・シー １５
，５．１９８０年、第８４６頁から第８５４頁（ＩＥＥ
Ｅ Ｊ、Ｓｏ １ｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ、５ｃ−Ｉｓ。 ５、ｐｐ８４６−８５４ Ｏｃｔ、１９８０）において
論じられている。 これを、第２図（ｂ）に示すようにＣ工よりＣ２のほう
が大きく、同図（Ｃ）に示すようにβＰｉｔβＰ２より
βＮｔｙ βＮ２が大きい場合を例に、第２図（ｄ）の
動作波形を用いて説明する。 ＳＡＰの動作開始時刻よりＳＡＮの動作開始時刻が早い
一般的なりＲＡＭの場合、データ線１゜２は、ＳＡＰが
動作を開始するまで、ＳＡＮによって両データ線とも放
電される。このときＣ１〈Ｃ２であるため、データ線２
の放電速度よりもデータ１１の放電速度のほうが速くな
る。これにより、データ線１に高電位のメモリセル信号
が読みだされていてもＳＡＮによる増幅の途中でデータ
線１の電位がデータ線２の電位よりも低くなり、誤動作
を起こす場合がある。 このようなりＲＡＭについては、例えば、特願昭５８−
１０５７１０号、および特願昭５８−１５３３０８号明
細書に詳述されている。 ところで、データ線容量のアンバランスが生じてもデー
タ線の充放電速度に差が生じないようなセンス回路とし
て特許筒１２１１１１．７号がある。 しかし、この方法ではメモリセル信号の検出をＮＭＯＳ
アンプのみによって行っているため、ＮＭＯＳアンプ内
の対となる配線の寄生容量にアンバランスが生じると上
記と同様の誤動作を起こす可能性がある。また、このア
ンプではブートストラップ容量を付加しなければならず
、チップ面積の増加が問題となる。 【発明が解決しようとする課題１ 前述のように、従来の技術においては、対となるデータ
線の容量にアンバランスがある場合のセンス回路のＳ／
Ｎの低下については十分な考慮がされておらず、メモリ
セル信号の増幅時に誤動作を生じやすくなる問題があっ
た。 本発明の目的は、対となるデータ線で容量のアンバラン
スを生じても、チップ面積の増加なく。 センス回路のＳ／Ｎの低下を防止する、センス回路の駆
動方式を提供することにある。 【課題を解決するための手段】 上記目的は、第１と第２の端子間の信号電圧を差動増幅
するＰＭＯＳアンプとＮＭＯＳアンプ、該ＰＭＯＳアン
プの動作開始時刻と動作速度を制御する第１の制御回路
、該ＮＭＯＳアンプの動作開始時刻と動作速度を制御す
る第２の制御回路を有する半導体メモリにおいて、上記
ＰＭＯＳアンプを構成するＭＯＳトランジスタと上記Ｎ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比に
応じて、上記ＰＭＯＳアンプとＮＭＯＳアンプの動作開
始時刻と動作速度を制御することにより達成される。
している。ＸＤＥＣはＸ系のアドレス信号によって複数
のワード線Ｗ。−Ｗ、のうち１本を選択するＸデコーダ
、ＹＤＥＣはＹ系のアドレス信号によってＹ０〜Ｙｎの
うち１本を選択するＹデコーダ、ＭＣはメモリセル、１
，２は対となるデータ線、ＳＡＰはＰＭＯＳトランジス
タ（矢印あり）で構成するＰＭＯＳアンプ、ＳＡＮはＮ
ＭＯＳトランジスタ（矢印なし）で構成するＮＭＯＳア
ンプ、５はＳＡＰの駆動を制御するＰＭＯＳアンプ旺動
回路、６はＳＡＮの駆動を制御するＮＭＯＳアンプ能動
回路、３はＳＡＰの制御配線、４はＳＡＮの制御配線で
ある。 このメモリアレーの動作は次のとおりである。 メモリが待機時、データ線は１／２Ｖｃｃ（Ｖｃｃは電
源電圧）にプリチャージされている。また、配線３，４
も１ ／ ２ Ｖ ｃ ｃとなっている。この後、プリ
チャージ（ｉ号φＰＣを電ｇｔ圧ＶｃｃからＯｖにする
。これにより、データ線は１／２■ｃｃのフローティン
グ状態になる。 次に、ＸデコーダＸＤＥＣによりワード線を選択する。 ここではＷ。が選択されたとする。これにより、メモリ
セルＭＣからメモリセル信号をデータ線に読み出す。こ
の後、配線３を１ ／ ２ Ｖ ｃＣからＶｃｃに、配
ａ４を１ ／ ２ Ｖ ｃ ｃからＯＶにする。これに
より、ＰＭＯＳアンプＳＡＰとＮＭＯＳアンプＳＡＮを
動作させ、データ線に読み出されたメモリセル信号を増
幅する。これにより、対となるデータ線をＶｃｃとＯｖ
にする。この後、ＹデコーダＹＤＥＣによって１対のデ
ータ線を選択し、人出、ｌｌ１０にメモリセル信号を読
出す。 第２図（ｂ）は第２図（ａ）から、１対のデータ線とそ
れに関係するＰＭＯＳアンプＳＡＰ、ＮＭＯＳアンプＳ
ＡＮ、ＰＭＯＳアンプ駆動回路５、ＮＭＯＳアンプ能動
回路６を取り出したものである。 第２図（ｂ）の１，２は対となるデータ線で、これに複
数のメモリセルがつながる。Ｃ１，Ｃ２は上記データ線
１，２の寄生容量である。ＳＡＰはＰＭＯ３ｈＭＯＳト
ランジスタＱｐ２で構成するＰＭＯＳアンプ、ＳＡＮは
ＮＭＯＳＭＯＳトランジスタＱＮＮ２で構成するＮＭＯ
Ｓアンプである。３は上記ＳＡＰの動作開始時刻、動作
速度を制御するＰＭＯＳアンプ駆動回路５につながる制
御配線、４は上記ＳＡＮの動作開始時刻、動作速度を制
御するＮＭＯＳアンプ能動回路につながる制御配線であ
る。βＰ工、βＰ２は上記Ｑ ｐｘ ＋ Ｑ ｐｘのチ
ャネルコンダクタンス、βＩ’ｌｔｐ βＮ２は上記Ｑ
ｓ工ｆＱＮｔのチャネルコンダクタンスである。 データ線１の寄生容ｉｃ工とデータａ２の寄生容量Ｃ２
にアンバランスが生じた場合、センス回路の感度が低下
することについては、アイ・イー・イー・イー、ジェイ
・ソリッド ステイト サーキット、ニス・シー １５
，５．１９８０年、第８４６頁から第８５４頁（ＩＥＥ
Ｅ Ｊ、Ｓｏ １ｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ、５ｃ−Ｉｓ。 ５、ｐｐ８４６−８５４ Ｏｃｔ、１９８０）において
論じられている。 これを、第２図（ｂ）に示すようにＣ工よりＣ２のほう
が大きく、同図（Ｃ）に示すようにβＰｉｔβＰ２より
βＮｔｙ βＮ２が大きい場合を例に、第２図（ｄ）の
動作波形を用いて説明する。 ＳＡＰの動作開始時刻よりＳＡＮの動作開始時刻が早い
一般的なりＲＡＭの場合、データ線１゜２は、ＳＡＰが
動作を開始するまで、ＳＡＮによって両データ線とも放
電される。このときＣ１〈Ｃ２であるため、データ線２
の放電速度よりもデータ１１の放電速度のほうが速くな
る。これにより、データ線１に高電位のメモリセル信号
が読みだされていてもＳＡＮによる増幅の途中でデータ
線１の電位がデータ線２の電位よりも低くなり、誤動作
を起こす場合がある。 このようなりＲＡＭについては、例えば、特願昭５８−
１０５７１０号、および特願昭５８−１５３３０８号明
細書に詳述されている。 ところで、データ線容量のアンバランスが生じてもデー
タ線の充放電速度に差が生じないようなセンス回路とし
て特許筒１２１１１１．７号がある。 しかし、この方法ではメモリセル信号の検出をＮＭＯＳ
アンプのみによって行っているため、ＮＭＯＳアンプ内
の対となる配線の寄生容量にアンバランスが生じると上
記と同様の誤動作を起こす可能性がある。また、このア
ンプではブートストラップ容量を付加しなければならず
、チップ面積の増加が問題となる。 【発明が解決しようとする課題１ 前述のように、従来の技術においては、対となるデータ
線の容量にアンバランスがある場合のセンス回路のＳ／
Ｎの低下については十分な考慮がされておらず、メモリ
セル信号の増幅時に誤動作を生じやすくなる問題があっ
た。 本発明の目的は、対となるデータ線で容量のアンバラン
スを生じても、チップ面積の増加なく。 センス回路のＳ／Ｎの低下を防止する、センス回路の駆
動方式を提供することにある。 【課題を解決するための手段】 上記目的は、第１と第２の端子間の信号電圧を差動増幅
するＰＭＯＳアンプとＮＭＯＳアンプ、該ＰＭＯＳアン
プの動作開始時刻と動作速度を制御する第１の制御回路
、該ＮＭＯＳアンプの動作開始時刻と動作速度を制御す
る第２の制御回路を有する半導体メモリにおいて、上記
ＰＭＯＳアンプを構成するＭＯＳトランジスタと上記Ｎ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比に
応じて、上記ＰＭＯＳアンプとＮＭＯＳアンプの動作開
始時刻と動作速度を制御することにより達成される。
【作用］
上記手段により、対となるデータ線の容量にアンバラン
スがあっても、容量の大きいデータ線の充放電電流は大
きく、容量の小さいデータ線の充放電電流は小さくする
ことができるため、対となるデータ線の充放電速度を同
じにできる。したがって、メモリセル信号の増幅時、対
となるデータ線の電位関係が逆になることを防止でき、
誤動作を起こすことがなくなる。上記手段は、ＰＭＯＳ
アンプ群、ＮＭＯＳアンプ群を各々１つの駆動回路によ
って制御するため、チップ面積が増加することもない。 このように本発明では、チップ面積を増加させることな
く、メモリセル信号増幅時のセンス回路の感度劣化を低
減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 【実施例】 以下、本発明の実施例を、図面により詳細に説明する。 第１図は、本発明の第１の実施例を示している。 本実施例のメモリアレーの回路構成は第２図（ａ）に示
すものと同じであるが、ＰＭＯＳアンプとＮＭＯＳアン
プの駆動方法が異なる。 第１図（ａ）に示した条件（βＰ１＝βＰ２＝β〜□＝
βＮｍ）の場合を例として本発明のＰＭＯＳアンプとＮ
ＭＯＳアンプの駆動方法を第２図（ｂ）の回路図ならび
に第１図（ｂ）の動作波形図を用いて説明する。 本実施例では、ＳＡＰの動作開始時刻ｔｐ□とＳＡＮの
動作開始時刻ｔＮｌを同時刻（ｔｐｌ＝ｔｓｌ）にし、
このときのＳＡＰの動作時間（速度） ＬＰ２−ｔｐ、
とＳＡＮの動作時間（速度）ｔＮ、−ｔｓ、を等しくす
る（（ｔｐ２− ｔｐｌ）＝（ｔＮ２ ｔＮよ））。 ｃ ｘ ＜ ｃ ｘでデータ線１に高電位のメモリセル
信号が読みだされた場合を例に説明する。 増幅動作開始直後はデータ線１はＱｐｘによって充電を
、データ線２はＱｓｚによって放電を開始する。このと
き、Ｑｐ□のβＰ１とＱ Ｎ ２のβＮ２が等しく、配
ａ３の電位上昇速度と配線４の電位降下速度が等しいた
め、Ｑｐ□に流れる電流Ｉｐ、とＱＮ２に流れる電流Ｉ
Ｎ２は等しくなる。増幅が進むとＣｔ＜ｃ２であるため
、しだいに、データａ１の充電速度は速くなろうとし、
データａ２の放電速度は遅くなろうとする。 ところが、Ｑｐｌのゲート電位はデータ線２の電位であ
るため、データａ２の電位降下が遅くなる分、Ｉｐ、の
増加は少なく、データ線１の充電速度が速くなろうとす
るのを抑える。一方、ＱＮ、のゲート電位はデータ線１
の電位であるため、データ線１の電位上昇が速くなる分
、ＩＮ、の増加は大きく、データ線２の放電速度が遅く
なろうとするのを抑える。このため、データ線１，２間
に容量のアンバランスがあっても、データ線１の充電速
度とデータ線２の放電速度をほぼ等しくできる。したが
って、従来のように対となるデータ線が共に放電される
ことがなくなり、データ１ｖＩｌ、２の電位関係が反転
し誤動作を起こすことがなくなる。 以上のように、本実施例ではβＰ工＝βＰ２；βＮ工＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時のデータ線充放電速度は同じになり誤動作を起こ
すことがない。 このように本実施例によれば、メモリセル信号増幅時の
センス回路の感度劣化を低減できるため、ＤＲＡＭの高
Ｓ／Ｎ設計が図れる。 第３図は、本発明の第２の実施例を示している。 第３図（ａ）、（ｂ）は、βＰ、＝βｐｚ＜βＮ１＝β
Ｎ２の場合の実施例と動作波形を示している。本実施例
では、ＳＡＰの動作開始時刻ｔｐ１とＳＡＮの動作開始
時刻ｔＮ工を同時刻（ｔｐ１＝ｔＮ□）にし、このとき
のＳＡＰの動作時間（速度）ｔｐ２−ｔｐ工をＳＡＮの
動作時間（速度） ｔ Ｎ２ ｔ、 Ｎｌよりも速く
する（（ｔｐｚ ｔｐｚ）＜（ｔｓｚ−ｔＮ工））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する６増幅動作開始直後は、
データ線１はＱｐ工によって充電を、データ線２はＱＮ
ｚによって放電を開始する。さて、ここでは、Ｑｐ□の
βＰ１よりもＱ１１２のβＮ２のほうが大きいため、Ｑ
ｐ工を流れる電流Ｉｐ工よりもＱＮ２を流れる電流ＩＮ
、のほうが大きい。そこで、配線４の電位降下速度より
も配線３の電位上昇速度を速くすることにより、等価的
にＱ ｐ ｔのβＰ１とＱＮｚのβＮ２を等しくする。 これにより、第１図に示した実施例と同様に、データ線
１，２間に容量のアンバランスがあっても、データ線１
の充電速度とデータ線２の放電速度がほぼ等しくなる６
したがって、データ線１，２の電位関係が反転し誤動作
を起こすことがない。 以上のように１本実施例ではβＰ工＝βＰ２＜βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度をＳＡＮの動作
速度よりも速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第４図は、本発明の第３の実施例を示している。 第４図（ａ）、（ｂ）は、βＮ１＝βＮ２＜βＮ１＝β
Ｎ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｈｐ１をＳＡＮの
動作開始時りＩｔＮ工よりも早＜（ｔｐ工＜ｅｈ、）し
、このときのＳＡＰの動作時間（速度）ｔｐｚ−ｔＰ工
とＳＡＮの動作時間（速度）ｔＮ２−ｔＮ□を等しくす
る（（ｔ Ｐ！ −ｔ ｐｘ）＝ （ｔ ＋１２− ｔ
Ｎ、））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、ＱｐｌのβＰ工よりもＱｓ、のβＮ２のほう
が大きいため、Ｑｐ工に流れる電流Ｉｐ□よりもＱ Ｎ
２に流れる電流ＩＮ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
遅くすることにより、あらかじめ、高電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＰの方で
少し増幅した後、βの大きいＳＡＮで増幅するようにす
る。これにより、データｌｔ１！ｌ、 ２間に容量のア
ンバランスがあっても、データ線１，２の電位関係が反
転し誤動作を起こすことがない。 以上のように、本実施例ではβｐ、＝βｐｚ＜ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻をＳＡＮの動作開
始時刻よりも早くする。これにより、対となるデータ線
間で寄生容量にアンバランスがあっても、メモリセル信
号の増幅時に誤動作を起こすことがない。このように本
実施例によると、メモリセル信号増幅時のセンス回路の
感度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が
図れる。 第５図は、本発明の第４の実施例を示している。 第５図（ａ）、 （ｂ）は、βＰ工＝βｐｚ＞ＱＮよ
＝βＮ２の場合の実施例と動作波形を示している。本実
施例では、ＳＡＰの動作開始時刻ｔｐよとＳＡＮの動作
開始時刻ｔＮ１を同時刻（ｔｐ１＝ｔＮよ）にし、この
ときのＳＡＰの動作時間（速度）ｔｐ２−ｔｐｌよりも
ＳＡＮの動作時間（速度） ｔ Ｎ２ｔ Ｎ１を速くす
る（Ｄｐ２ｔｐ１）＞（ｔＮｚ ｔＮ工））。 Ｃ１＜Ｃ，でデータ線１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 増幅動作開始直後、データ線１はＱ Ｎ１によって放電
を、データ線２はＱｐｚによって充電を開始する。この
とき、 ＱＮ、のβＮ１よりもＱｐｚのβＰ２のほうが
大きいため、ＱＮ、のＩＮ工よりもＱ Ｐ ２のＩｐ、
のほうが大きい。そこで、配線４の電位降下速度を配線
３の電位上昇速度よりも速くし、等価的にＱＮｌのβＮ
□とＱｐ２のβＰ２を等しくする。これにより、第１図
に示した実施例と同様に、データ線１，２間に容量のア
ンバランスがあっても、データ線１の充電速度とデータ
線２の放電速度がほぼ等しくなる。したがって、データ
線１，２の電位関係が反転し誤動作を起こすことがない
。 以上のように、本実施例ではβＰ工＝βＰ２＞ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度よりもＳＡＮの
動作速度を速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第６図は、本発明の第５の実施例を示している。 第６図（ａ）、 （ｂ）は、βｐ、＝βＰ２〉βＮ１
＝βＮ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｔｐ工よりもＳＡ
Ｎの動作開始時刻ｔｓ工を早＜（ｔｐ□＞ｔ＃、）し、
このときのＳＡＰの動作時間（速度）ｔｐ、−ｔＰｌと
ＳＡＮの動作時間（速度） ｔ Ｎ２ ｔ Ｎｔを等
しくする（（ｔｐ２ｔｐ１）＝（ｔｓｚ ｔＮｘ））
。 Ｃ□くＣ２でデータ！１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、Ｑ Ｎ ｘのβＮ１よりもＱｐｚのβＰ２の
ほうが大きいため、ＱＮ工に流れる電流ＩＮ工よりもＱ
Ｐ２に流れる電流Ｉｐ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
早くすることにより、あらかじめ、低電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＮの方で
少し増幅した後、βの大きいＳＡＰで増幅するようにす
る。これにより、データ線１，２間に容量のアンバラン
スがあっても。 データ線１，２の電位関係が反転し誤動作を起こすこと
がない。 以上のように、本実施例ではβＰ工＝βｐｔ＞βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻よりもＳＡＮの動
作開始時刻を早くし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時に誤動作を起こすことがない。このように本実施
例によると、メモリセル信号増幅時のセンス回路の感度
劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れ
る。 第７図は、第１図から第６図に示す駆動回路５゜６の具
体例を示している。 同図（ａ）はＰＭＯＳアンプの駆動回路を示している。 同図で３はＳＡＰ制御配線を示しており、これに多数の
ＳＡＰがつながる。同図（ｂ）はＮＭＯＳアンプの駆動
回路を示している。同図で４はＳＡＮ制御配線を示して
おり、これに多数のＳＡＮがつながる。 第７図（ａ）に示す回路では、信号φＰの入力開始時刻
ｔＰａ ｐ立ち下がり時間しｆおよびトランジスタＱｐ
ｏのチャネルコンダクタンスβＰ０により。 ＰＭＯＳアンプ駆動信号のｔｐ□＋ｔＰＺを制御する。 第７図（ｂ）に示す回路でも、信号φＮの入力開始時刻
ｔ Ｎｏ Ｔ立ち上がり時間ｔｒおよびトランジスタＱ
ＮｏのチャネルコンダクタンスβＮ０により、ＮＭＯＳ
アンプ能動信号のｊ ＮＬ ＋ ｊ Ｎ２を制御する。 これによって、メモリセル信号増幅時のセンス回路の感
度劣化を低減でき、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 また、多数のアンプを１個の駆動回路で制御するので、
面積の増加を抑えることができる。 ［発明の効果１ 以上説明したように、本実施例によれば、対となるデー
タ線で寄生容量にアンバランスがあっても、メモリセル
信号の増幅時にデータ線間の電位関係が逆になり、誤動
作を起こすことがない。したがって、メモリセル信号増
幅時のセンス回路の感度劣化を低減でき、ＤＲＡＭの高
Ｓ／Ｎ設計を図ることが可能となる。 また、本発明は、ＰＭＯＳアンプ群、ＮＭＯＳアンプ群
を各々１つの駆動回路によって制御するため、チップ面
積が増加することもない。
スがあっても、容量の大きいデータ線の充放電電流は大
きく、容量の小さいデータ線の充放電電流は小さくする
ことができるため、対となるデータ線の充放電速度を同
じにできる。したがって、メモリセル信号の増幅時、対
となるデータ線の電位関係が逆になることを防止でき、
誤動作を起こすことがなくなる。上記手段は、ＰＭＯＳ
アンプ群、ＮＭＯＳアンプ群を各々１つの駆動回路によ
って制御するため、チップ面積が増加することもない。 このように本発明では、チップ面積を増加させることな
く、メモリセル信号増幅時のセンス回路の感度劣化を低
減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 【実施例】 以下、本発明の実施例を、図面により詳細に説明する。 第１図は、本発明の第１の実施例を示している。 本実施例のメモリアレーの回路構成は第２図（ａ）に示
すものと同じであるが、ＰＭＯＳアンプとＮＭＯＳアン
プの駆動方法が異なる。 第１図（ａ）に示した条件（βＰ１＝βＰ２＝β〜□＝
βＮｍ）の場合を例として本発明のＰＭＯＳアンプとＮ
ＭＯＳアンプの駆動方法を第２図（ｂ）の回路図ならび
に第１図（ｂ）の動作波形図を用いて説明する。 本実施例では、ＳＡＰの動作開始時刻ｔｐ□とＳＡＮの
動作開始時刻ｔＮｌを同時刻（ｔｐｌ＝ｔｓｌ）にし、
このときのＳＡＰの動作時間（速度） ＬＰ２−ｔｐ、
とＳＡＮの動作時間（速度）ｔＮ、−ｔｓ、を等しくす
る（（ｔｐ２− ｔｐｌ）＝（ｔＮ２ ｔＮよ））。 ｃ ｘ ＜ ｃ ｘでデータ線１に高電位のメモリセル
信号が読みだされた場合を例に説明する。 増幅動作開始直後はデータ線１はＱｐｘによって充電を
、データ線２はＱｓｚによって放電を開始する。このと
き、Ｑｐ□のβＰ１とＱ Ｎ ２のβＮ２が等しく、配
ａ３の電位上昇速度と配線４の電位降下速度が等しいた
め、Ｑｐ□に流れる電流Ｉｐ、とＱＮ２に流れる電流Ｉ
Ｎ２は等しくなる。増幅が進むとＣｔ＜ｃ２であるため
、しだいに、データａ１の充電速度は速くなろうとし、
データａ２の放電速度は遅くなろうとする。 ところが、Ｑｐｌのゲート電位はデータ線２の電位であ
るため、データａ２の電位降下が遅くなる分、Ｉｐ、の
増加は少なく、データ線１の充電速度が速くなろうとす
るのを抑える。一方、ＱＮ、のゲート電位はデータ線１
の電位であるため、データ線１の電位上昇が速くなる分
、ＩＮ、の増加は大きく、データ線２の放電速度が遅く
なろうとするのを抑える。このため、データ線１，２間
に容量のアンバランスがあっても、データ線１の充電速
度とデータ線２の放電速度をほぼ等しくできる。したが
って、従来のように対となるデータ線が共に放電される
ことがなくなり、データ１ｖＩｌ、２の電位関係が反転
し誤動作を起こすことがなくなる。 以上のように、本実施例ではβＰ工＝βＰ２；βＮ工＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時のデータ線充放電速度は同じになり誤動作を起こ
すことがない。 このように本実施例によれば、メモリセル信号増幅時の
センス回路の感度劣化を低減できるため、ＤＲＡＭの高
Ｓ／Ｎ設計が図れる。 第３図は、本発明の第２の実施例を示している。 第３図（ａ）、（ｂ）は、βＰ、＝βｐｚ＜βＮ１＝β
Ｎ２の場合の実施例と動作波形を示している。本実施例
では、ＳＡＰの動作開始時刻ｔｐ１とＳＡＮの動作開始
時刻ｔＮ工を同時刻（ｔｐ１＝ｔＮ□）にし、このとき
のＳＡＰの動作時間（速度）ｔｐ２−ｔｐ工をＳＡＮの
動作時間（速度） ｔ Ｎ２ ｔ、 Ｎｌよりも速く
する（（ｔｐｚ ｔｐｚ）＜（ｔｓｚ−ｔＮ工））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する６増幅動作開始直後は、
データ線１はＱｐ工によって充電を、データ線２はＱＮ
ｚによって放電を開始する。さて、ここでは、Ｑｐ□の
βＰ１よりもＱ１１２のβＮ２のほうが大きいため、Ｑ
ｐ工を流れる電流Ｉｐ工よりもＱＮ２を流れる電流ＩＮ
、のほうが大きい。そこで、配線４の電位降下速度より
も配線３の電位上昇速度を速くすることにより、等価的
にＱ ｐ ｔのβＰ１とＱＮｚのβＮ２を等しくする。 これにより、第１図に示した実施例と同様に、データ線
１，２間に容量のアンバランスがあっても、データ線１
の充電速度とデータ線２の放電速度がほぼ等しくなる６
したがって、データ線１，２の電位関係が反転し誤動作
を起こすことがない。 以上のように１本実施例ではβＰ工＝βＰ２＜βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度をＳＡＮの動作
速度よりも速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第４図は、本発明の第３の実施例を示している。 第４図（ａ）、（ｂ）は、βＮ１＝βＮ２＜βＮ１＝β
Ｎ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｈｐ１をＳＡＮの
動作開始時りＩｔＮ工よりも早＜（ｔｐ工＜ｅｈ、）し
、このときのＳＡＰの動作時間（速度）ｔｐｚ−ｔＰ工
とＳＡＮの動作時間（速度）ｔＮ２−ｔＮ□を等しくす
る（（ｔ Ｐ！ −ｔ ｐｘ）＝ （ｔ ＋１２− ｔ
Ｎ、））。 Ｃ□〈Ｃ２でデータ線１に高電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、ＱｐｌのβＰ工よりもＱｓ、のβＮ２のほう
が大きいため、Ｑｐ工に流れる電流Ｉｐ□よりもＱ Ｎ
２に流れる電流ＩＮ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
遅くすることにより、あらかじめ、高電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＰの方で
少し増幅した後、βの大きいＳＡＮで増幅するようにす
る。これにより、データｌｔ１！ｌ、 ２間に容量のア
ンバランスがあっても、データ線１，２の電位関係が反
転し誤動作を起こすことがない。 以上のように、本実施例ではβｐ、＝βｐｚ＜ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻をＳＡＮの動作開
始時刻よりも早くする。これにより、対となるデータ線
間で寄生容量にアンバランスがあっても、メモリセル信
号の増幅時に誤動作を起こすことがない。このように本
実施例によると、メモリセル信号増幅時のセンス回路の
感度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が
図れる。 第５図は、本発明の第４の実施例を示している。 第５図（ａ）、 （ｂ）は、βＰ工＝βｐｚ＞ＱＮよ
＝βＮ２の場合の実施例と動作波形を示している。本実
施例では、ＳＡＰの動作開始時刻ｔｐよとＳＡＮの動作
開始時刻ｔＮ１を同時刻（ｔｐ１＝ｔＮよ）にし、この
ときのＳＡＰの動作時間（速度）ｔｐ２−ｔｐｌよりも
ＳＡＮの動作時間（速度） ｔ Ｎ２ｔ Ｎ１を速くす
る（Ｄｐ２ｔｐ１）＞（ｔＮｚ ｔＮ工））。 Ｃ１＜Ｃ，でデータ線１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 増幅動作開始直後、データ線１はＱ Ｎ１によって放電
を、データ線２はＱｐｚによって充電を開始する。この
とき、 ＱＮ、のβＮ１よりもＱｐｚのβＰ２のほうが
大きいため、ＱＮ、のＩＮ工よりもＱ Ｐ ２のＩｐ、
のほうが大きい。そこで、配線４の電位降下速度を配線
３の電位上昇速度よりも速くし、等価的にＱＮｌのβＮ
□とＱｐ２のβＰ２を等しくする。これにより、第１図
に示した実施例と同様に、データ線１，２間に容量のア
ンバランスがあっても、データ線１の充電速度とデータ
線２の放電速度がほぼ等しくなる。したがって、データ
線１，２の電位関係が反転し誤動作を起こすことがない
。 以上のように、本実施例ではβＰ工＝βＰ２＞ＱＮよ＝
βＮ２の場合、ＳＡＰの動作開始時刻とＳＡＮの動作開
始時刻を同時刻にし、ＳＡＰの動作速度よりもＳＡＮの
動作速度を速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図
れる。 第６図は、本発明の第５の実施例を示している。 第６図（ａ）、 （ｂ）は、βｐ、＝βＰ２〉βＮ１
＝βＮ２の場合の別の実施例と動作波形を示している。 本実施例では、ＳＡＰの動作開始時刻ｔｐ工よりもＳＡ
Ｎの動作開始時刻ｔｓ工を早＜（ｔｐ□＞ｔ＃、）し、
このときのＳＡＰの動作時間（速度）ｔｐ、−ｔＰｌと
ＳＡＮの動作時間（速度） ｔ Ｎ２ ｔ Ｎｔを等
しくする（（ｔｐ２ｔｐ１）＝（ｔｓｚ ｔＮｘ））
。 Ｃ□くＣ２でデータ！１に低電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、Ｑ Ｎ ｘのβＮ１よりもＱｐｚのβＰ２の
ほうが大きいため、ＱＮ工に流れる電流ＩＮ工よりもＱ
Ｐ２に流れる電流Ｉｐ２のほうが大きい。そこで、配線
４の電位降下開始時刻を配線３の電位上昇開始時刻より
早くすることにより、あらかじめ、低電位のメモリセル
信号をチャネルコンダクタンスβの小さいＳＡＮの方で
少し増幅した後、βの大きいＳＡＰで増幅するようにす
る。これにより、データ線１，２間に容量のアンバラン
スがあっても。 データ線１，２の電位関係が反転し誤動作を起こすこと
がない。 以上のように、本実施例ではβＰ工＝βｐｔ＞βＮ１＝
βＮ２の場合、ＳＡＰの動作開始時刻よりもＳＡＮの動
作開始時刻を早くし、ＳＡＰの動作速度とＳＡＮの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時に誤動作を起こすことがない。このように本実施
例によると、メモリセル信号増幅時のセンス回路の感度
劣化を低減できるため、ＤＲＡＭの高Ｓ／Ｎ設計が図れ
る。 第７図は、第１図から第６図に示す駆動回路５゜６の具
体例を示している。 同図（ａ）はＰＭＯＳアンプの駆動回路を示している。 同図で３はＳＡＰ制御配線を示しており、これに多数の
ＳＡＰがつながる。同図（ｂ）はＮＭＯＳアンプの駆動
回路を示している。同図で４はＳＡＮ制御配線を示して
おり、これに多数のＳＡＮがつながる。 第７図（ａ）に示す回路では、信号φＰの入力開始時刻
ｔＰａ ｐ立ち下がり時間しｆおよびトランジスタＱｐ
ｏのチャネルコンダクタンスβＰ０により。 ＰＭＯＳアンプ駆動信号のｔｐ□＋ｔＰＺを制御する。 第７図（ｂ）に示す回路でも、信号φＮの入力開始時刻
ｔ Ｎｏ Ｔ立ち上がり時間ｔｒおよびトランジスタＱ
ＮｏのチャネルコンダクタンスβＮ０により、ＮＭＯＳ
アンプ能動信号のｊ ＮＬ ＋ ｊ Ｎ２を制御する。 これによって、メモリセル信号増幅時のセンス回路の感
度劣化を低減でき、ＤＲＡＭの高Ｓ／Ｎ設計が図れる。 また、多数のアンプを１個の駆動回路で制御するので、
面積の増加を抑えることができる。 ［発明の効果１ 以上説明したように、本実施例によれば、対となるデー
タ線で寄生容量にアンバランスがあっても、メモリセル
信号の増幅時にデータ線間の電位関係が逆になり、誤動
作を起こすことがない。したがって、メモリセル信号増
幅時のセンス回路の感度劣化を低減でき、ＤＲＡＭの高
Ｓ／Ｎ設計を図ることが可能となる。 また、本発明は、ＰＭＯＳアンプ群、ＮＭＯＳアンプ群
を各々１つの駆動回路によって制御するため、チップ面
積が増加することもない。
第１図は本発明の第１の実施例の制御条件の説明図と動
作波形図、第２図は従来のメモリセルアレーの回路構成
図、制御条件の説明図および動作波形、第３図、第４図
、第５図、第６図は本発明の他の実施例の制御条件の説
明図と動作波形図、第７図は第１図から第６図に示す実
施例の駆動回路の具体例の回路図である。 符号の説明 ＳＡＰ・・・ＰＭＯＳアンプ、ＳＡＮ・・・ＮＭＯＳア
ンプ、３・・・ＳＡＰ制御配線、４・・・ＳＡＮ制御配
線、５・・・ＰＭＯＳアンプ恥動回駆動回路・・ＮＭＯ
Ｓアンプ駆動回路、１，２・・・データ線、Ｃ１，Ｃ，
・・・寄生容量、βｐ１＋ βＰａｌ βＮ□、β〜２
・・・ＭＯＳトランジスタのチャネルコンダクタンス、
Ｖｃｃ・・・電源電圧、Ｖｓｓ・・・接地電圧、ｔｐ□
・・・ＳＡＰ動作開始時刻、ｔＮ□・・・ＳＡＮ動作開
始時刻、ｔｐｚ −ｔＰ□・・ＳＡＰ動作時間（速度）
、ｔＮ２−ｔＮ工・・・ＳＡＮ動作時間（速度） 躬７図ζす （′ｂ） 第 ？ 蘭 第３目 （呻 （υ （Ｃ 第４図 （Ｏ （ル） 茅ダ２ （す Ｃｂ） 第７図（Ｌ） （ｂ）
作波形図、第２図は従来のメモリセルアレーの回路構成
図、制御条件の説明図および動作波形、第３図、第４図
、第５図、第６図は本発明の他の実施例の制御条件の説
明図と動作波形図、第７図は第１図から第６図に示す実
施例の駆動回路の具体例の回路図である。 符号の説明 ＳＡＰ・・・ＰＭＯＳアンプ、ＳＡＮ・・・ＮＭＯＳア
ンプ、３・・・ＳＡＰ制御配線、４・・・ＳＡＮ制御配
線、５・・・ＰＭＯＳアンプ恥動回駆動回路・・ＮＭＯ
Ｓアンプ駆動回路、１，２・・・データ線、Ｃ１，Ｃ，
・・・寄生容量、βｐ１＋ βＰａｌ βＮ□、β〜２
・・・ＭＯＳトランジスタのチャネルコンダクタンス、
Ｖｃｃ・・・電源電圧、Ｖｓｓ・・・接地電圧、ｔｐ□
・・・ＳＡＰ動作開始時刻、ｔＮ□・・・ＳＡＮ動作開
始時刻、ｔｐｚ −ｔＰ□・・ＳＡＰ動作時間（速度）
、ｔＮ２−ｔＮ工・・・ＳＡＮ動作時間（速度） 躬７図ζす （′ｂ） 第 ？ 蘭 第３目 （呻 （υ （Ｃ 第４図 （Ｏ （ル） 茅ダ２ （す Ｃｂ） 第７図（Ｌ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、第１と第２の端子間の信号電圧を差動増幅するＰＭ
ＯＳアンプとＮＭＯＳアンプ、該ＰＭＯＳアンプ群の動
作開始時刻と動作速度を制御する第１の制御回路、該Ｎ
ＭＯＳアンプ群の動作開始時刻と動作速度を制御する第
２の制御回路を有する半導体メモリにおいて、上記ＰＭ
ＯＳアンプを構成するＭＯＳトランジスタと上記ＮＭＯ
Ｓアンプを構成するＭＯＳトランジスタの抵抗比に応じ
て、上記ＰＭＯＳアンプとＮＭＯＳアンプの動作開始時
刻と動作速度を制御することを特徴とする半導体メモリ
駆動方式。 ２、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗が等
しい場合、ＰＭＯＳアンプとＮＭＯＳアンプの動作開始
時刻および動作速度を等しくすることを特徴とする請求
項第１項記載の半導体メモリ駆動方式。 ３、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＰＭＯＳアンプの方が大きい場合、ＮＭＯＳアンプよ
りＰＭＯＳアンプの動作速度を速くすることを特徴とす
る請求項第１項記載の半導体メモリ駆動方式。 ４、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＮＭＯＳアンプの方が大きい場合、ＰＭＯＳアンプよ
りＮＭＯＳアンプの動作速度を速くすることを特徴とす
る請求項第１項記載の半導体メモリ駆動方式。 ５、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＰＭＯＳアンプの方が大きい場合、ＮＭＯＳアンプよ
りＰＭＯＳアンプの動作開始時刻を早くすることを特徴
とする請求項第１項記載の半導体メモリ駆動方式。 ６、ＰＭＯＳアンプを構成するＭＯＳトランジスタとＮ
ＭＯＳアンプを構成するＭＯＳトランジスタの抵抗比が
、ＮＭＯＳアンプの方が大きい場合、ＰＭＯＳアンプよ
りＮＭＯＳアンプの動作開始時刻を早くすることを特徴
とする請求項第１項記載の半導体メモリ駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325783A JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325783A JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172093A true JPH02172093A (ja) | 1990-07-03 |
Family
ID=18180561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325783A Pending JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172093A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033191A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | センス増幅器駆動方式 |
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
| JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-12-26 JP JP63325783A patent/JPH02172093A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033191A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | センス増幅器駆動方式 |
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
| JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
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