JPH02172093A - 半導体メモリ駆動方式 - Google Patents
半導体メモリ駆動方式Info
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- JPH02172093A JPH02172093A JP63325783A JP32578388A JPH02172093A JP H02172093 A JPH02172093 A JP H02172093A JP 63325783 A JP63325783 A JP 63325783A JP 32578388 A JP32578388 A JP 32578388A JP H02172093 A JPH02172093 A JP H02172093A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体メモリに関し、特にDRAMセンス回
路の高S/N化を図るのに好適なセンスアンプの駆動方
式に関するものである。
路の高S/N化を図るのに好適なセンスアンプの駆動方
式に関するものである。
【従来の技術1
第2図(a)は、一般的なりRAMのメモリアレーを示
している。XDECはX系のアドレス信号によって複数
のワード線W。−W、のうち1本を選択するXデコーダ
、YDECはY系のアドレス信号によってY0〜Ynの
うち1本を選択するYデコーダ、MCはメモリセル、1
,2は対となるデータ線、SAPはPMOSトランジス
タ(矢印あり)で構成するPMOSアンプ、SANはN
MOSトランジスタ(矢印なし)で構成するNMOSア
ンプ、5はSAPの駆動を制御するPMOSアンプ旺動
回路、6はSANの駆動を制御するNMOSアンプ能動
回路、3はSAPの制御配線、4はSANの制御配線で
ある。 このメモリアレーの動作は次のとおりである。 メモリが待機時、データ線は1/2Vcc(Vccは電
源電圧)にプリチャージされている。また、配線3,4
も1 / 2 V c cとなっている。この後、プリ
チャージ(i号φPCを電gt圧VccからOvにする
。これにより、データ線は1/2■ccのフローティン
グ状態になる。 次に、XデコーダXDECによりワード線を選択する。 ここではW。が選択されたとする。これにより、メモリ
セルMCからメモリセル信号をデータ線に読み出す。こ
の後、配線3を1 / 2 V cCからVccに、配
a4を1 / 2 V c cからOVにする。これに
より、PMOSアンプSAPとNMOSアンプSANを
動作させ、データ線に読み出されたメモリセル信号を増
幅する。これにより、対となるデータ線をVccとOv
にする。この後、YデコーダYDECによって1対のデ
ータ線を選択し、人出、ll10にメモリセル信号を読
出す。 第2図(b)は第2図(a)から、1対のデータ線とそ
れに関係するPMOSアンプSAP、NMOSアンプS
AN、PMOSアンプ駆動回路5、NMOSアンプ能動
回路6を取り出したものである。 第2図(b)の1,2は対となるデータ線で、これに複
数のメモリセルがつながる。C1,C2は上記データ線
1,2の寄生容量である。SAPはPMO3hMOSト
ランジスタQp2で構成するPMOSアンプ、SANは
NMOSMOSトランジスタQNN2で構成するNMO
Sアンプである。3は上記SAPの動作開始時刻、動作
速度を制御するPMOSアンプ駆動回路5につながる制
御配線、4は上記SANの動作開始時刻、動作速度を制
御するNMOSアンプ能動回路につながる制御配線であ
る。βP工、βP2は上記Q px + Q pxのチ
ャネルコンダクタンス、βI’ltp βN2は上記Q
s工fQNtのチャネルコンダクタンスである。 データ線1の寄生容ic工とデータa2の寄生容量C2
にアンバランスが生じた場合、センス回路の感度が低下
することについては、アイ・イー・イー・イー、ジェイ
・ソリッド ステイト サーキット、ニス・シー 15
,5.1980年、第846頁から第854頁(IEE
E J、So 1id−5tate C1rcui
ts、5c−Is。 5、pp846−854 Oct、1980)において
論じられている。 これを、第2図(b)に示すようにC工よりC2のほう
が大きく、同図(C)に示すようにβPitβP2より
βNty βN2が大きい場合を例に、第2図(d)の
動作波形を用いて説明する。 SAPの動作開始時刻よりSANの動作開始時刻が早い
一般的なりRAMの場合、データ線1゜2は、SAPが
動作を開始するまで、SANによって両データ線とも放
電される。このときC1〈C2であるため、データ線2
の放電速度よりもデータ11の放電速度のほうが速くな
る。これにより、データ線1に高電位のメモリセル信号
が読みだされていてもSANによる増幅の途中でデータ
線1の電位がデータ線2の電位よりも低くなり、誤動作
を起こす場合がある。 このようなりRAMについては、例えば、特願昭58−
105710号、および特願昭58−153308号明
細書に詳述されている。 ところで、データ線容量のアンバランスが生じてもデー
タ線の充放電速度に差が生じないようなセンス回路とし
て特許筒121111.7号がある。 しかし、この方法ではメモリセル信号の検出をNMOS
アンプのみによって行っているため、NMOSアンプ内
の対となる配線の寄生容量にアンバランスが生じると上
記と同様の誤動作を起こす可能性がある。また、このア
ンプではブートストラップ容量を付加しなければならず
、チップ面積の増加が問題となる。 【発明が解決しようとする課題1 前述のように、従来の技術においては、対となるデータ
線の容量にアンバランスがある場合のセンス回路のS/
Nの低下については十分な考慮がされておらず、メモリ
セル信号の増幅時に誤動作を生じやすくなる問題があっ
た。 本発明の目的は、対となるデータ線で容量のアンバラン
スを生じても、チップ面積の増加なく。 センス回路のS/Nの低下を防止する、センス回路の駆
動方式を提供することにある。 【課題を解決するための手段】 上記目的は、第1と第2の端子間の信号電圧を差動増幅
するPMOSアンプとNMOSアンプ、該PMOSアン
プの動作開始時刻と動作速度を制御する第1の制御回路
、該NMOSアンプの動作開始時刻と動作速度を制御す
る第2の制御回路を有する半導体メモリにおいて、上記
PMOSアンプを構成するMOSトランジスタと上記N
MOSアンプを構成するMOSトランジスタの抵抗比に
応じて、上記PMOSアンプとNMOSアンプの動作開
始時刻と動作速度を制御することにより達成される。
している。XDECはX系のアドレス信号によって複数
のワード線W。−W、のうち1本を選択するXデコーダ
、YDECはY系のアドレス信号によってY0〜Ynの
うち1本を選択するYデコーダ、MCはメモリセル、1
,2は対となるデータ線、SAPはPMOSトランジス
タ(矢印あり)で構成するPMOSアンプ、SANはN
MOSトランジスタ(矢印なし)で構成するNMOSア
ンプ、5はSAPの駆動を制御するPMOSアンプ旺動
回路、6はSANの駆動を制御するNMOSアンプ能動
回路、3はSAPの制御配線、4はSANの制御配線で
ある。 このメモリアレーの動作は次のとおりである。 メモリが待機時、データ線は1/2Vcc(Vccは電
源電圧)にプリチャージされている。また、配線3,4
も1 / 2 V c cとなっている。この後、プリ
チャージ(i号φPCを電gt圧VccからOvにする
。これにより、データ線は1/2■ccのフローティン
グ状態になる。 次に、XデコーダXDECによりワード線を選択する。 ここではW。が選択されたとする。これにより、メモリ
セルMCからメモリセル信号をデータ線に読み出す。こ
の後、配線3を1 / 2 V cCからVccに、配
a4を1 / 2 V c cからOVにする。これに
より、PMOSアンプSAPとNMOSアンプSANを
動作させ、データ線に読み出されたメモリセル信号を増
幅する。これにより、対となるデータ線をVccとOv
にする。この後、YデコーダYDECによって1対のデ
ータ線を選択し、人出、ll10にメモリセル信号を読
出す。 第2図(b)は第2図(a)から、1対のデータ線とそ
れに関係するPMOSアンプSAP、NMOSアンプS
AN、PMOSアンプ駆動回路5、NMOSアンプ能動
回路6を取り出したものである。 第2図(b)の1,2は対となるデータ線で、これに複
数のメモリセルがつながる。C1,C2は上記データ線
1,2の寄生容量である。SAPはPMO3hMOSト
ランジスタQp2で構成するPMOSアンプ、SANは
NMOSMOSトランジスタQNN2で構成するNMO
Sアンプである。3は上記SAPの動作開始時刻、動作
速度を制御するPMOSアンプ駆動回路5につながる制
御配線、4は上記SANの動作開始時刻、動作速度を制
御するNMOSアンプ能動回路につながる制御配線であ
る。βP工、βP2は上記Q px + Q pxのチ
ャネルコンダクタンス、βI’ltp βN2は上記Q
s工fQNtのチャネルコンダクタンスである。 データ線1の寄生容ic工とデータa2の寄生容量C2
にアンバランスが生じた場合、センス回路の感度が低下
することについては、アイ・イー・イー・イー、ジェイ
・ソリッド ステイト サーキット、ニス・シー 15
,5.1980年、第846頁から第854頁(IEE
E J、So 1id−5tate C1rcui
ts、5c−Is。 5、pp846−854 Oct、1980)において
論じられている。 これを、第2図(b)に示すようにC工よりC2のほう
が大きく、同図(C)に示すようにβPitβP2より
βNty βN2が大きい場合を例に、第2図(d)の
動作波形を用いて説明する。 SAPの動作開始時刻よりSANの動作開始時刻が早い
一般的なりRAMの場合、データ線1゜2は、SAPが
動作を開始するまで、SANによって両データ線とも放
電される。このときC1〈C2であるため、データ線2
の放電速度よりもデータ11の放電速度のほうが速くな
る。これにより、データ線1に高電位のメモリセル信号
が読みだされていてもSANによる増幅の途中でデータ
線1の電位がデータ線2の電位よりも低くなり、誤動作
を起こす場合がある。 このようなりRAMについては、例えば、特願昭58−
105710号、および特願昭58−153308号明
細書に詳述されている。 ところで、データ線容量のアンバランスが生じてもデー
タ線の充放電速度に差が生じないようなセンス回路とし
て特許筒121111.7号がある。 しかし、この方法ではメモリセル信号の検出をNMOS
アンプのみによって行っているため、NMOSアンプ内
の対となる配線の寄生容量にアンバランスが生じると上
記と同様の誤動作を起こす可能性がある。また、このア
ンプではブートストラップ容量を付加しなければならず
、チップ面積の増加が問題となる。 【発明が解決しようとする課題1 前述のように、従来の技術においては、対となるデータ
線の容量にアンバランスがある場合のセンス回路のS/
Nの低下については十分な考慮がされておらず、メモリ
セル信号の増幅時に誤動作を生じやすくなる問題があっ
た。 本発明の目的は、対となるデータ線で容量のアンバラン
スを生じても、チップ面積の増加なく。 センス回路のS/Nの低下を防止する、センス回路の駆
動方式を提供することにある。 【課題を解決するための手段】 上記目的は、第1と第2の端子間の信号電圧を差動増幅
するPMOSアンプとNMOSアンプ、該PMOSアン
プの動作開始時刻と動作速度を制御する第1の制御回路
、該NMOSアンプの動作開始時刻と動作速度を制御す
る第2の制御回路を有する半導体メモリにおいて、上記
PMOSアンプを構成するMOSトランジスタと上記N
MOSアンプを構成するMOSトランジスタの抵抗比に
応じて、上記PMOSアンプとNMOSアンプの動作開
始時刻と動作速度を制御することにより達成される。
【作用]
上記手段により、対となるデータ線の容量にアンバラン
スがあっても、容量の大きいデータ線の充放電電流は大
きく、容量の小さいデータ線の充放電電流は小さくする
ことができるため、対となるデータ線の充放電速度を同
じにできる。したがって、メモリセル信号の増幅時、対
となるデータ線の電位関係が逆になることを防止でき、
誤動作を起こすことがなくなる。上記手段は、PMOS
アンプ群、NMOSアンプ群を各々1つの駆動回路によ
って制御するため、チップ面積が増加することもない。 このように本発明では、チップ面積を増加させることな
く、メモリセル信号増幅時のセンス回路の感度劣化を低
減できるため、DRAMの高S/N設計が図れる。 【実施例】 以下、本発明の実施例を、図面により詳細に説明する。 第1図は、本発明の第1の実施例を示している。 本実施例のメモリアレーの回路構成は第2図(a)に示
すものと同じであるが、PMOSアンプとNMOSアン
プの駆動方法が異なる。 第1図(a)に示した条件(βP1=βP2=β〜□=
βNm)の場合を例として本発明のPMOSアンプとN
MOSアンプの駆動方法を第2図(b)の回路図ならび
に第1図(b)の動作波形図を用いて説明する。 本実施例では、SAPの動作開始時刻tp□とSANの
動作開始時刻tNlを同時刻(tpl=tsl)にし、
このときのSAPの動作時間(速度) LP2−tp、
とSANの動作時間(速度)tN、−ts、を等しくす
る((tp2− tpl)=(tN2 tNよ))。 c x < c xでデータ線1に高電位のメモリセル
信号が読みだされた場合を例に説明する。 増幅動作開始直後はデータ線1はQpxによって充電を
、データ線2はQszによって放電を開始する。このと
き、Qp□のβP1とQ N 2のβN2が等しく、配
a3の電位上昇速度と配線4の電位降下速度が等しいた
め、Qp□に流れる電流Ip、とQN2に流れる電流I
N2は等しくなる。増幅が進むとCt<c2であるため
、しだいに、データa1の充電速度は速くなろうとし、
データa2の放電速度は遅くなろうとする。 ところが、Qplのゲート電位はデータ線2の電位であ
るため、データa2の電位降下が遅くなる分、Ip、の
増加は少なく、データ線1の充電速度が速くなろうとす
るのを抑える。一方、QN、のゲート電位はデータ線1
の電位であるため、データ線1の電位上昇が速くなる分
、IN、の増加は大きく、データ線2の放電速度が遅く
なろうとするのを抑える。このため、データ線1,2間
に容量のアンバランスがあっても、データ線1の充電速
度とデータ線2の放電速度をほぼ等しくできる。したが
って、従来のように対となるデータ線が共に放電される
ことがなくなり、データ1vIl、2の電位関係が反転
し誤動作を起こすことがなくなる。 以上のように、本実施例ではβP工=βP2;βN工=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度とSANの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時のデータ線充放電速度は同じになり誤動作を起こ
すことがない。 このように本実施例によれば、メモリセル信号増幅時の
センス回路の感度劣化を低減できるため、DRAMの高
S/N設計が図れる。 第3図は、本発明の第2の実施例を示している。 第3図(a)、(b)は、βP、=βpz<βN1=β
N2の場合の実施例と動作波形を示している。本実施例
では、SAPの動作開始時刻tp1とSANの動作開始
時刻tN工を同時刻(tp1=tN□)にし、このとき
のSAPの動作時間(速度)tp2−tp工をSANの
動作時間(速度) t N2 t、 Nlよりも速く
する((tpz tpz)<(tsz−tN工))。 C□〈C2でデータ線1に高電位のメモリセル信号が読
みだされた場合を例に説明する6増幅動作開始直後は、
データ線1はQp工によって充電を、データ線2はQN
zによって放電を開始する。さて、ここでは、Qp□の
βP1よりもQ112のβN2のほうが大きいため、Q
p工を流れる電流Ip工よりもQN2を流れる電流IN
、のほうが大きい。そこで、配線4の電位降下速度より
も配線3の電位上昇速度を速くすることにより、等価的
にQ p tのβP1とQNzのβN2を等しくする。 これにより、第1図に示した実施例と同様に、データ線
1,2間に容量のアンバランスがあっても、データ線1
の充電速度とデータ線2の放電速度がほぼ等しくなる6
したがって、データ線1,2の電位関係が反転し誤動作
を起こすことがない。 以上のように1本実施例ではβP工=βP2<βN1=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度をSANの動作
速度よりも速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、DRAMの高S/N設計が図
れる。 第4図は、本発明の第3の実施例を示している。 第4図(a)、(b)は、βN1=βN2<βN1=β
N2の場合の別の実施例と動作波形を示している。 本実施例では、SAPの動作開始時刻hp1をSANの
動作開始時りItN工よりも早<(tp工<eh、)し
、このときのSAPの動作時間(速度)tpz−tP工
とSANの動作時間(速度)tN2−tN□を等しくす
る((t P! −t px)= (t +12− t
N、))。 C□〈C2でデータ線1に高電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、QplのβP工よりもQs、のβN2のほう
が大きいため、Qp工に流れる電流Ip□よりもQ N
2に流れる電流IN2のほうが大きい。そこで、配線
4の電位降下開始時刻を配線3の電位上昇開始時刻より
遅くすることにより、あらかじめ、高電位のメモリセル
信号をチャネルコンダクタンスβの小さいSAPの方で
少し増幅した後、βの大きいSANで増幅するようにす
る。これにより、データlt1!l、 2間に容量のア
ンバランスがあっても、データ線1,2の電位関係が反
転し誤動作を起こすことがない。 以上のように、本実施例ではβp、=βpz<QNよ=
βN2の場合、SAPの動作開始時刻をSANの動作開
始時刻よりも早くする。これにより、対となるデータ線
間で寄生容量にアンバランスがあっても、メモリセル信
号の増幅時に誤動作を起こすことがない。このように本
実施例によると、メモリセル信号増幅時のセンス回路の
感度劣化を低減できるため、DRAMの高S/N設計が
図れる。 第5図は、本発明の第4の実施例を示している。 第5図(a)、 (b)は、βP工=βpz>QNよ
=βN2の場合の実施例と動作波形を示している。本実
施例では、SAPの動作開始時刻tpよとSANの動作
開始時刻tN1を同時刻(tp1=tNよ)にし、この
ときのSAPの動作時間(速度)tp2−tplよりも
SANの動作時間(速度) t N2t N1を速くす
る(Dp2tp1)>(tNz tN工))。 C1<C,でデータ線1に低電位のメモリセル信号が読
みだされた場合を例に説明する。 増幅動作開始直後、データ線1はQ N1によって放電
を、データ線2はQpzによって充電を開始する。この
とき、 QN、のβN1よりもQpzのβP2のほうが
大きいため、QN、のIN工よりもQ P 2のIp、
のほうが大きい。そこで、配線4の電位降下速度を配線
3の電位上昇速度よりも速くし、等価的にQNlのβN
□とQp2のβP2を等しくする。これにより、第1図
に示した実施例と同様に、データ線1,2間に容量のア
ンバランスがあっても、データ線1の充電速度とデータ
線2の放電速度がほぼ等しくなる。したがって、データ
線1,2の電位関係が反転し誤動作を起こすことがない
。 以上のように、本実施例ではβP工=βP2>QNよ=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度よりもSANの
動作速度を速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、DRAMの高S/N設計が図
れる。 第6図は、本発明の第5の実施例を示している。 第6図(a)、 (b)は、βp、=βP2〉βN1
=βN2の場合の別の実施例と動作波形を示している。 本実施例では、SAPの動作開始時刻tp工よりもSA
Nの動作開始時刻ts工を早<(tp□>t#、)し、
このときのSAPの動作時間(速度)tp、−tPlと
SANの動作時間(速度) t N2 t Ntを等
しくする((tp2tp1)=(tsz tNx))
。 C□くC2でデータ!1に低電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、Q N xのβN1よりもQpzのβP2の
ほうが大きいため、QN工に流れる電流IN工よりもQ
P2に流れる電流Ip2のほうが大きい。そこで、配線
4の電位降下開始時刻を配線3の電位上昇開始時刻より
早くすることにより、あらかじめ、低電位のメモリセル
信号をチャネルコンダクタンスβの小さいSANの方で
少し増幅した後、βの大きいSAPで増幅するようにす
る。これにより、データ線1,2間に容量のアンバラン
スがあっても。 データ線1,2の電位関係が反転し誤動作を起こすこと
がない。 以上のように、本実施例ではβP工=βpt>βN1=
βN2の場合、SAPの動作開始時刻よりもSANの動
作開始時刻を早くし、SAPの動作速度とSANの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時に誤動作を起こすことがない。このように本実施
例によると、メモリセル信号増幅時のセンス回路の感度
劣化を低減できるため、DRAMの高S/N設計が図れ
る。 第7図は、第1図から第6図に示す駆動回路5゜6の具
体例を示している。 同図(a)はPMOSアンプの駆動回路を示している。 同図で3はSAP制御配線を示しており、これに多数の
SAPがつながる。同図(b)はNMOSアンプの駆動
回路を示している。同図で4はSAN制御配線を示して
おり、これに多数のSANがつながる。 第7図(a)に示す回路では、信号φPの入力開始時刻
tPa p立ち下がり時間しfおよびトランジスタQp
oのチャネルコンダクタンスβP0により。 PMOSアンプ駆動信号のtp□+tPZを制御する。 第7図(b)に示す回路でも、信号φNの入力開始時刻
t No T立ち上がり時間trおよびトランジスタQ
NoのチャネルコンダクタンスβN0により、NMOS
アンプ能動信号のj NL + j N2を制御する。 これによって、メモリセル信号増幅時のセンス回路の感
度劣化を低減でき、DRAMの高S/N設計が図れる。 また、多数のアンプを1個の駆動回路で制御するので、
面積の増加を抑えることができる。 [発明の効果1 以上説明したように、本実施例によれば、対となるデー
タ線で寄生容量にアンバランスがあっても、メモリセル
信号の増幅時にデータ線間の電位関係が逆になり、誤動
作を起こすことがない。したがって、メモリセル信号増
幅時のセンス回路の感度劣化を低減でき、DRAMの高
S/N設計を図ることが可能となる。 また、本発明は、PMOSアンプ群、NMOSアンプ群
を各々1つの駆動回路によって制御するため、チップ面
積が増加することもない。
スがあっても、容量の大きいデータ線の充放電電流は大
きく、容量の小さいデータ線の充放電電流は小さくする
ことができるため、対となるデータ線の充放電速度を同
じにできる。したがって、メモリセル信号の増幅時、対
となるデータ線の電位関係が逆になることを防止でき、
誤動作を起こすことがなくなる。上記手段は、PMOS
アンプ群、NMOSアンプ群を各々1つの駆動回路によ
って制御するため、チップ面積が増加することもない。 このように本発明では、チップ面積を増加させることな
く、メモリセル信号増幅時のセンス回路の感度劣化を低
減できるため、DRAMの高S/N設計が図れる。 【実施例】 以下、本発明の実施例を、図面により詳細に説明する。 第1図は、本発明の第1の実施例を示している。 本実施例のメモリアレーの回路構成は第2図(a)に示
すものと同じであるが、PMOSアンプとNMOSアン
プの駆動方法が異なる。 第1図(a)に示した条件(βP1=βP2=β〜□=
βNm)の場合を例として本発明のPMOSアンプとN
MOSアンプの駆動方法を第2図(b)の回路図ならび
に第1図(b)の動作波形図を用いて説明する。 本実施例では、SAPの動作開始時刻tp□とSANの
動作開始時刻tNlを同時刻(tpl=tsl)にし、
このときのSAPの動作時間(速度) LP2−tp、
とSANの動作時間(速度)tN、−ts、を等しくす
る((tp2− tpl)=(tN2 tNよ))。 c x < c xでデータ線1に高電位のメモリセル
信号が読みだされた場合を例に説明する。 増幅動作開始直後はデータ線1はQpxによって充電を
、データ線2はQszによって放電を開始する。このと
き、Qp□のβP1とQ N 2のβN2が等しく、配
a3の電位上昇速度と配線4の電位降下速度が等しいた
め、Qp□に流れる電流Ip、とQN2に流れる電流I
N2は等しくなる。増幅が進むとCt<c2であるため
、しだいに、データa1の充電速度は速くなろうとし、
データa2の放電速度は遅くなろうとする。 ところが、Qplのゲート電位はデータ線2の電位であ
るため、データa2の電位降下が遅くなる分、Ip、の
増加は少なく、データ線1の充電速度が速くなろうとす
るのを抑える。一方、QN、のゲート電位はデータ線1
の電位であるため、データ線1の電位上昇が速くなる分
、IN、の増加は大きく、データ線2の放電速度が遅く
なろうとするのを抑える。このため、データ線1,2間
に容量のアンバランスがあっても、データ線1の充電速
度とデータ線2の放電速度をほぼ等しくできる。したが
って、従来のように対となるデータ線が共に放電される
ことがなくなり、データ1vIl、2の電位関係が反転
し誤動作を起こすことがなくなる。 以上のように、本実施例ではβP工=βP2;βN工=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度とSANの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時のデータ線充放電速度は同じになり誤動作を起こ
すことがない。 このように本実施例によれば、メモリセル信号増幅時の
センス回路の感度劣化を低減できるため、DRAMの高
S/N設計が図れる。 第3図は、本発明の第2の実施例を示している。 第3図(a)、(b)は、βP、=βpz<βN1=β
N2の場合の実施例と動作波形を示している。本実施例
では、SAPの動作開始時刻tp1とSANの動作開始
時刻tN工を同時刻(tp1=tN□)にし、このとき
のSAPの動作時間(速度)tp2−tp工をSANの
動作時間(速度) t N2 t、 Nlよりも速く
する((tpz tpz)<(tsz−tN工))。 C□〈C2でデータ線1に高電位のメモリセル信号が読
みだされた場合を例に説明する6増幅動作開始直後は、
データ線1はQp工によって充電を、データ線2はQN
zによって放電を開始する。さて、ここでは、Qp□の
βP1よりもQ112のβN2のほうが大きいため、Q
p工を流れる電流Ip工よりもQN2を流れる電流IN
、のほうが大きい。そこで、配線4の電位降下速度より
も配線3の電位上昇速度を速くすることにより、等価的
にQ p tのβP1とQNzのβN2を等しくする。 これにより、第1図に示した実施例と同様に、データ線
1,2間に容量のアンバランスがあっても、データ線1
の充電速度とデータ線2の放電速度がほぼ等しくなる6
したがって、データ線1,2の電位関係が反転し誤動作
を起こすことがない。 以上のように1本実施例ではβP工=βP2<βN1=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度をSANの動作
速度よりも速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、DRAMの高S/N設計が図
れる。 第4図は、本発明の第3の実施例を示している。 第4図(a)、(b)は、βN1=βN2<βN1=β
N2の場合の別の実施例と動作波形を示している。 本実施例では、SAPの動作開始時刻hp1をSANの
動作開始時りItN工よりも早<(tp工<eh、)し
、このときのSAPの動作時間(速度)tpz−tP工
とSANの動作時間(速度)tN2−tN□を等しくす
る((t P! −t px)= (t +12− t
N、))。 C□〈C2でデータ線1に高電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、QplのβP工よりもQs、のβN2のほう
が大きいため、Qp工に流れる電流Ip□よりもQ N
2に流れる電流IN2のほうが大きい。そこで、配線
4の電位降下開始時刻を配線3の電位上昇開始時刻より
遅くすることにより、あらかじめ、高電位のメモリセル
信号をチャネルコンダクタンスβの小さいSAPの方で
少し増幅した後、βの大きいSANで増幅するようにす
る。これにより、データlt1!l、 2間に容量のア
ンバランスがあっても、データ線1,2の電位関係が反
転し誤動作を起こすことがない。 以上のように、本実施例ではβp、=βpz<QNよ=
βN2の場合、SAPの動作開始時刻をSANの動作開
始時刻よりも早くする。これにより、対となるデータ線
間で寄生容量にアンバランスがあっても、メモリセル信
号の増幅時に誤動作を起こすことがない。このように本
実施例によると、メモリセル信号増幅時のセンス回路の
感度劣化を低減できるため、DRAMの高S/N設計が
図れる。 第5図は、本発明の第4の実施例を示している。 第5図(a)、 (b)は、βP工=βpz>QNよ
=βN2の場合の実施例と動作波形を示している。本実
施例では、SAPの動作開始時刻tpよとSANの動作
開始時刻tN1を同時刻(tp1=tNよ)にし、この
ときのSAPの動作時間(速度)tp2−tplよりも
SANの動作時間(速度) t N2t N1を速くす
る(Dp2tp1)>(tNz tN工))。 C1<C,でデータ線1に低電位のメモリセル信号が読
みだされた場合を例に説明する。 増幅動作開始直後、データ線1はQ N1によって放電
を、データ線2はQpzによって充電を開始する。この
とき、 QN、のβN1よりもQpzのβP2のほうが
大きいため、QN、のIN工よりもQ P 2のIp、
のほうが大きい。そこで、配線4の電位降下速度を配線
3の電位上昇速度よりも速くし、等価的にQNlのβN
□とQp2のβP2を等しくする。これにより、第1図
に示した実施例と同様に、データ線1,2間に容量のア
ンバランスがあっても、データ線1の充電速度とデータ
線2の放電速度がほぼ等しくなる。したがって、データ
線1,2の電位関係が反転し誤動作を起こすことがない
。 以上のように、本実施例ではβP工=βP2>QNよ=
βN2の場合、SAPの動作開始時刻とSANの動作開
始時刻を同時刻にし、SAPの動作速度よりもSANの
動作速度を速くする。これにより、対となるデータ線間
で寄生容量にアンバランスがあっても、メモリセル信号
の増幅時に誤動作を起こすことがない。このように本実
施例によれば、メモリセル信号増幅時のセンス回路の感
度劣化を低減できるため、DRAMの高S/N設計が図
れる。 第6図は、本発明の第5の実施例を示している。 第6図(a)、 (b)は、βp、=βP2〉βN1
=βN2の場合の別の実施例と動作波形を示している。 本実施例では、SAPの動作開始時刻tp工よりもSA
Nの動作開始時刻ts工を早<(tp□>t#、)し、
このときのSAPの動作時間(速度)tp、−tPlと
SANの動作時間(速度) t N2 t Ntを等
しくする((tp2tp1)=(tsz tNx))
。 C□くC2でデータ!1に低電位のメモリセル信号が読
みだされた場合を例に説明する。 このとき、Q N xのβN1よりもQpzのβP2の
ほうが大きいため、QN工に流れる電流IN工よりもQ
P2に流れる電流Ip2のほうが大きい。そこで、配線
4の電位降下開始時刻を配線3の電位上昇開始時刻より
早くすることにより、あらかじめ、低電位のメモリセル
信号をチャネルコンダクタンスβの小さいSANの方で
少し増幅した後、βの大きいSAPで増幅するようにす
る。これにより、データ線1,2間に容量のアンバラン
スがあっても。 データ線1,2の電位関係が反転し誤動作を起こすこと
がない。 以上のように、本実施例ではβP工=βpt>βN1=
βN2の場合、SAPの動作開始時刻よりもSANの動
作開始時刻を早くし、SAPの動作速度とSANの動作
速度を等しくする。これにより、対となるデータ線間で
寄生容量にアンバランスがあっても、メモリセル信号の
増幅時に誤動作を起こすことがない。このように本実施
例によると、メモリセル信号増幅時のセンス回路の感度
劣化を低減できるため、DRAMの高S/N設計が図れ
る。 第7図は、第1図から第6図に示す駆動回路5゜6の具
体例を示している。 同図(a)はPMOSアンプの駆動回路を示している。 同図で3はSAP制御配線を示しており、これに多数の
SAPがつながる。同図(b)はNMOSアンプの駆動
回路を示している。同図で4はSAN制御配線を示して
おり、これに多数のSANがつながる。 第7図(a)に示す回路では、信号φPの入力開始時刻
tPa p立ち下がり時間しfおよびトランジスタQp
oのチャネルコンダクタンスβP0により。 PMOSアンプ駆動信号のtp□+tPZを制御する。 第7図(b)に示す回路でも、信号φNの入力開始時刻
t No T立ち上がり時間trおよびトランジスタQ
NoのチャネルコンダクタンスβN0により、NMOS
アンプ能動信号のj NL + j N2を制御する。 これによって、メモリセル信号増幅時のセンス回路の感
度劣化を低減でき、DRAMの高S/N設計が図れる。 また、多数のアンプを1個の駆動回路で制御するので、
面積の増加を抑えることができる。 [発明の効果1 以上説明したように、本実施例によれば、対となるデー
タ線で寄生容量にアンバランスがあっても、メモリセル
信号の増幅時にデータ線間の電位関係が逆になり、誤動
作を起こすことがない。したがって、メモリセル信号増
幅時のセンス回路の感度劣化を低減でき、DRAMの高
S/N設計を図ることが可能となる。 また、本発明は、PMOSアンプ群、NMOSアンプ群
を各々1つの駆動回路によって制御するため、チップ面
積が増加することもない。
第1図は本発明の第1の実施例の制御条件の説明図と動
作波形図、第2図は従来のメモリセルアレーの回路構成
図、制御条件の説明図および動作波形、第3図、第4図
、第5図、第6図は本発明の他の実施例の制御条件の説
明図と動作波形図、第7図は第1図から第6図に示す実
施例の駆動回路の具体例の回路図である。 符号の説明 SAP・・・PMOSアンプ、SAN・・・NMOSア
ンプ、3・・・SAP制御配線、4・・・SAN制御配
線、5・・・PMOSアンプ恥動回駆動回路・・NMO
Sアンプ駆動回路、1,2・・・データ線、C1,C,
・・・寄生容量、βp1+ βPal βN□、β〜2
・・・MOSトランジスタのチャネルコンダクタンス、
Vcc・・・電源電圧、Vss・・・接地電圧、tp□
・・・SAP動作開始時刻、tN□・・・SAN動作開
始時刻、tpz −tP□・・SAP動作時間(速度)
、tN2−tN工・・・SAN動作時間(速度) 躬7図ζす (′b) 第 ? 蘭 第3目 (呻 (υ (C 第4図 (O (ル) 茅ダ2 (す Cb) 第7図(L) (b)
作波形図、第2図は従来のメモリセルアレーの回路構成
図、制御条件の説明図および動作波形、第3図、第4図
、第5図、第6図は本発明の他の実施例の制御条件の説
明図と動作波形図、第7図は第1図から第6図に示す実
施例の駆動回路の具体例の回路図である。 符号の説明 SAP・・・PMOSアンプ、SAN・・・NMOSア
ンプ、3・・・SAP制御配線、4・・・SAN制御配
線、5・・・PMOSアンプ恥動回駆動回路・・NMO
Sアンプ駆動回路、1,2・・・データ線、C1,C,
・・・寄生容量、βp1+ βPal βN□、β〜2
・・・MOSトランジスタのチャネルコンダクタンス、
Vcc・・・電源電圧、Vss・・・接地電圧、tp□
・・・SAP動作開始時刻、tN□・・・SAN動作開
始時刻、tpz −tP□・・SAP動作時間(速度)
、tN2−tN工・・・SAN動作時間(速度) 躬7図ζす (′b) 第 ? 蘭 第3目 (呻 (υ (C 第4図 (O (ル) 茅ダ2 (す Cb) 第7図(L) (b)
Claims (1)
- 【特許請求の範囲】 1、第1と第2の端子間の信号電圧を差動増幅するPM
OSアンプとNMOSアンプ、該PMOSアンプ群の動
作開始時刻と動作速度を制御する第1の制御回路、該N
MOSアンプ群の動作開始時刻と動作速度を制御する第
2の制御回路を有する半導体メモリにおいて、上記PM
OSアンプを構成するMOSトランジスタと上記NMO
Sアンプを構成するMOSトランジスタの抵抗比に応じ
て、上記PMOSアンプとNMOSアンプの動作開始時
刻と動作速度を制御することを特徴とする半導体メモリ
駆動方式。 2、PMOSアンプを構成するMOSトランジスタとN
MOSアンプを構成するMOSトランジスタの抵抗が等
しい場合、PMOSアンプとNMOSアンプの動作開始
時刻および動作速度を等しくすることを特徴とする請求
項第1項記載の半導体メモリ駆動方式。 3、PMOSアンプを構成するMOSトランジスタとN
MOSアンプを構成するMOSトランジスタの抵抗比が
、PMOSアンプの方が大きい場合、NMOSアンプよ
りPMOSアンプの動作速度を速くすることを特徴とす
る請求項第1項記載の半導体メモリ駆動方式。 4、PMOSアンプを構成するMOSトランジスタとN
MOSアンプを構成するMOSトランジスタの抵抗比が
、NMOSアンプの方が大きい場合、PMOSアンプよ
りNMOSアンプの動作速度を速くすることを特徴とす
る請求項第1項記載の半導体メモリ駆動方式。 5、PMOSアンプを構成するMOSトランジスタとN
MOSアンプを構成するMOSトランジスタの抵抗比が
、PMOSアンプの方が大きい場合、NMOSアンプよ
りPMOSアンプの動作開始時刻を早くすることを特徴
とする請求項第1項記載の半導体メモリ駆動方式。 6、PMOSアンプを構成するMOSトランジスタとN
MOSアンプを構成するMOSトランジスタの抵抗比が
、NMOSアンプの方が大きい場合、PMOSアンプよ
りNMOSアンプの動作開始時刻を早くすることを特徴
とする請求項第1項記載の半導体メモリ駆動方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63325783A JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63325783A JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02172093A true JPH02172093A (ja) | 1990-07-03 |
Family
ID=18180561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63325783A Pending JPH02172093A (ja) | 1988-12-26 | 1988-12-26 | 半導体メモリ駆動方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02172093A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH033191A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | センス増幅器駆動方式 |
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-12-26 JP JP63325783A patent/JPH02172093A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH033191A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | センス増幅器駆動方式 |
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
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