JP3157313B2 - Semiconductor device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、多段増幅器を備える半
導体記憶装置等の半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a semiconductor memory device having a multi-stage amplifier.
【0002】[0002]
【従来の技術】半導体記憶装置の記憶容量の増大に伴う
データ出力系の階層構造化及びチップ面積の増大に伴う
データバス寄生容量の増加に対応するために、多段増幅
器が用いられている。図1はデータ出力系の階層構造化
の1例を示すブロック図である。メモリセルアレイ1夫
々に第1リードアンプR1が設けられ、4つの第1リード
アンプR1,R1,R1,R1毎に1つの第2リードアンプR2が
設けられ、2つの第2リードアンプR2,R2に第3リード
アンプR3が設けられている。これら3段階のリードアン
プによりメモリセルアレイ1から出力されたデータは次
々に増幅され、第3リードアンプR3の出力は出力回路2
へ与えられる。このような多段増幅器においては、デー
タ信号の伝達速度及び各段の増幅器の消費電力が問題と
なる。2. Description of the Related Art Multistage amplifiers have been used in order to cope with an increase in the data output system hierarchical structure accompanying an increase in the storage capacity of a semiconductor memory device and an increase in the data bus parasitic capacitance accompanying an increase in a chip area. FIG. 1 is a block diagram showing an example of a hierarchical structure of a data output system. A first read amplifier R1 is provided for each of the memory cell arrays 1, one second read amplifier R2 is provided for every four first read amplifiers R1, R1, R1, R1, and two second read amplifiers R2, R2 are provided. A third read amplifier R3 is provided. The data output from the memory cell array 1 by these three stages of read amplifiers is amplified one after another, and the output of the third read amplifier R3 is
Given to. In such a multi-stage amplifier, the transmission speed of the data signal and the power consumption of the amplifier at each stage pose a problem.
【0003】図2は第1,第2,第3リードアンプR1,
R2, R3にN型差動増幅器を用いた場合を示す回路図であ
り、夫々1個のリードアンプとこれらの接続状態とを示
す。第1リードアンプR1は以下のような構成である。即
ちP-chのトランジスタTP1(TP2,TP3,TP4)とN-ch
のトランジスタTN1(TN2,TN3,TN4)との4組の直
列回路が並列に接続され、そのP-ch側の接続部は電源
に、N-ch側の接続部はN-chのトランジスタTG を介して
接地されている。そしてトランジスタTN1,TN2,
TN3,TN4のゲートはこの第1リードアンプR1の入力部
であり、トランジスタTN1,TN4のゲートは共にデータ
バスDB1 に接続されており、トランジスタTN2,TN3の
ゲートは反転データバス #DB1 に接続されている。さら
にトランジスタTP1,TP2(TP3,TP4)のゲートはト
ランジスタTP2,TN2(TP4,TN4)の接続部に接続さ
れており、トランジスタTP1,TN1(TP3,TN3)の接
続部はデータバスDB2 (反転データバス #DB2 )に接続
されている。FIG. 2 shows first, second, and third read amplifiers R1, R2.
FIG. 9 is a circuit diagram showing a case where an N-type differential amplifier is used for R2 and R3, each showing one read amplifier and a connection state thereof. The first read amplifier R1 has the following configuration. That is, the P-ch transistors TP1 ( TP2 , TP3 , TP4 ) and N-ch
Of transistors T N1 (T N2 , T N3 , T N4 ) are connected in parallel, and the connection on the P-ch side is connected to the power supply, and the connection on the N-ch side is connected to the N-ch Are grounded via the transistor TG of the first embodiment. And transistors T N1 , T N2 ,
The gate of T N3, T N4 is the input of the first read amplifier R1, the gate of the transistor T N1, T N4 are both connected to the data bus DB 1, the gate of the transistor T N2, T N3 is inverted Connected to data bus #DB 1 . Further the gate of the transistor T P1, T P2 (T P3 , T P4) is connected to the connection portion of the transistors T P2, T N2 (T P4 , T N4), the transistor T P1, T N1 (T P3 , T The connection of N3 ) is connected to the data bus DB 2 (inverted data bus #DB 2 ).
【0004】また第2リードアンプR2及び第3リードア
ンプR3は第1リードアンプR1と同様の構成であり、同一
のスイッチング・レベルを持つように回路定数が決めら
れている。このように構成された第1リードアンプR1と
メモリセルアレイ1とを接続しているデータバスDB1 ,
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されている。そして第1リード
アンプR1(第2リードアンプR2)と第2リードアンプR2
(第3リードアンプR3)とを接続しているデータバスDB
2 (DB3 ),反転データバス #DB2 ( #DB3 )間にはイ
コライズ回路EQ2 (EQ3 )が介装されており、第3リー
ドアンプR3と出力回路2とを接続しているデータバスDB
4 ,反転データバス #DB4 間にはイコライズ回路EQ4 が
介装されている。これらプリチャージ回路PR,イコライ
ズ回路EQ1 ,EQ2 ,EQ3 ,EQ4 へはイコライズ信号SEが
与えられるようになっており、各トランジスタT G のゲ
ートへは増幅器活性化信号SAが与えられるようになって
いる。The second read amplifier R2 and the third read amplifier R3 have the same configuration as the first read amplifier R1, and circuit constants are determined so as to have the same switching level. The data bus DB 1 , which connects the first read amplifier R1 thus configured and the memory cell array 1 ,
Between the inverted data bus #DB 1 precharge circuit PR and the equalizing circuit EQ 1 is interposed. Then, the first read amplifier R1 (second read amplifier R2) and the second read amplifier R2
(The third read amplifier R3) and the data bus DB
2 (DB 3 ) and an inverted data bus #DB 2 (#DB 3 ), an equalizing circuit EQ 2 (EQ 3 ) is interposed, and connects the third read amplifier R3 and the output circuit 2 Data bus DB
4 , an equalizing circuit EQ 4 is interposed between the inverted data bus #DB 4 . The precharge circuit PR and the equalize circuits EQ 1 , EQ 2 , EQ 3 and EQ 4 are supplied with an equalize signal SE , and the gate of each transistor TG is supplied with an amplifier activation signal SA. It has become.
【0005】次にこの多段増幅器の動作について説明す
る。図3はこの多段増幅器における動作を示すタイミン
グチャートである。まず初期状態ではイコライズ信号SE
が活性であり、プリチャージ回路PR,イコライズ回路EQ
1 ,EQ2 ,EQ3 ,EQ4 により各データバス対はプリチャ
ージ・イコライズされている。Next, the operation of the multistage amplifier will be described. FIG. 3 is a timing chart showing the operation of the multi-stage amplifier. First, in the initial state, the equalize signal SE
Are active, the precharge circuit PR and the equalize circuit EQ
1, EQ 2, EQ 3, the data bus pair by EQ 4 is a precharge equalize.
【0006】そしてこのときアドレスが変化するとそれ
を受けてイコライズ信号SEが非活性化し、プリチャージ
・イコライズを中断する。次にメモリセルアレイ1より
データバスDB1 にデータが出力されると、そのデータは
第1リードアンプR1,第2リードアンプR2及び第3リー
ドアンプR3において次々に高速にて増幅,伝達されて出
力回路2へ出力される。そしてイコライズ信号SEが活性
状態に戻ると各データバス対はプリチャージ状態へ戻
す。増幅器活性化信号SAは常時活性状態である。When the address changes at this time, the equalizing signal SE is inactivated in response to the change, and the precharge equalizing is interrupted. Then the data from the memory cell array 1 to the data bus DB 1 is outputted, the data is first read amplifier R1, amplified one after another at high speed in the second read amplifier R2 and the third read amplifier R3, are transmitted output Output to the circuit 2. When the equalize signal SE returns to the active state, each data bus pair returns to the precharge state. Amplifier activation signal SA is always active.
【0007】[0007]
【発明が解決しようとする課題】しかしこれらの増幅器
では、プリチャージ状態の電位がスイッチングレベルと
等しいためプリチャージ・イコライズ期間中に貫通電流
が流れ、余分な電流を消費するという問題があった。そ
こで図3に破線で示すように増幅器活性化信号SAをプリ
チャージ状態では非活性化しておき、メモリセルアレイ
からデータが出力されると同時に活性化させることが一
般的に行われている。このような動作を行うためには、
アドレスが変化してからメモリセルアレイよりデータが
出力されるまでの時間をシミュレートしなければならな
い。ところがこの時間はプロセスのばらつき,アクセス
するメモリセルの位置によって異なり、正確にシミュレ
ートすることは非常に困難である。従って伝達速度の低
下または消費電力量の増加は免れない。また新たにシミ
ュレート回路を必要とするので、チップ面積の増大につ
ながる。本発明は、かかる事情に鑑みてなされたもので
あり、多段増幅器を常時活性状態にしておいても、貫通
電流が流れない半導体装置を提供することを目的とす
る。However, in these amplifiers, since the potential in the precharge state is equal to the switching level, there is a problem that a through current flows during the precharge / equalization period and consumes extra current. Therefore, as shown by a broken line in FIG. 3, it is common practice to inactivate the amplifier activation signal SA in the precharge state and activate the amplifier activation signal SA at the same time when data is output from the memory cell array. In order to perform such an operation,
It is necessary to simulate the time from when the address changes until data is output from the memory cell array. However, this time varies depending on process variations and the location of the memory cell to be accessed, and it is very difficult to simulate accurately. Therefore, a reduction in transmission speed or an increase in power consumption is unavoidable. Further, a new simulation circuit is required, which leads to an increase in chip area. The present invention has been made in view of such circumstances, and has as its object to provide a semiconductor device in which a through current does not flow even when a multistage amplifier is always in an active state.
【0008】[0008]
【課題を解決するための手段】第1発明に係る半導体装
置は、CMOS型増幅器を複数段接続して構成される多
段増幅器を有する半導体装置において、交互に配設され
た一導電型トランジスタを入力部とするCMOS型差動
増幅器、及び他導電型トランジスタを入力部とするCM
OS型差動増幅器と、プリチャージ状態で、これらの入
力部がN-chトランジスタである場合はそのゲート電圧を
N-chトランジスタの閾値電圧Vtnとし、P-chトランジス
タである場合はそのゲート電圧を(電源電圧−P-chトラ
ンジスタの閾値電圧)とするように構成された回路とを
備えることを特徴とする。第2発明に係る半導体装置
は、CMOS型増幅器を複数段接続して構成される多段
増幅器を有する半導体装置において、CMOS型差動増
幅器と、CMOSインバータと、プリチャージ状態で、
CMOS型差動増幅器の入力部がN-chトランジスタであ
る場合はこのトランジスタのゲート電圧をN-chトランジ
スタの閾値電圧、CMOSインバータのP-chトランジス
タのゲート電圧を(電源電圧−P-chトランジスタの閾値
電圧)とし、CMOS型差動増幅器の入力部がP-chトラ
ンジスタである場合はこのトランジスタのゲート電圧を
(電源電圧−P-chトランジスタの閾値電圧)、CMOS
インバータのN-chトランジスタのゲート電圧をN-chトラ
ンジスタの閾値電圧とするように構成された回路とを備
えることを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device having a multistage amplifier constituted by connecting a plurality of CMOS amplifiers in a multistage amplifier. -Type CMOS differential amplifier and CM using another conductive type transistor as an input unit
The OS-type differential amplifier and these inputs
If the power part is an N-ch transistor, the gate voltage
N-ch transistor threshold voltage Vtn, P-ch transistor
If the gate voltage is the
(A threshold voltage of a transistor) . A semiconductor device according to a second aspect of the present invention is a semiconductor device having a multi-stage amplifier configured by connecting a plurality of CMOS amplifiers in a plurality of stages .
The input part of the CMOS differential amplifier is an N-ch transistor.
The gate voltage of this transistor to N-ch transistor
Threshold voltage of transistor, P-ch transistor of CMOS inverter
The gate voltage of the transistor (power supply voltage-threshold of P-ch transistor
Voltage) and the input of the CMOS differential amplifier is a P-ch
If it is a transistor, set the gate voltage of this transistor to
(Power supply voltage-threshold voltage of P-ch transistor), CMOS
The gate voltage of the N-ch transistor of the inverter is
A circuit configured to set the threshold voltage of the transistor .
【0009】[0009]
【作用】第1発明にあっては、一導電型トランジスタを
入力部とするCMOS型差動増幅器と他導電型トランジ
スタを入力部とするCMOS型差動増幅器とを交互に接
続し、回路構成により、プリチャージ状態で、例えば入
力部がN-chトランジスタである場合はそのゲート電圧を
閾値電圧Vtnとし、P-chトランジスタである場合はその
ゲート電圧を(電源電圧Vcc)−(閾値電圧Vtp)とす
るので、各増幅器を常時活性状態にしておいても、プリ
チャージ状態では各増幅器の入力素子はオフに近い状態
であり、貫通電流はほとんど流れない。またデータ入力
時には上述の電位を少しでも越えるとデータバスがオン
しはじめるので、高速にてデータを順次増幅,伝達する
ことができる。According to the first aspect of the present invention, a CMOS differential amplifier having a transistor of one conductivity type as an input portion and a CMOS differential amplifier having a transistor of another conductivity type as an input portion are alternately connected to each other. In the precharge state, for example, when the input section is an N-ch transistor, the gate voltage is set to a threshold voltage Vtn, and when the input section is a P-ch transistor, the gate voltage is set to (power supply voltage Vcc)-(threshold voltage Vtp). Therefore, even if each amplifier is always in an active state, in the precharge state, the input element of each amplifier is in a state close to off and almost no through current flows. In addition, at the time of data input, if the potential slightly exceeds the above-mentioned potential, the data bus starts to turn on, so that data can be sequentially amplified and transmitted at high speed.
【0010】第2発明にあっては、CMOS型増幅器と
してCMOS型差動増幅器とCMOSインバータとを用
い、回路構成により、プリチャージ状態で、例えばCM
OS型差動増幅器の入力部がN-chトランジスタである場
合はこのトランジスタのゲート電圧を閾値電圧Vtn、C
MOSインバータのP-chトランジスタのゲート電圧を
(電源電圧Vcc)−(閾値電圧Vtp)とし、CMOS型
差動増幅器の入力部がP-chトランジスタである場合はこ
のトランジスタのゲート電圧を(電源電圧Vcc)−(閾
値電圧Vtp)、CMOSインバータのN-chトランジスタ
のゲート電圧を閾値電圧Vtnとすることとしても第1発
明と同様の効果が得られる。According to the second invention, a CMOS differential amplifier and a CMOS inverter are used as the CMOS amplifier, and a CM configuration is used in a precharge state, for example, in a CM state.
When the input section of the OS type differential amplifier is an N-ch transistor, the gate voltage of this transistor is set to the threshold voltage Vtn, C
The gate voltage of the P-ch transistor of the MOS inverter is (power supply voltage Vcc)-(threshold voltage Vtp). When the input part of the CMOS type differential amplifier is a P-ch transistor, the gate voltage of this transistor is set to (power supply voltage). (Vcc)-(threshold voltage Vtp), the same effect as in the first invention can be obtained by setting the gate voltage of the N-ch transistor of the CMOS inverter to the threshold voltage Vtn.
【0011】[0011]
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図4は第1発明に係る半導体装置
を半導体記憶装置に適用した場合を示す回路図であり、
3段のCMOS型差動増幅器を第1,第2,第3リード
アンプとして用いた場合を示す。図中1は、メモリセル
アレイであり、データバスDB1 ,反転データバス #DB1
を介してN型差動増幅器である第1リードアンプR1が接
続されている。そしてデータバスDB2 ,反転データバス
BR> #DB2 を介してP型差動増幅器である第2リードア
ンプR2が接続されており、データバスDB3 ,反転データ
バス#DB3 を介してN型差動増幅器である第3リードア
ンプR3が接続されている。さらにデータバスDB4 ,反転
データバス #DB4 を介して出力回路2に接続されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 4 is a circuit diagram showing a case where the semiconductor device according to the first invention is applied to a semiconductor memory device.
A case where a three-stage CMOS differential amplifier is used as first, second, and third read amplifiers will be described. In the figure, reference numeral 1 denotes a memory cell array, which includes a data bus DB 1 and an inverted data bus #DB 1
Is connected to a first read amplifier R1 as an N-type differential amplifier. And data bus DB 2 , inverted data bus
BR>#DB 2 via is connected to a second read amplifier R2 is a P-type differential amplifier, the data bus DB 3, the third lead via the inverted data bus #DB 3 is a N-type differential amplifier Amplifier R3 is connected. Further, it is connected to the output circuit 2 via the data bus DB 4 and the inverted data bus #DB 4 .
【0012】第1リードアンプR1は以下のような構成で
ある。即ちP-chのトランジスタTP1(TP2,TP3,
TP4)とN-chのトランジスタTN1(TN2,TN3,TN4)
との4組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタTN1,TN2,TN3,TN4のゲートはこの
第1リードアンプR1の入力部であり、トランジスタ
TN1,TN4のゲートは共にデータバスDB1 に接続されて
おり、トランジスタTN2,TN3のゲートは反転データバ
ス #DB1 に接続されている。さらにトランジスタTP1,
TP2(TP3,TP4)のゲートはトランジスタTP2,TN2
(TP4,TN4)の接続部に接続されており、トランジス
タTP1,TN1(TP3,TP4)の接続部はデータバスDB2
(反転データバス#DB2 )に接続されている。The first read amplifier R1 has the following configuration. That is, the P-ch transistor T P1 (T P2 , T P3 ,
T P4 ) and N-ch transistor T N1 (T N2 , T N3 , T N4 )
Are connected in parallel, and the connection part on the P-ch side is grounded and the connection part on the N-ch side is grounded. The gate of the transistor T N1, T N2, T N3 , T N4 is the input of the first read amplifier R1, the gate of the transistor T N1, T N4 are both connected to the data bus DB 1, the transistor T the gates of N2, T N3 is connected to the inverted data bus #DB 1. Further, the transistors T P1 ,
T P2 (T P3, T P4 ) gate of the transistor T P2, T N2
(T P4, T N4) is connected to the connection portion of the connection portion of the transistors T P1, T N1 (T P3 , T P4) is a data bus DB 2
(Inverted data bus #DB 2 ).
【0013】第2リードアンプR2は以下のような構成で
ある。即ちP-chのトランジスタTP1(TP2,TP3,
TP4)とN-chのトランジスタTN1(TN2,TN3,TN4)
との4組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタTP1,TP2,TP3,TP4のゲートはこの
第2リードアンプR2の入力部であり、トランジスタTP1
のゲートはデータバスDB2に接続されている一方、トラ
ンジスタTP5を介して電源に接続されている。トランジ
スタTP4のゲートはデータバスDB2 に接続されている一
方、トランジスタT P6を介して電源に接続されている。
トランジスタTP2,TP3のゲートは反転データバス #DB
2 に接続されている。さらにトランジスタTN1,T
N2(TN3,TN4)のゲートはトランジスタTP2,T
N2(TP4,TN4)の接続部に接続されており、トランジ
スタTP1,TN1の接続部はデータバスDB3 に接続されて
いる一方、トランジスタTP5のゲートにも接続されてい
る。トランジスタTP3,TN3の接続部は反転データバス
#DB3 に接続されている一方、トランジスタTP6のゲー
トにも接続されている。The second read amplifier R2 has the following configuration.
is there. That is, the P-ch transistor TP1(TP2, TP3,
TP4) And N-ch transistor TN1(TN2, TN3, TN4)
Are connected in parallel, and the connection on the P-ch side is
The connecting part is connected to the power supply, and the connecting part on the N-ch side is grounded. Soshi
The transistor TP1, TP2, TP3, TP4The gate of this
The input portion of the second read amplifier R2, which is a transistor TP1
Gate is the data bus DBTwoConnected to the
Transistor TP5Connected to the power supply. Transi
Star TP4Gate is the data bus DBTwoConnected to one
One, transistor T P6Connected to the power supply.
Transistor TP2, TP3Gate is inverted data bus #DB
TwoIt is connected to the. Further, the transistor TN1, T
N2(TN3, TN4) Gate is transistor TP2, T
N2(TP4, TN4) Is connected to the connection
Star TP1, TN1Connection part is data bus DBThreeConnected to
While the transistor TP5Also connected to the gate of
You. Transistor TP3, TN3Connection is inverted data bus
#DBThreeWhile the transistor TP6Game
Connected to the
【0014】第3リードアンプR3は以下のような構成で
ある。即ちP-chのトランジスタTP1(TP2,TP3,
TP4)とN-chのトランジスタTN1(TN2,TN3,TN4)
との4組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタTN1,TN2,TN3,TN4のゲートはこの
第3リードアンプR3の入力部であり、トランジスタTN1
のゲートはデータバスDB3に接続されている一方、トラ
ンジスタTN5を介して接地されている。トランジスタT
N4のゲートはデータバスDB3 に接続されている一方、ト
ランジスタTN6を介して接地されている。トランジスタ
TN2,TN3のゲートは反転データバス #DB3に接続され
ている。さらにトランジスタTP1,TP2(TP3,TP4)
のゲートはトランジスタTP2,TN2(TP4,TN4)の接
続部に接続されており、トランジスタTP1,TN1の接続
部はデータバスDB4 に接続されている一方、トランジス
タTN5のゲートにも接続されている。トランジスタ
TP3,TN3の接続部は反転データバス #DB4 に接続され
ている一方、トランジスタTN6のゲートにも接続されて
いる。The third read amplifier R3 has the following configuration. That is, the P-ch transistor T P1 (T P2 , T P3 ,
T P4 ) and N-ch transistor T N1 (T N2 , T N3 , T N4 )
Are connected in parallel, and the connection part on the P-ch side is grounded and the connection part on the N-ch side is grounded. The gates of the transistors T N1 , T N2 , T N3 , and T N4 are input portions of the third read amplifier R3, and the transistors T N1
The gate while connected to the data bus DB 3, is grounded via the transistor T N5. Transistor T
The gate of N4 is one that is connected to the data bus DB 3, it is grounded via the transistor T N6. The gate of the transistor T N2, T N3 is connected to the inverted data bus #DB 3. Further, transistors TP1 and TP2 ( TP3 and TP4 )
The gate is connected to the connection portion of the transistors T P2, T N2 (T P4 , T N4), one end of the transistor T P1, T N1 is connected to the data bus DB 4, the transistor T N5 It is also connected to the gate. One end of the transistor T P3, T N3 is connected to the inverted data bus #DB 4, it is also connected to the gate of the transistor T N6.
【0015】データバスDB1 ,反転データバス #DB1 間
にはプリチャージ回路PR及びイコライズ回路EQ1 が介装
されており、データバスDB2 ,反転データバス #DB
2 間,データバスDB3 ,反転データバス #DB3 間,デー
タバスDB4 ,反転データバス #DB4 間には夫々イコライ
ズ回路EQ2 ,イコライズ回路EQ3 ,イコライズ回路EQ4
が介装されている。そしてこれらプリチャージ回路PR,
イコライズ回路EQ1 ,EQ2,EQ3 ,EQ4 にはイコライズ
信号SEが与えられるようになっている。A precharge circuit PR and an equalizing circuit EQ 1 are interposed between the data bus DB 1 and the inverted data bus #DB 1 , and the data bus DB 2 and the inverted data bus #DB
2 , the data bus DB 3 , the inverted data bus #DB 3 , the data bus DB 4 , and the inverted data bus #DB 4, respectively, an equalizing circuit EQ 2 , an equalizing circuit EQ 3 , and an equalizing circuit EQ 4
Is interposed. And these precharge circuits PR,
An equalizing signal SE is supplied to the equalizing circuits EQ 1 , EQ 2 , EQ 3 , and EQ 4 .
【0016】図5は図4に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB1はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Vtnにプ
リチャージ・イコライズされ、データバス対DB2は第1
リードアンプR1の入力素子と帰還素子であるトランジス
タTP5,TP6との抵抗分割により(電源電圧Vcc)−
(P-chトランジスタの閾値電圧Vtp)にプリチャージ・
イコライズされる。同様にデータバス対DB3は帰還素子
であるTN5,TN6とイコライズ回路EQ3 によりVtnにプ
リチャージ・イコライズされる。データバス対DB4は第
3リードアンプR3の容量特性によりVcc/2にプリチャー
ジ・イコライズされる。FIG. 5 is a timing chart showing the operation of the amplifier circuit having the configuration shown in FIG. In the initial state, since the equalize signal SE is active, each data bus pair is precharged and equalized as follows. That data bus pair DB1 are precharged and equalizing the threshold voltages Vtn of the N-ch transistor by the precharge circuit PR and the equalizing circuit EQ 1, the data bus pair DB2 first
Due to the resistance division between the input element of the read amplifier R1 and the transistors TP5 and TP6 which are feedback elements (power supply voltage Vcc)-
(P-ch transistor threshold voltage Vtp)
Equalized. Similarly the data bus pair DB3 is precharged and equalize the Vtn by T N5, T N6 equalizing circuit EQ 3 is a feedback element. The data bus pair DB4 is precharged and equalized to Vcc / 2 by the capacitance characteristic of the third read amplifier R3.
【0017】このようなプリチャージ状態では、第1リ
ードアンプR1,第2リードアンプR2,第3リードアンプ
R3はいずれも動作状態であるにもかかわらず、夫々の入
力素子のゲート電圧は閾値であるためほとんどカットオ
フ状態であり、貫通電流は極めて少ない。次にアドレス
が変化すると、メモリセルアレイ1よりデータバスD
B1 ,反転データバス #DB1 にデータが出力されるが、
その前にアドレスの変化を検知してイコライズ信号SEを
非活性状態とし、プリチャージ回路PR,イコライズ回路
EQ1 ,EQ2 ,EQ3 ,EQ4 を非活性状態としておく。そし
てこの状態でデータバスDB1 ,反転データバス #DB1 に
データが現れると、第1リードアンプR1,第2リードア
ンプR2,第3リードアンプR3は既に動作状態であるから
データは増幅されて出力回路2へ出力される。In such a precharge state, the first read amplifier R1, the second read amplifier R2, the third read amplifier
Although R3 is in the operating state, the gate voltage of each input element is almost the cutoff state because the gate voltage of the input element is a threshold value, and the through current is extremely small. Next, when the address changes, the data bus D is transferred from the memory cell array 1.
B 1 , data is output to inverted data bus #DB 1
Before that, the address change is detected and the equalize signal SE is deactivated, and the precharge circuit PR and the equalize circuit
EQ 1, EQ 2, EQ 3 , the EQ 4 keep the inactive state. When data appears on the data bus DB 1 and the inverted data bus #DB 1 in this state, the data is amplified because the first read amplifier R1, the second read amplifier R2, and the third read amplifier R3 are already operating. Output to the output circuit 2.
【0018】以上の如き構成の半導体記憶装置は、デー
タバスDB1 ,反転データバス #DB1にデータが現れた時
点で各リードアンプは動作状態であること、閾値から各
データバス対がオンしはじめるため次段の増幅器がデー
タの入力開始と同時に増幅作用が可能であること、帰還
素子は増幅器によるデータの反転によりカットオフする
ため増幅作用にほとんど影響を及ぼさないことにより高
速なデータの伝達が可能である。In the semiconductor memory device having the above configuration, each read amplifier is in the operating state when data appears on the data bus DB 1 and the inverted data bus #DB 1 , and each data bus pair is turned on based on the threshold value. To start, the next-stage amplifier can amplify at the same time as the start of data input, and the feedback element cuts off due to the inversion of the data by the amplifier. It is possible.
【0019】図6は第2発明に係る半導体装置を示す回
路図であり、増幅段が2段の半導体記憶装置の場合を示
す。メモリセルアレイ1にデータバスDB1 ,反転データ
バス#DB1 を介してN型差動増幅器である第1リードア
ンプR1が接続されており、第1リードアンプR1の構成は
図4に示すものと同様である。この第1リードアンプR1
にはデータバスDB2 ,反転データバス #DB2 を介して、
第2リードアンプR2としてのCMOSインバータ回路 I
NVa ,INVb が夫々接続されている。そしてこのCMOS
インバータ回路 INVa ,INVb は夫々データバスDB3 ,反
転データバス #DB3 を介して出力回路2に接続されてい
る。FIG. 6 is a circuit diagram showing a semiconductor device according to the second invention, and shows a case where the semiconductor memory device has two amplification stages. Data bus DB 1 to the memory cell array 1 is connected with a first read amplifier R1 through an inverting data bus #DB 1 is a N-type differential amplifier, the configuration of the first read amplifier R1 is as shown in FIG. 4 The same is true. This first read amplifier R1
Via the data bus DB 2 and the inverted data bus #DB 2
CMOS inverter circuit as second read amplifier R2 I
NV a and INV b are connected respectively. And this CMOS
The inverter circuits INV a and INV b are connected to the output circuit 2 via the data bus DB 3 and the inverted data bus #DB 3 respectively.
【0020】インバータ回路 INVa の入側はP-chのトラ
ンジスタTP7を介して電源にも接続されており、インバ
ータ回路 INVa の出側にトランジスタTP7のゲートが接
続されている。またインバータ回路 INVb の入側はP-ch
のトランジスタTP8を介して電源にも接続されており、
インバータ回路 INVb の出側にトランジスタTP8のゲー
トが接続されている。The entry side of the inverter circuit INV a is also connected to the power supply through the transistor T P7 of P-ch, the output side of the inverter circuit INV a gate of the transistor T P7 is connected. The input side of the inverter circuit INV b is P-ch
Is also connected to the power supply via the transistor T P8 of
The gate of the transistor T P8 is connected to the output side of the inverter circuit INV b.
【0021】また図4の場合と同様にデータバスDB1 ,
反転データバス #DB1 間にはプリチャージ回路PR及びイ
コライズ回路EQ1 が介装されており、データバスDB
2 (DB3),反転データバス #DB2 ( #DB3 )間にはイ
コライズ回路EQ2 (EQ3 )が介装されている。そしてこ
れらプリチャージ回路PR,イコライズ回路EQ1 ,EQ2 ,
EQ3 へはイコライズ信号SEが与えられるようになってい
る。As in the case of FIG. 4, data buses DB 1 ,
A precharge circuit PR and an equalizing circuit EQ 1 are interposed between the inverted data bus #DB 1 and the data bus DB.
2 (DB 3 ) and an inverted data bus #DB 2 (#DB 3 ), an equalizing circuit EQ 2 (EQ 3 ) is interposed. These precharge circuits PR, equalize circuits EQ 1 , EQ 2 ,
EQ 3 is provided with an equalizing signal SE .
【0022】図7は図6に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB1はプリチャージ回路PR及びイコライ
ズ回路EQ1 によりN-chトランジスタの閾値電圧Vtnにプ
リチャージ・イコライズされ、データバス対DB2は第1
リードアンプR1の入力素子と帰還素子であるトランジス
タTP5,TP6との抵抗分割により(電源電圧Vcc)−
(P-chトランジスタの閾値電圧Vtp)にプリチャージ・
イコライズされる。このときインバータ回路 INVa ,INV
b はほとんどカットオフしているためデータバス対DB3
は略Vssにプリチャージ・イコライズされている。この
場合も図4の場合と同様、プリチャージ状態に流れる貫
通電流は極めて少なく、また高速なデータの伝達も可能
である。FIG. 7 is a timing chart showing the operation of the amplifier circuit having the configuration shown in FIG. In the initial state, since the equalize signal SE is active, each data bus pair is precharged and equalized as follows. That data bus pair DB1 are precharged and equalizing the threshold voltages Vtn of the N-ch transistor by the precharge circuit PR and the equalizing circuit EQ 1, the data bus pair DB2 first
Due to the resistance division between the input element of the read amplifier R1 and the transistors TP5 and TP6 which are feedback elements (power supply voltage Vcc)-
(P-ch transistor threshold voltage Vtp)
Equalized. At this time, the inverter circuits INV a and INV
b is almost cut off, so data bus vs. DB3
Are precharged and equalized to approximately Vss. In this case, as in the case of FIG. 4, the through current flowing in the precharge state is extremely small, and high-speed data transmission is possible.
【0023】なお第1リードアンプR1である差動増幅器
の入力部をP-chのトランジスタとし、プリチャージ状態
のこのトランジスタのゲート電圧がVcc−Vtpであり、
CMOSインバータのN-chのトランジスタのゲート電圧
がVtnであるような回路構成としても同様の効果が得ら
れる。The input section of the differential amplifier as the first read amplifier R1 is a P-ch transistor, and the gate voltage of this transistor in a precharged state is Vcc-Vtp.
The same effect can be obtained by a circuit configuration in which the gate voltage of the N-ch transistor of the CMOS inverter is Vtn.
【0024】上述の図6に示す出力回路2を以下の構成
とすることにより、より高速化が実現する。以下、構成
及び動作について説明する。図8はこの出力回路を示す
構成図である。反転データバス #DB 3 はインバータ回路
INV 6 入側に接続されており、インバータ回路 INV 6 出
側はインバータ回路INV 1 入側に接続されている。また
インバータ回路 INV 1 出側はトランジスタT12のゲート
に接続されている。このトランジスタT12は、一方は電
源に接続されたトランジスタT11と接続され、他方は接
地されている。そしてこのトランジスタT11,T12の接
続部は出力端子OUT に接続されている。By using the following configuration of the output circuit 2 shown in FIG. 6 , the speed can be further increased. Hereinafter, the configuration and operation will be described. FIG. 8 is a configuration diagram showing this output circuit. Inverted data bus #DB 3 is an inverter circuit
It is connected to the INV 6 entry side, out of the inverter circuit INV 6
The side is connected to the inverter circuit INV 1 input side. Also
The inverter circuit INV 1 delivery side is connected to the gate of the transistor T 12. The transistor T 12 is one is connected to the transistor T 11 which is connected to the power supply, the other is grounded. The connection of the transistors T 11, T 12 is connected to the output terminal OUT.
【0025】またデータバスDB 3 はインバータ回路 INV
5 入側に接続されており、インバータ回路 INV 5 出側は
インバータ回路 INV2 入側とトランジスタT13のゲート
とに接続されている。トランジスタT13は一方はトラン
ジスタT11のゲートと接続され、他方は接地されてい
る。インバータ回路 INV2 の出側はインバータ回路 INV
3 入側及びトランジスタT16に接続され、さらにこのト
ランジスタT16はトランジスタT11のゲートに接続され
ている。インバータ回路 INV3 の出側はインバータ回路
INV4 入側及びトランジスタT17に接続され、さらにこ
のトランジスタT17はトランジスタT16のゲートに接続
され、トランジスタT17のゲートは電源に接続されてい
る。インバータ回路 INV4 の出側は昇圧キャパシタCを
介してN-chのトランジスタT14及びP-chのトランジスタ
T15に接続されている。このトランジスタT15はトラン
ジスタT11のゲートに接続され、さらにゲートはインバ
ータ回路 INV 5 出側に接続され、トランジスタT15の基
板電位は昇圧キャパシタC側のノードに設定されてい
る。トランジスタT14のゲート及び昇圧キャパシタCと
接続されていない方の端子は電源に接続されている。The data bus DB 3 is connected to the inverter circuit INV
5 is connected to the inlet side, the inverter circuit INV 5 outlet side is connected to the gate of <br/> inverter circuit INV 2 inlet side and the transistor T 13. Transistor T 13 is one is connected to the gate of the transistor T 11, the other is grounded. The output side of the inverter circuit INV 2 is the inverter circuit INV
3 inlet side and connected to the transistor T 16, further the transistor T 16 is connected to the gate of the transistor T 11. Inverter circuit The output side of INV 3 is an inverter circuit
Is connected to INV 4 entry side and the transistor T 17, further the transistor T 17 is connected to the gate of the transistor T 16, the gate of the transistor T 17 is connected to the power supply. Exit side of the inverter circuit INV 4 is connected to the N-ch transistor T 14 and the transistor T 15 of the P-ch via a step-up capacitor C. The transistor T 15 is connected to the gate of the transistor T 11, further gate is inverted
Is connected to the over-capacitor circuit INV 5 exit side, the substrate potential of the transistor T 15 is set to the boost capacitor C of the node. A gate and boost capacitor C of the transistor T 14
The other terminal that is not connected is connected to the power supply.
【0026】以上の如き構成の出力回路では、読み出し
時以外はデータバスDB 3 ,反転データバス #DB 3 は電源
電圧Vssにプリチャージされており、トランジスタT11
のゲートはトランジスタT13によりVssにクランプされ
ている。このときトランジスタT15はオフしており、昇
圧キャパシタCはトランジスタT14によりVcc−Vtnに
プリチャージされている。次に“1”の読み出しが開始
されると、データバスDB 3 がVccに立ち上がり、トラン
ジスタT13がオフ、トランジスタT15がオンして昇圧キ
ャパシタCとトランジスタT11のゲートとが接続され、
トランジスタT11のゲートの電位はVcc−Vtn−x(x
は昇圧キャパシタCとトランジスタT11のゲート容量の
比で決定される)となる。このようにすると負荷容量で
あるトランジスタT11のゲートの駆動を早期にて行え
る。In the output circuit having the above-described configuration, the data bus DB 3 and the inverted data bus #DB 3 are precharged to the power supply voltage V ss except when reading is performed, and the transistor T 11
The gate is clamped to Vss by the transistor T 13. At this time, the transistor T 15 is off, the step-up capacitor C is precharged to Vcc-Vtn by the transistor T 14. Now reads "1" is started, the data bus DB 3 rises to Vcc, the transistor T 13 is turned off, the gate of the boosting capacitor C and the transistor T 11 the transistor T 15 is turned on is connected,
The potential of the gate of the transistor T 11 is Vcc-Vtn-x (x
A is determined by the ratio of the gate capacitance of the boost capacitor C and the transistor T 11). So that this and perform the driving of the gate of the transistor T 11 is a load capacitance at an early stage.
【0027】次にインバータ回路 INV2 の出力がVccに
立ち上がり、トランジスタT16のゲートがセルフブース
トにより昇圧され、トランジスタT11のゲートにVccが
与えられる。このとき既にある程度の電位に達している
ため、早期にトランジスタT16のゲートを立ち下げるこ
とができ、インバータ回路 INV3 の遅延時間を短く設定
することができる。このように上述の出力回路では昇圧
回路活性時の初期の段階で負荷容量の駆動を早期に開始
することができ、負荷容量を駆動するドライバで昇圧キ
ャパシタをチャージする必要がなくなるため昇圧動作の
高速化が可能となる。なお本発明の適用は半導体記憶装
置に限るものではなく、多段増幅器を有する他の半導体
装置にも適用することができる。[0027] Then the output of the inverter circuit INV 2 rises to Vcc, the gate of the transistor T 16 is boosted by the self-boosting, Vcc is applied to the gate of the transistor T 11. Because it is already reached a certain potential at this time, early can lowers the gate of the transistor T 16, it is possible to set shorter the delay time of the inverter circuit INV 3. As described above, in the above-described output circuit, the drive of the load capacitance can be started early in the initial stage when the booster circuit is activated, and the driver for driving the load capacitance does not need to charge the booster capacitor. Is possible. The application of the present invention is not limited to a semiconductor memory device, but can be applied to another semiconductor device having a multi-stage amplifier.
【0028】[0028]
【発明の効果】以上のように本発明に係る半導体記憶装
置では、増幅器を常時活性状態にしておいても、プリチ
ャージ状態では各増幅器の入力素子はオフに近い状態で
あり、貫通電流はほとんど流れず、またデータ入力時に
は設定電位を少しでも越えるとデータバスがオンしはじ
めるので、高速にてデータを伝達することができ、高速
且つ低消費電流にて多段増幅器を動作させ得る等、本発
明は優れた効果を奏する。As described above, in the semiconductor memory device according to the present invention, the input element of each amplifier is almost off in the precharge state even if the amplifier is always activated, and the through current is almost zero. The present invention does not flow, and the data bus starts to turn on when the potential slightly exceeds the set potential at the time of data input, so that data can be transmitted at high speed, and the multistage amplifier can be operated at high speed and with low current consumption. Has an excellent effect.
【図1】従来の多段増幅器におけるデータ出力系の階層
構造化の1例を示す説明図である。FIG. 1 is an explanatory diagram showing an example of a hierarchical structure of a data output system in a conventional multistage amplifier.
【図2】従来の多段増幅器を示す回路図である。FIG. 2 is a circuit diagram showing a conventional multi-stage amplifier.
【図3】図2に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 3 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.
【図4】第1発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。FIG. 4 is a circuit diagram showing a multi-stage amplifier provided in the semiconductor memory device according to the first invention.
【図5】図4に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 5 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.
【図6】第2発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。FIG. 6 is a circuit diagram showing a multi-stage amplifier provided in the semiconductor memory device according to the second invention.
【図7】図6に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 7 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.
【図8】高速動作が可能な出力回路を示す回路図であ
る。FIG. 8 is a circuit diagram showing an output circuit capable of high-speed operation.
1 メモリセルアレイ 2 出力回路 R1 第1リードアンプ R2 第2リードアンプ R3 第3リードアンプ PR プリチャージ回路 EQ1 ,EQ2 ,EQ3 イコライズ回路 T トランジスタ INVa ,INVb インバータ回路1 memory cell array 2 output circuit R1 first read amplifier R2 second read amplifier R3 third read amplifier PR precharge circuit EQ 1, EQ 2, EQ 3 equalizing circuit T transistor INV a, INV b inverter circuit
Claims (2)
される多段増幅器を有する半導体装置において、交互に
配設された一導電型トランジスタを入力部とするCMO
S型差動増幅器、及び他導電型トランジスタを入力部と
するCMOS型差動増幅器と、プリチャージ状態で、こ
れらの入力部がN-chトランジスタである場合はそのゲー
ト電圧をN-chトランジスタの閾値電圧Vtnとし、P-chト
ランジスタである場合はそのゲート電圧を(電源電圧−
P-chトランジスタの閾値電圧)とするように構成された
回路とを備えることを特徴とする半導体装置。1. A semiconductor device having a multi-stage amplifier constituted by connecting a plurality of CMOS amplifiers in a plurality of stages.
An S-type differential amplifier and a CMOS-type differential amplifier having a transistor of another conductivity type as an input unit are provided in a precharged state.
If these inputs are N-ch transistors,
The threshold voltage is the threshold voltage Vtn of the N-ch transistor, and the P-ch
If the transistor is a transistor, its gate voltage is set to (power supply voltage-
P-ch transistor threshold voltage)
A semiconductor device comprising: a circuit .
される多段増幅器を有する半導体装置において、CMO
S型差動増幅器と、CMOSインバータと、プリチャー
ジ状態で、CMOS型差動増幅器の入力部がN-chトラン
ジスタである場合はこのトランジスタのゲート電圧をN-
chトランジスタの閾値電圧、CMOSインバータのP-ch
トランジスタのゲート電圧を(電源電圧−P-chトランジ
スタの閾値電圧)とし、CMOS型差動増幅器の入力部
がP-chトランジスタである場合はこのトランジスタのゲ
ート電圧を(電源電圧−P-chトランジスタの閾値電
圧)、CMOSインバータのN-chトランジスタのゲート
電圧をN-chトランジスタの閾値電圧とするように構成さ
れた回路とを備えることを特徴とする半導体装置。2. A semiconductor device having a multi-stage amplifier constituted by connecting a plurality of CMOS-type amplifiers in a plurality of stages.
S-type differential amplifier, CMOS inverter, and precharger
In this state, the input section of the CMOS differential amplifier
If it is a transistor, set the gate voltage of this transistor to N-
ch transistor threshold voltage, CMOS inverter P-ch
Set the transistor gate voltage to (power supply voltage-P-ch
Input voltage of the CMOS differential amplifier
Is a P-ch transistor,
The gate voltage (power supply voltage-threshold voltage of P-ch transistor
Voltage), N-ch transistor gate of CMOS inverter
The voltage is configured to be the threshold voltage of the N-ch transistor.
The semiconductor device characterized in that it comprises a and a circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30496192A JP3157313B2 (en) | 1992-10-16 | 1992-10-16 | Semiconductor device |
Applications Claiming Priority (1)
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JP30496192A JP3157313B2 (en) | 1992-10-16 | 1992-10-16 | Semiconductor device |
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Family Applications (1)
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---|---|---|---|---|
KR100301822B1 (en) * | 1999-07-21 | 2001-11-01 | 김영환 | Sensing amp of nonvolatile ferroelectric memory device |
-
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- 1992-10-16 JP JP30496192A patent/JP3157313B2/en not_active Expired - Fee Related
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