JP3157313B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、多段増幅器を備える半
導体記憶装置等の半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a semiconductor memory device having a multi-stage amplifier.

【０００２】[0002]

【従来の技術】半導体記憶装置の記憶容量の増大に伴う
データ出力系の階層構造化及びチップ面積の増大に伴う
データバス寄生容量の増加に対応するために、多段増幅
器が用いられている。図１はデータ出力系の階層構造化
の１例を示すブロック図である。メモリセルアレイ１夫
々に第１リードアンプR1が設けられ、４つの第１リード
アンプR1，R1，R1，R1毎に１つの第２リードアンプR2が
設けられ、２つの第２リードアンプR2，R2に第３リード
アンプR3が設けられている。これら３段階のリードアン
プによりメモリセルアレイ１から出力されたデータは次
々に増幅され、第３リードアンプR3の出力は出力回路２
へ与えられる。このような多段増幅器においては、デー
タ信号の伝達速度及び各段の増幅器の消費電力が問題と
なる。2. Description of the Related Art Multistage amplifiers have been used in order to cope with an increase in the data output system hierarchical structure accompanying an increase in the storage capacity of a semiconductor memory device and an increase in the data bus parasitic capacitance accompanying an increase in a chip area. FIG. 1 is a block diagram showing an example of a hierarchical structure of a data output system. A first read amplifier R1 is provided for each of the memory cell arrays 1, one second read amplifier R2 is provided for every four first read amplifiers R1, R1, R1, R1, and two second read amplifiers R2, R2 are provided. A third read amplifier R3 is provided. The data output from the memory cell array 1 by these three stages of read amplifiers is amplified one after another, and the output of the third read amplifier R3 is
Given to. In such a multi-stage amplifier, the transmission speed of the data signal and the power consumption of the amplifier at each stage pose a problem.

【０００３】図２は第１，第２，第３リードアンプR1,
R2, R3にＮ型差動増幅器を用いた場合を示す回路図であ
り、夫々１個のリードアンプとこれらの接続状態とを示
す。第１リードアンプR1は以下のような構成である。即
ちP-chのトランジスタＴ_P1（Ｔ_P2，Ｔ_P3，Ｔ_P4）とN-ch
のトランジスタＴ_N1（Ｔ_N2，Ｔ_N3，Ｔ_N4）との４組の直
列回路が並列に接続され、そのP-ch側の接続部は電源
に、N-ch側の接続部はN-chのトランジスタＴ_G を介して
接地されている。そしてトランジスタＴ_N1，Ｔ_N2，
Ｔ_N3，Ｔ_N4のゲートはこの第１リードアンプR1の入力部
であり、トランジスタＴ_N1，Ｔ_N4のゲートは共にデータ
バスDB₁ に接続されており、トランジスタＴ_N2，Ｔ_N3の
ゲートは反転データバス #DB₁ に接続されている。さら
にトランジスタＴ_P1，Ｔ_P2（Ｔ_P3，Ｔ_P4）のゲートはト
ランジスタＴ_P2，Ｔ_N2（Ｔ_P4，Ｔ_N4）の接続部に接続さ
れており、トランジスタＴ_P1，Ｔ_N1（Ｔ_P3，Ｔ_N3）の接
続部はデータバスDB₂ （反転データバス #DB₂ ）に接続
されている。FIG. 2 shows first, second, and third read amplifiers R1, R2.
FIG. 9 is a circuit diagram showing a case where an N-type differential amplifier is used for R2 and R3, each showing one read amplifier and a connection state thereof. The first read amplifier R1 has the following configuration. That is, the P-ch transistors _TP1 ( _TP2 , _TP3 , _TP4 ) and N-ch
Of transistors T _N1 (T _N2 , T _N3 , T _N4 ) are connected in parallel, and the connection on the P-ch side is connected to the power supply, and the connection on the N-ch side is connected to the N-ch Are grounded via the transistor _TG of the first embodiment. And transistors T _N1 , T _N2 ,
The gate of T _N3, T _N4 is the input of the first read amplifier R1, the gate of the transistor T _N1, T _N4 are both connected to the data bus DB _1, the gate of the transistor T _N2, T _N3 is inverted Connected to data bus #DB ₁ . Further the gate of the transistor _{T P1, T P2 (T P3} , T P4) is connected to the connection portion of the transistors _{T P2, T N2 (T P4} , T N4), the transistor _{T P1, T N1 (T P3} , T The connection of _N3 ) is connected to the data bus DB ₂ (inverted data bus #DB ₂ ).

【０００４】また第２リードアンプR2及び第３リードア
ンプR3は第１リードアンプR1と同様の構成であり、同一
のスイッチング・レベルを持つように回路定数が決めら
れている。このように構成された第１リードアンプR1と
メモリセルアレイ１とを接続しているデータバスDB₁ ，
反転データバス #DB₁ 間にはプリチャージ回路PR及びイ
コライズ回路EQ₁ が介装されている。そして第１リード
アンプR1（第２リードアンプR2）と第２リードアンプR2
（第３リードアンプR3）とを接続しているデータバスDB
₂ （DB₃ ），反転データバス #DB₂ （ #DB₃ ）間にはイ
コライズ回路EQ₂ （EQ₃ ）が介装されており、第３リー
ドアンプR3と出力回路２とを接続しているデータバスDB
₄ ，反転データバス #DB₄ 間にはイコライズ回路EQ₄ が
介装されている。これらプリチャージ回路PR，イコライ
ズ回路EQ₁ ，EQ₂ ，EQ₃ ，EQ₄ へはイコライズ信号SEが
与えられるようになっており、各トランジスタＴ _G のゲ
ートへは増幅器活性化信号SAが与えられるようになって
いる。The second read amplifier R2 and the third read amplifier R3 have the same configuration as the first read amplifier R1, and circuit constants are determined so as to have the same switching level. The data bus DB ₁ , which connects the first read amplifier R1 thus configured and the memory cell array ₁ ,
Between the inverted data bus #DB ₁ precharge circuit PR and the equalizing circuit EQ ₁ is interposed. Then, the first read amplifier R1 (second read amplifier R2) and the second read amplifier R2
(The third read amplifier R3) and the data bus DB
₂ (DB ₃ ) and an inverted data bus #DB ₂ (#DB ₃ ), an equalizing circuit EQ ₂ (EQ ₃ ) is interposed, and connects the third read amplifier R3 and the output circuit 2 Data bus DB
₄ , an equalizing circuit EQ ₄ is interposed between the inverted data bus #DB ₄ . The precharge circuit PR and the equalize circuits EQ ₁ , EQ ₂ , EQ ₃ and EQ ₄ are supplied with an equalize signal SE , and the gate of each transistor _TG is supplied with an amplifier activation signal SA. It has become.

【０００５】次にこの多段増幅器の動作について説明す
る。図３はこの多段増幅器における動作を示すタイミン
グチャートである。まず初期状態ではイコライズ信号SE
が活性であり、プリチャージ回路PR，イコライズ回路EQ
₁ ，EQ₂ ，EQ₃ ，EQ₄ により各データバス対はプリチャ
ージ・イコライズされている。Next, the operation of the multistage amplifier will be described. FIG. 3 is a timing chart showing the operation of the multi-stage amplifier. First, in the initial state, the equalize signal SE
Are active, the precharge circuit PR and the equalize circuit EQ
_1, EQ _2, EQ _3, the data bus pair by EQ ₄ is a precharge equalize.

【０００６】そしてこのときアドレスが変化するとそれ
を受けてイコライズ信号SEが非活性化し、プリチャージ
・イコライズを中断する。次にメモリセルアレイ１より
データバスDB₁ にデータが出力されると、そのデータは
第１リードアンプR1，第２リードアンプR2及び第３リー
ドアンプR3において次々に高速にて増幅，伝達されて出
力回路２へ出力される。そしてイコライズ信号SEが活性
状態に戻ると各データバス対はプリチャージ状態へ戻
す。増幅器活性化信号SAは常時活性状態である。When the address changes at this time, the equalizing signal SE is inactivated in response to the change, and the precharge equalizing is interrupted. Then the data from the memory cell array 1 to the data bus DB ₁ is outputted, the data is first read amplifier R1, amplified one after another at high speed in the second read amplifier R2 and the third read amplifier R3, are transmitted output Output to the circuit 2. When the equalize signal SE returns to the active state, each data bus pair returns to the precharge state. Amplifier activation signal SA is always active.

【０００７】[0007]

【発明が解決しようとする課題】しかしこれらの増幅器
では、プリチャージ状態の電位がスイッチングレベルと
等しいためプリチャージ・イコライズ期間中に貫通電流
が流れ、余分な電流を消費するという問題があった。そ
こで図３に破線で示すように増幅器活性化信号SAをプリ
チャージ状態では非活性化しておき、メモリセルアレイ
からデータが出力されると同時に活性化させることが一
般的に行われている。このような動作を行うためには、
アドレスが変化してからメモリセルアレイよりデータが
出力されるまでの時間をシミュレートしなければならな
い。ところがこの時間はプロセスのばらつき，アクセス
するメモリセルの位置によって異なり、正確にシミュレ
ートすることは非常に困難である。従って伝達速度の低
下または消費電力量の増加は免れない。また新たにシミ
ュレート回路を必要とするので、チップ面積の増大につ
ながる。本発明は、かかる事情に鑑みてなされたもので
あり、多段増幅器を常時活性状態にしておいても、貫通
電流が流れない半導体装置を提供することを目的とす
る。However, in these amplifiers, since the potential in the precharge state is equal to the switching level, there is a problem that a through current flows during the precharge / equalization period and consumes extra current. Therefore, as shown by a broken line in FIG. 3, it is common practice to inactivate the amplifier activation signal SA in the precharge state and activate the amplifier activation signal SA at the same time when data is output from the memory cell array. In order to perform such an operation,
It is necessary to simulate the time from when the address changes until data is output from the memory cell array. However, this time varies depending on process variations and the location of the memory cell to be accessed, and it is very difficult to simulate accurately. Therefore, a reduction in transmission speed or an increase in power consumption is unavoidable. Further, a new simulation circuit is required, which leads to an increase in chip area. The present invention has been made in view of such circumstances, and has as its object to provide a semiconductor device in which a through current does not flow even when a multistage amplifier is always in an active state.

【０００８】[0008]

【課題を解決するための手段】第１発明に係る半導体装
置は、ＣＭＯＳ型増幅器を複数段接続して構成される多
段増幅器を有する半導体装置において、交互に配設され
た一導電型トランジスタを入力部とするＣＭＯＳ型差動
増幅器、及び他導電型トランジスタを入力部とするＣＭ
ＯＳ型差動増幅器と、プリチャージ状態で、これらの入
力部がN-chトランジスタである場合はそのゲート電圧を
N-chトランジスタの閾値電圧Ｖtnとし、P-chトランジス
タである場合はそのゲート電圧を（電源電圧−P-chトラ
ンジスタの閾値電圧）とするように構成された回路とを
備えることを特徴とする。第２発明に係る半導体装置
は、ＣＭＯＳ型増幅器を複数段接続して構成される多段
増幅器を有する半導体装置において、ＣＭＯＳ型差動増
幅器と、ＣＭＯＳインバータと、プリチャージ状態で、
ＣＭＯＳ型差動増幅器の入力部がN-chトランジスタであ
る場合はこのトランジスタのゲート電圧をN-chトランジ
スタの閾値電圧、ＣＭＯＳインバータのP-chトランジス
タのゲート電圧を（電源電圧−P-chトランジスタの閾値
電圧）とし、ＣＭＯＳ型差動増幅器の入力部がP-chトラ
ンジスタである場合はこのトランジスタのゲート電圧を
（電源電圧−P-chトランジスタの閾値電圧）、ＣＭＯＳ
インバータのN-chトランジスタのゲート電圧をN-chトラ
ンジスタの閾値電圧とするように構成された回路とを備
えることを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device having a multistage amplifier constituted by connecting a plurality of CMOS amplifiers in a multistage amplifier. -Type CMOS differential amplifier and CM using another conductive type transistor as an input unit
The OS-type differential amplifier and these inputs
If the power part is an N-ch transistor, the gate voltage
N-ch transistor threshold voltage Vtn, P-ch transistor
If the gate voltage is the
(A threshold voltage of a transistor) . A semiconductor device according to a second aspect of the present invention is a semiconductor device having a multi-stage amplifier configured by connecting a plurality of CMOS amplifiers in a plurality of stages .
The input part of the CMOS differential amplifier is an N-ch transistor.
The gate voltage of this transistor to N-ch transistor
Threshold voltage of transistor, P-ch transistor of CMOS inverter
The gate voltage of the transistor (power supply voltage-threshold of P-ch transistor
Voltage) and the input of the CMOS differential amplifier is a P-ch
If it is a transistor, set the gate voltage of this transistor to
(Power supply voltage-threshold voltage of P-ch transistor), CMOS
The gate voltage of the N-ch transistor of the inverter is
A circuit configured to set the threshold voltage of the transistor .

【０００９】[0009]

【作用】第１発明にあっては、一導電型トランジスタを
入力部とするＣＭＯＳ型差動増幅器と他導電型トランジ
スタを入力部とするＣＭＯＳ型差動増幅器とを交互に接
続し、回路構成により、プリチャージ状態で、例えば入
力部がN-chトランジスタである場合はそのゲート電圧を
閾値電圧Ｖtnとし、P-chトランジスタである場合はその
ゲート電圧を（電源電圧Ｖcc）−（閾値電圧Ｖtp）とす
るので、各増幅器を常時活性状態にしておいても、プリ
チャージ状態では各増幅器の入力素子はオフに近い状態
であり、貫通電流はほとんど流れない。またデータ入力
時には上述の電位を少しでも越えるとデータバスがオン
しはじめるので、高速にてデータを順次増幅，伝達する
ことができる。According to the first aspect of the present invention, a CMOS differential amplifier having a transistor of one conductivity type as an input portion and a CMOS differential amplifier having a transistor of another conductivity type as an input portion are alternately connected to each other. In the precharge state, for example, when the input section is an N-ch transistor, the gate voltage is set to a threshold voltage Vtn, and when the input section is a P-ch transistor, the gate voltage is set to (power supply voltage Vcc)-(threshold voltage Vtp). Therefore, even if each amplifier is always in an active state, in the precharge state, the input element of each amplifier is in a state close to off and almost no through current flows. In addition, at the time of data input, if the potential slightly exceeds the above-mentioned potential, the data bus starts to turn on, so that data can be sequentially amplified and transmitted at high speed.

【００１０】第２発明にあっては、ＣＭＯＳ型増幅器と
してＣＭＯＳ型差動増幅器とＣＭＯＳインバータとを用
い、回路構成により、プリチャージ状態で、例えばＣＭ
ＯＳ型差動増幅器の入力部がN-chトランジスタである場
合はこのトランジスタのゲート電圧を閾値電圧Ｖtn、Ｃ
ＭＯＳインバータのP-chトランジスタのゲート電圧を
（電源電圧Ｖcc）−（閾値電圧Ｖtp）とし、ＣＭＯＳ型
差動増幅器の入力部がP-chトランジスタである場合はこ
のトランジスタのゲート電圧を（電源電圧Ｖcc）−（閾
値電圧Ｖtp）、ＣＭＯＳインバータのN-chトランジスタ
のゲート電圧を閾値電圧Ｖtnとすることとしても第１発
明と同様の効果が得られる。According to the second invention, a CMOS differential amplifier and a CMOS inverter are used as the CMOS amplifier, and a CM configuration is used in a precharge state, for example, in a CM state.
When the input section of the OS type differential amplifier is an N-ch transistor, the gate voltage of this transistor is set to the threshold voltage Vtn, C
The gate voltage of the P-ch transistor of the MOS inverter is (power supply voltage Vcc)-(threshold voltage Vtp). When the input part of the CMOS type differential amplifier is a P-ch transistor, the gate voltage of this transistor is set to (power supply voltage). (Vcc)-(threshold voltage Vtp), the same effect as in the first invention can be obtained by setting the gate voltage of the N-ch transistor of the CMOS inverter to the threshold voltage Vtn.

【００１１】[0011]

【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図４は第１発明に係る半導体装置
を半導体記憶装置に適用した場合を示す回路図であり、
３段のＣＭＯＳ型差動増幅器を第１，第２，第３リード
アンプとして用いた場合を示す。図中１は、メモリセル
アレイであり、データバスDB₁ ，反転データバス #DB₁
を介してＮ型差動増幅器である第１リードアンプR1が接
続されている。そしてデータバスDB₂ ，反転データバス
BR> #DB₂ を介してＰ型差動増幅器である第２リードア
ンプR2が接続されており、データバスDB₃ ，反転データ
バス#DB₃ を介してＮ型差動増幅器である第３リードア
ンプR3が接続されている。さらにデータバスDB₄ ，反転
データバス #DB₄ を介して出力回路２に接続されてい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 4 is a circuit diagram showing a case where the semiconductor device according to the first invention is applied to a semiconductor memory device.
A case where a three-stage CMOS differential amplifier is used as first, second, and third read amplifiers will be described. In the figure, reference numeral 1 denotes a memory cell array, which includes a data bus DB ₁ and an inverted data bus #DB ₁
Is connected to a first read amplifier R1 as an N-type differential amplifier. And data bus DB ₂ , inverted data bus
BR>#DB ₂ via is connected to a second read amplifier R2 is a P-type differential amplifier, the data bus DB _3, the third lead via the inverted data bus #DB ₃ is a N-type differential amplifier Amplifier R3 is connected. Further, it is connected to the output circuit 2 via the data bus DB ₄ and the inverted data bus #DB ₄ .

【００１２】第１リードアンプR1は以下のような構成で
ある。即ちP-chのトランジスタＴ_P1（Ｔ_P2，Ｔ_P3，
Ｔ_P4）とN-chのトランジスタＴ_N1（Ｔ_N2，Ｔ_N3，Ｔ_N4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴ_N1，Ｔ_N2，Ｔ_N3，Ｔ_N4のゲートはこの
第１リードアンプR1の入力部であり、トランジスタ
Ｔ_N1，Ｔ_N4のゲートは共にデータバスDB₁ に接続されて
おり、トランジスタＴ_N2，Ｔ_N3のゲートは反転データバ
ス #DB₁ に接続されている。さらにトランジスタＴ_P1，
Ｔ_P2（Ｔ_P3，Ｔ_P4）のゲートはトランジスタＴ_P2，Ｔ_N2
（Ｔ_P4，Ｔ_N4）の接続部に接続されており、トランジス
タＴ_P1，Ｔ_N1（Ｔ_P3，Ｔ_P4）の接続部はデータバスDB₂
（反転データバス#DB₂ ）に接続されている。The first read amplifier R1 has the following configuration. That is, the P-ch transistor T _P1 (T _P2 , T _P3 ,
T _P4 ) and N-ch transistor T _N1 (T _N2 , T _N3 , T _N4 )
Are connected in parallel, and the connection part on the P-ch side is grounded and the connection part on the N-ch side is grounded. The gate of the transistor _{T N1, T N2, T N3} , T N4 is the input of the first read amplifier R1, the gate of the transistor T _N1, T _N4 are both connected to the data bus DB _1, the transistor T the gates of _N2, T _N3 is connected to the inverted data bus #DB _1. Further, the transistors T _P1 ,
_{T P2 (T P3, T P4} ) gate of the transistor T _P2, T _N2
(T _P4, T _N4) is connected to the connection portion of the connection portion of the transistors _{T P1, T N1 (T P3} , T P4) is a data bus DB ₂
(Inverted data bus #DB ₂ ).

【００１３】第２リードアンプR2は以下のような構成で
ある。即ちP-chのトランジスタＴ_P1（Ｔ_P2，Ｔ_P3，
Ｔ_P4）とN-chのトランジスタＴ_N1（Ｔ_N2，Ｔ_N3，Ｔ_N4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴ_P1，Ｔ_P2，Ｔ_P3，Ｔ_P4のゲートはこの
第２リードアンプR2の入力部であり、トランジスタＴ_P1
のゲートはデータバスDB₂に接続されている一方、トラ
ンジスタＴ_P5を介して電源に接続されている。トランジ
スタＴ_P4のゲートはデータバスDB₂ に接続されている一
方、トランジスタＴ _P6を介して電源に接続されている。
トランジスタＴ_P2，Ｔ_P3のゲートは反転データバス #DB
₂ に接続されている。さらにトランジスタＴ_N1，Ｔ
_N2（Ｔ_N3，Ｔ_N4）のゲートはトランジスタＴ_P2，Ｔ
_N2（Ｔ_P4，Ｔ_N4）の接続部に接続されており、トランジ
スタＴ_P1，Ｔ_N1の接続部はデータバスDB₃ に接続されて
いる一方、トランジスタＴ_P5のゲートにも接続されてい
る。トランジスタＴ_P3，Ｔ_N3の接続部は反転データバス
#DB₃ に接続されている一方、トランジスタＴ_P6のゲー
トにも接続されている。The second read amplifier R2 has the following configuration.
is there. That is, the P-ch transistor T_P1(T_P2, T_P3,
T_P4) And N-ch transistor T_N1(T_N2, T_N3, T_N4)
Are connected in parallel, and the connection on the P-ch side is
The connecting part is connected to the power supply, and the connecting part on the N-ch side is grounded. Soshi
The transistor T_P1, T_P2, T_P3, T_P4The gate of this
The input portion of the second read amplifier R2, which is a transistor T_P1
Gate is the data bus DB_TwoConnected to the
Transistor T_P5Connected to the power supply. Transi
Star T_P4Gate is the data bus DB_TwoConnected to one
One, transistor T _P6Connected to the power supply.
Transistor T_P2, T_P3Gate is inverted data bus #DB
_TwoIt is connected to the. Further, the transistor T_N1, T
_N2(T_N3, T_N4) Gate is transistor T_P2, T
_N2(T_P4, T_N4) Is connected to the connection
Star T_P1, T_N1Connection part is data bus DB_ThreeConnected to
While the transistor T_P5Also connected to the gate of
You. Transistor T_P3, T_N3Connection is inverted data bus
 #DB_ThreeWhile the transistor T_P6Game
Connected to the

【００１４】第３リードアンプR3は以下のような構成で
ある。即ちP-chのトランジスタＴ_P1（Ｔ_P2，Ｔ_P3，
Ｔ_P4）とN-chのトランジスタＴ_N1（Ｔ_N2，Ｔ_N3，Ｔ_N4）
との４組の直列回路が並列に接続され、そのP-ch側の接
続部は電源に、N-ch側の接続部は接地されている。そし
てトランジスタＴ_N1，Ｔ_N2，Ｔ_N3，Ｔ_N4のゲートはこの
第３リードアンプR3の入力部であり、トランジスタＴ_N1
のゲートはデータバスDB₃に接続されている一方、トラ
ンジスタＴ_N5を介して接地されている。トランジスタＴ
_N4のゲートはデータバスDB₃ に接続されている一方、ト
ランジスタＴ_N6を介して接地されている。トランジスタ
Ｔ_N2，Ｔ_N3のゲートは反転データバス #DB₃に接続され
ている。さらにトランジスタＴ_P1，Ｔ_P2（Ｔ_P3，Ｔ_P4）
のゲートはトランジスタＴ_P2，Ｔ_N2（Ｔ_P4，Ｔ_N4）の接
続部に接続されており、トランジスタＴ_P1，Ｔ_N1の接続
部はデータバスDB₄ に接続されている一方、トランジス
タＴ_N5のゲートにも接続されている。トランジスタ
Ｔ_P3，Ｔ_N3の接続部は反転データバス #DB₄ に接続され
ている一方、トランジスタＴ_N6のゲートにも接続されて
いる。The third read amplifier R3 has the following configuration. That is, the P-ch transistor T _P1 (T _P2 , T _P3 ,
T _P4 ) and N-ch transistor T _N1 (T _N2 , T _N3 , T _N4 )
Are connected in parallel, and the connection part on the P-ch side is grounded and the connection part on the N-ch side is grounded. The gates of the transistors T _N1 , T _N2 , T _N3 , and T _N4 are input portions of the third read amplifier R3, and the transistors T _N1
The gate while connected to the data bus DB _3, is grounded via the transistor T _N5. Transistor T
The gate of _N4 is one that is connected to the data bus DB _3, it is grounded via the transistor T _N6. The gate of the transistor T _N2, T _N3 is connected to the inverted data bus #DB _3. Further, transistors _TP1 and _TP2 ( _TP3 and _TP4 )
The gate is connected to the connection portion of the transistors _{T P2, T N2 (T P4} , T N4), one end of the transistor T _P1, T _N1 is connected to the data bus DB _4, the transistor T _N5 It is also connected to the gate. One end of the transistor T _P3, T _N3 is connected to the inverted data bus #DB _4, it is also connected to the gate of the transistor T _N6.

【００１５】データバスDB₁ ，反転データバス #DB₁ 間
にはプリチャージ回路PR及びイコライズ回路EQ₁ が介装
されており、データバスDB₂ ，反転データバス #DB
₂ 間，データバスDB₃ ，反転データバス #DB₃ 間，デー
タバスDB₄ ，反転データバス #DB₄ 間には夫々イコライ
ズ回路EQ₂ ，イコライズ回路EQ₃ ，イコライズ回路EQ₄
が介装されている。そしてこれらプリチャージ回路PR，
イコライズ回路EQ₁ ，EQ₂，EQ₃ ，EQ₄ にはイコライズ
信号SEが与えられるようになっている。A precharge circuit PR and an equalizing circuit EQ ₁ are interposed between the data bus DB ₁ and the inverted data bus #DB ₁ , and the data bus DB ₂ and the inverted data bus #DB
₂ , the data bus DB ₃ , the inverted data bus #DB ₃ , the data bus DB ₄ , and the inverted data bus #DB _{4, respectively, an} equalizing circuit EQ ₂ , an equalizing circuit EQ ₃ , and an equalizing circuit EQ ₄
Is interposed. And these precharge circuits PR,
An equalizing signal SE is supplied to the equalizing circuits EQ ₁ , EQ ₂ , EQ ₃ , and EQ ₄ .

【００１６】図５は図４に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ₁ によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴ_P5，Ｔ_P6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。同様にデータバス対DB３は帰還素子
であるＴ_N5，Ｔ_N6とイコライズ回路EQ₃ によりＶtnにプ
リチャージ・イコライズされる。データバス対DB４は第
３リードアンプR3の容量特性によりＶcc/2にプリチャー
ジ・イコライズされる。FIG. 5 is a timing chart showing the operation of the amplifier circuit having the configuration shown in FIG. In the initial state, since the equalize signal SE is active, each data bus pair is precharged and equalized as follows. That data bus pair DB1 are precharged and equalizing the threshold voltages Vtn of the N-ch transistor by the precharge circuit PR and the equalizing circuit EQ _1, the data bus pair DB2 first
Due to the resistance division between the input element of the read amplifier R1 and the transistors _TP5 and _TP6 which are feedback elements (power supply voltage Vcc)-
(P-ch transistor threshold voltage Vtp)
Equalized. Similarly the data bus pair DB3 is precharged and equalize the Vtn by T _N5, T _N6 equalizing circuit EQ ₃ is a feedback element. The data bus pair DB4 is precharged and equalized to Vcc / 2 by the capacitance characteristic of the third read amplifier R3.

【００１７】このようなプリチャージ状態では、第１リ
ードアンプR1，第２リードアンプR2，第３リードアンプ
R3はいずれも動作状態であるにもかかわらず、夫々の入
力素子のゲート電圧は閾値であるためほとんどカットオ
フ状態であり、貫通電流は極めて少ない。次にアドレス
が変化すると、メモリセルアレイ１よりデータバスD
B₁ ，反転データバス #DB₁ にデータが出力されるが、
その前にアドレスの変化を検知してイコライズ信号SEを
非活性状態とし、プリチャージ回路PR，イコライズ回路
EQ₁ ，EQ₂ ，EQ₃ ，EQ₄ を非活性状態としておく。そし
てこの状態でデータバスDB₁ ，反転データバス #DB₁ に
データが現れると、第１リードアンプR1，第２リードア
ンプR2，第３リードアンプR3は既に動作状態であるから
データは増幅されて出力回路２へ出力される。In such a precharge state, the first read amplifier R1, the second read amplifier R2, the third read amplifier
Although R3 is in the operating state, the gate voltage of each input element is almost the cutoff state because the gate voltage of the input element is a threshold value, and the through current is extremely small. Next, when the address changes, the data bus D is transferred from the memory cell array 1.
B ₁ , data is output to inverted data bus #DB ₁
Before that, the address change is detected and the equalize signal SE is deactivated, and the precharge circuit PR and the equalize circuit
_{EQ 1, EQ 2, EQ 3} , the EQ ₄ keep the inactive state. When data appears on the data bus DB ₁ and the inverted data bus #DB ₁ in this state, the data is amplified because the first read amplifier R1, the second read amplifier R2, and the third read amplifier R3 are already operating. Output to the output circuit 2.

【００１８】以上の如き構成の半導体記憶装置は、デー
タバスDB₁ ，反転データバス #DB₁にデータが現れた時
点で各リードアンプは動作状態であること、閾値から各
データバス対がオンしはじめるため次段の増幅器がデー
タの入力開始と同時に増幅作用が可能であること、帰還
素子は増幅器によるデータの反転によりカットオフする
ため増幅作用にほとんど影響を及ぼさないことにより高
速なデータの伝達が可能である。In the semiconductor memory device having the above configuration, each read amplifier is in the operating state when data appears on the data bus DB ₁ and the inverted data bus #DB ₁ , and each data bus pair is turned on based on the threshold value. To start, the next-stage amplifier can amplify at the same time as the start of data input, and the feedback element cuts off due to the inversion of the data by the amplifier. It is possible.

【００１９】図６は第２発明に係る半導体装置を示す回
路図であり、増幅段が２段の半導体記憶装置の場合を示
す。メモリセルアレイ１にデータバスDB₁ ，反転データ
バス#DB₁ を介してＮ型差動増幅器である第１リードア
ンプR1が接続されており、第１リードアンプR1の構成は
図４に示すものと同様である。この第１リードアンプR1
にはデータバスDB₂ ，反転データバス #DB₂ を介して、
第２リードアンプR2としてのＣＭＯＳインバータ回路 I
NV_a ,INV_b が夫々接続されている。そしてこのＣＭＯＳ
インバータ回路 INV_a ,INV_b は夫々データバスDB₃ ，反
転データバス #DB₃ を介して出力回路２に接続されてい
る。FIG. 6 is a circuit diagram showing a semiconductor device according to the second invention, and shows a case where the semiconductor memory device has two amplification stages. Data bus DB ₁ to the memory cell array 1 is connected with a first read amplifier R1 through an inverting data bus #DB ₁ is a N-type differential amplifier, the configuration of the first read amplifier R1 is as shown in FIG. 4 The same is true. This first read amplifier R1
Via the data bus DB ₂ and the inverted data bus #DB ₂
CMOS inverter circuit as second read amplifier R2 I
NV _a and INV _b are connected respectively. And this CMOS
The inverter circuits INV _a and INV _b are connected to the output circuit 2 via the data bus DB ₃ and the inverted data bus #DB ₃ respectively.

【００２０】インバータ回路 INV_a の入側はP-chのトラ
ンジスタＴ_P7を介して電源にも接続されており、インバ
ータ回路 INV_a の出側にトランジスタＴ_P7のゲートが接
続されている。またインバータ回路 INV_b の入側はP-ch
のトランジスタＴ_P8を介して電源にも接続されており、
インバータ回路 INV_b の出側にトランジスタＴ_P8のゲー
トが接続されている。The entry side of the inverter circuit INV _a is also connected to the power supply through the transistor T _P7 of P-ch, the output side of the inverter circuit INV _a gate of the transistor T _P7 is connected. The input side of the inverter circuit INV _b is P-ch
_Is also connected to the power supply via the transistor T _P8 of
The gate of the transistor T _P8 is connected to the output side of the inverter circuit INV _b.

【００２１】また図４の場合と同様にデータバスDB₁ ，
反転データバス #DB₁ 間にはプリチャージ回路PR及びイ
コライズ回路EQ₁ が介装されており、データバスDB
₂ （DB₃），反転データバス #DB₂ （ #DB₃ ）間にはイ
コライズ回路EQ₂ （EQ₃ ）が介装されている。そしてこ
れらプリチャージ回路PR，イコライズ回路EQ₁ ，EQ₂ ，
EQ₃ へはイコライズ信号SEが与えられるようになってい
る。As in the case of FIG. 4, data buses DB ₁ ,
A precharge circuit PR and an equalizing circuit EQ ₁ are interposed between the inverted data bus #DB ₁ and the data bus DB.
₂ (DB ₃ ) and an inverted data bus #DB ₂ (#DB ₃ ), an equalizing circuit EQ ₂ (EQ ₃ ) is interposed. These precharge circuits PR, equalize circuits EQ ₁ , EQ ₂ ,
EQ ₃ is provided with an equalizing signal SE .

【００２２】図７は図６に示す構成の増幅器回路におけ
る動作を示すタイミングチャートである。初期状態では
イコライズ信号SEは活性であることにより各データバス
対は以下のようにプリチャージ・イコライズされる。即
ちデータバス対DB１はプリチャージ回路PR及びイコライ
ズ回路EQ₁ によりN-chトランジスタの閾値電圧Ｖtnにプ
リチャージ・イコライズされ、データバス対DB２は第１
リードアンプR1の入力素子と帰還素子であるトランジス
タＴ_P5，Ｔ_P6との抵抗分割により（電源電圧Ｖcc）−
（P-chトランジスタの閾値電圧Ｖtp）にプリチャージ・
イコライズされる。このときインバータ回路 INV_a ,INV
_b はほとんどカットオフしているためデータバス対DB３
は略Ｖssにプリチャージ・イコライズされている。この
場合も図４の場合と同様、プリチャージ状態に流れる貫
通電流は極めて少なく、また高速なデータの伝達も可能
である。FIG. 7 is a timing chart showing the operation of the amplifier circuit having the configuration shown in FIG. In the initial state, since the equalize signal SE is active, each data bus pair is precharged and equalized as follows. That data bus pair DB1 are precharged and equalizing the threshold voltages Vtn of the N-ch transistor by the precharge circuit PR and the equalizing circuit EQ _1, the data bus pair DB2 first
Due to the resistance division between the input element of the read amplifier R1 and the transistors _TP5 and _TP6 which are feedback elements (power supply voltage Vcc)-
(P-ch transistor threshold voltage Vtp)
Equalized. At this time, the inverter circuits INV _a and INV
_b is almost cut off, so data bus vs. DB3
Are precharged and equalized to approximately Vss. In this case, as in the case of FIG. 4, the through current flowing in the precharge state is extremely small, and high-speed data transmission is possible.

【００２３】なお第１リードアンプR1である差動増幅器
の入力部をP-chのトランジスタとし、プリチャージ状態
のこのトランジスタのゲート電圧がＶcc−Ｖtpであり、
ＣＭＯＳインバータのN-chのトランジスタのゲート電圧
がＶtnであるような回路構成としても同様の効果が得ら
れる。The input section of the differential amplifier as the first read amplifier R1 is a P-ch transistor, and the gate voltage of this transistor in a precharged state is Vcc-Vtp.
The same effect can be obtained by a circuit configuration in which the gate voltage of the N-ch transistor of the CMOS inverter is Vtn.

【００２４】上述の図６に示す出力回路２を以下の構成
とすることにより、より高速化が実現する。以下、構成
及び動作について説明する。図８はこの出力回路を示す
構成図である。反転データバス #DB ₃ はインバータ回路
INV ₆ 入側に接続されており、インバータ回路 INV ₆ 出
側はインバータ回路INV ₁ 入側に接続されている。また
インバータ回路 INV ₁ 出側はトランジスタＴ₁₂のゲート
に接続されている。このトランジスタＴ₁₂は、一方は電
源に接続されたトランジスタＴ₁₁と接続され、他方は接
地されている。そしてこのトランジスタＴ₁₁，Ｔ₁₂の接
続部は出力端子OUT に接続されている。By using the following configuration of the output circuit 2 shown in FIG. 6 , the speed can be further increased. Hereinafter, the configuration and operation will be described. FIG. 8 is a configuration diagram showing this output circuit. Inverted data bus #DB ₃ is an inverter circuit
It is connected to the INV ₆ entry side, out of the inverter circuit INV ₆
The side is connected to the inverter circuit INV ₁ input side. Also
The inverter circuit INV ₁ delivery side is connected to the gate of the transistor T _12. The transistor T ₁₂ is one is connected to the transistor T ₁₁ which is connected to the power supply, the other is grounded. The connection of the transistors T _11, T ₁₂ is connected to the output terminal OUT.

【００２５】またデータバスDB ₃ はインバータ回路 INV
₅ 入側に接続されており、インバータ回路 INV ₅ 出側は
インバータ回路 INV₂ 入側とトランジスタＴ₁₃のゲート
とに接続されている。トランジスタＴ₁₃は一方はトラン
ジスタＴ₁₁のゲートと接続され、他方は接地されてい
る。インバータ回路 INV₂ の出側はインバータ回路 INV
₃ 入側及びトランジスタＴ₁₆に接続され、さらにこのト
ランジスタＴ₁₆はトランジスタＴ₁₁のゲートに接続され
ている。インバータ回路 INV₃ の出側はインバータ回路
INV₄ 入側及びトランジスタＴ₁₇に接続され、さらにこ
のトランジスタＴ₁₇はトランジスタＴ₁₆のゲートに接続
され、トランジスタＴ₁₇のゲートは電源に接続されてい
る。インバータ回路 INV₄ の出側は昇圧キャパシタＣを
介してN-chのトランジスタＴ₁₄及びP-chのトランジスタ
Ｔ₁₅に接続されている。このトランジスタＴ₁₅はトラン
ジスタＴ₁₁のゲートに接続され、さらにゲートはインバ
ータ回路 INV ₅ 出側に接続され、トランジスタＴ₁₅の基
板電位は昇圧キャパシタＣ側のノードに設定されてい
る。トランジスタＴ₁₄のゲート及び昇圧キャパシタＣと
接続されていない方の端子は電源に接続されている。The data bus DB ₃ is connected to the inverter circuit INV
₅ is connected to the inlet side, the inverter circuit INV ₅ outlet side is connected to the gate of <br/> inverter circuit INV ₂ inlet side and the transistor T _13. Transistor T ₁₃ is one is connected to the gate of the transistor T _11, the other is grounded. The output side of the inverter circuit INV ₂ is the inverter circuit INV
₃ inlet side and connected to the transistor T _16, further the transistor T ₁₆ is connected to the gate of the transistor T _11. Inverter circuit The output side of INV ₃ is an inverter circuit
Is connected to INV ₄ entry side and the transistor T _17, further the transistor T ₁₇ is connected to the gate of the transistor T _16, the gate of the transistor T ₁₇ is connected to the power supply. Exit side of the inverter circuit INV ₄ is connected to the N-ch transistor T ₁₄ and the transistor T ₁₅ of the P-ch via a step-up capacitor C. The transistor T ₁₅ is connected to the gate of the transistor T _11, further gate is inverted
Is connected to the over-capacitor circuit INV ₅ exit side, the substrate potential of the transistor T ₁₅ is set to the boost capacitor C of the node. A gate and boost capacitor C of the transistor T ₁₄
The other terminal that is not connected is connected to the power supply.

【００２６】以上の如き構成の出力回路では、読み出し
時以外はデータバスDB ₃ ，反転データバス #DB ₃ は電源
電圧Ｖssにプリチャージされており、トランジスタＴ₁₁
のゲートはトランジスタＴ₁₃によりＶssにクランプされ
ている。このときトランジスタＴ₁₅はオフしており、昇
圧キャパシタＣはトランジスタＴ₁₄によりＶcc−Ｖtnに
プリチャージされている。次に“１”の読み出しが開始
されると、データバスDB ₃ がＶccに立ち上がり、トラン
ジスタＴ₁₃がオフ、トランジスタＴ₁₅がオンして昇圧キ
ャパシタＣとトランジスタＴ₁₁のゲートとが接続され、
トランジスタＴ₁₁のゲートの電位はＶcc−Ｖtn−ｘ（ｘ
は昇圧キャパシタＣとトランジスタＴ₁₁のゲート容量の
比で決定される）となる。このようにすると負荷容量で
あるトランジスタＴ₁₁のゲートの駆動を早期にて行え
る。In the output circuit having the above-described configuration, the data bus DB ₃ and the inverted data bus #DB ₃ are precharged to the power supply voltage V ss except when reading is performed, and the transistor T ₁₁
The gate is clamped to Vss by the transistor T _13. At this time, the transistor T ₁₅ is off, the step-up capacitor C is precharged to Vcc-Vtn by the transistor T _14. Now reads "1" is started, the data bus DB ₃ rises to Vcc, the transistor T ₁₃ is turned off, the gate of the boosting capacitor C and the transistor T ₁₁ the transistor T ₁₅ is turned on is connected,
The potential of the gate of the transistor T ₁₁ is Vcc-Vtn-x (x
A is determined by the ratio of the gate capacitance of the boost capacitor C and the transistor T _11). So that this and perform the driving of the gate of the transistor T ₁₁ is a load capacitance at an early stage.

【００２７】次にインバータ回路 INV₂ の出力がＶccに
立ち上がり、トランジスタＴ₁₆のゲートがセルフブース
トにより昇圧され、トランジスタＴ₁₁のゲートにＶccが
与えられる。このとき既にある程度の電位に達している
ため、早期にトランジスタＴ₁₆のゲートを立ち下げるこ
とができ、インバータ回路 INV₃ の遅延時間を短く設定
することができる。このように上述の出力回路では昇圧
回路活性時の初期の段階で負荷容量の駆動を早期に開始
することができ、負荷容量を駆動するドライバで昇圧キ
ャパシタをチャージする必要がなくなるため昇圧動作の
高速化が可能となる。なお本発明の適用は半導体記憶装
置に限るものではなく、多段増幅器を有する他の半導体
装置にも適用することができる。[0027] Then the output of the inverter circuit INV ₂ rises to Vcc, the gate of the transistor T ₁₆ is boosted by the self-boosting, Vcc is applied to the gate of the transistor T _11. Because it is already reached a certain potential at this time, early can lowers the gate of the transistor T _16, it is possible to set shorter the delay time of the inverter circuit INV _3. As described above, in the above-described output circuit, the drive of the load capacitance can be started early in the initial stage when the booster circuit is activated, and the driver for driving the load capacitance does not need to charge the booster capacitor. Is possible. The application of the present invention is not limited to a semiconductor memory device, but can be applied to another semiconductor device having a multi-stage amplifier.

【００２８】[0028]

【発明の効果】以上のように本発明に係る半導体記憶装
置では、増幅器を常時活性状態にしておいても、プリチ
ャージ状態では各増幅器の入力素子はオフに近い状態で
あり、貫通電流はほとんど流れず、またデータ入力時に
は設定電位を少しでも越えるとデータバスがオンしはじ
めるので、高速にてデータを伝達することができ、高速
且つ低消費電流にて多段増幅器を動作させ得る等、本発
明は優れた効果を奏する。As described above, in the semiconductor memory device according to the present invention, the input element of each amplifier is almost off in the precharge state even if the amplifier is always activated, and the through current is almost zero. The present invention does not flow, and the data bus starts to turn on when the potential slightly exceeds the set potential at the time of data input, so that data can be transmitted at high speed, and the multistage amplifier can be operated at high speed and with low current consumption. Has an excellent effect.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の多段増幅器におけるデータ出力系の階層
構造化の１例を示す説明図である。FIG. 1 is an explanatory diagram showing an example of a hierarchical structure of a data output system in a conventional multistage amplifier.

【図２】従来の多段増幅器を示す回路図である。FIG. 2 is a circuit diagram showing a conventional multi-stage amplifier.

【図３】図２に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 3 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.

【図４】第１発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。FIG. 4 is a circuit diagram showing a multi-stage amplifier provided in the semiconductor memory device according to the first invention.

【図５】図４に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 5 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.

【図６】第２発明に係る半導体記憶装置に設ける多段増
幅器を示す回路図である。FIG. 6 is a circuit diagram showing a multi-stage amplifier provided in the semiconductor memory device according to the second invention.

【図７】図６に示す多段増幅器の動作を示すタイミング
チャートである。FIG. 7 is a timing chart showing the operation of the multi-stage amplifier shown in FIG.

【図８】高速動作が可能な出力回路を示す回路図であ
る。FIG. 8 is a circuit diagram showing an output circuit capable of high-speed operation.

【符号の説明】[Explanation of symbols]

１ メモリセルアレイ ２ 出力回路 R1 第１リードアンプ R2 第２リードアンプ R3 第３リードアンプ PR プリチャージ回路 EQ₁ ，EQ₂ ，EQ₃ イコライズ回路 Ｔ トランジスタ INV_a ,INV_b インバータ回路1 memory cell array 2 output circuit R1 first read amplifier R2 second read amplifier R3 third read amplifier PR precharge circuit EQ _1, EQ _2, EQ ₃ equalizing circuit T transistor INV _a, INV _b inverter circuit

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＣＭＯＳ型増幅器を複数段接続して構成
される多段増幅器を有する半導体装置において、交互に
配設された一導電型トランジスタを入力部とするＣＭＯ
Ｓ型差動増幅器、及び他導電型トランジスタを入力部と
するＣＭＯＳ型差動増幅器と、プリチャージ状態で、こ
れらの入力部がN-chトランジスタである場合はそのゲー
ト電圧をN-chトランジスタの閾値電圧Ｖtnとし、P-chト
ランジスタである場合はそのゲート電圧を（電源電圧−
P-chトランジスタの閾値電圧）とするように構成された
回路とを備えることを特徴とする半導体装置。1. A semiconductor device having a multi-stage amplifier constituted by connecting a plurality of CMOS amplifiers in a plurality of stages.
An S-type differential amplifier and a CMOS-type differential amplifier having a transistor of another conductivity type as an input unit are provided in a precharged state.
If these inputs are N-ch transistors,
The threshold voltage is the threshold voltage Vtn of the N-ch transistor, and the P-ch
If the transistor is a transistor, its gate voltage is set to (power supply voltage-
P-ch transistor threshold voltage)
A semiconductor device comprising: a circuit . 【請求項２】 ＣＭＯＳ型増幅器を複数段接続して構成
される多段増幅器を有する半導体装置において、ＣＭＯ
Ｓ型差動増幅器と、ＣＭＯＳインバータと、プリチャー
ジ状態で、ＣＭＯＳ型差動増幅器の入力部がN-chトラン
ジスタである場合はこのトランジスタのゲート電圧をN-
chトランジスタの閾値電圧、ＣＭＯＳインバータのP-ch
トランジスタのゲート電圧を（電源電圧−P-chトランジ
スタの閾値電圧）とし、ＣＭＯＳ型差動増幅器の入力部
がP-chトランジスタである場合はこのトランジスタのゲ
ート電圧を（電源電圧−P-chトランジスタの閾値電
圧）、ＣＭＯＳインバータのN-chトランジスタのゲート
電圧をN-chトランジスタの閾値電圧とするように構成さ
れた回路とを備えることを特徴とする半導体装置。2. A semiconductor device having a multi-stage amplifier constituted by connecting a plurality of CMOS-type amplifiers in a plurality of stages.
S-type differential amplifier, CMOS inverter, and precharger
In this state, the input section of the CMOS differential amplifier
If it is a transistor, set the gate voltage of this transistor to N-
ch transistor threshold voltage, CMOS inverter P-ch
Set the transistor gate voltage to (power supply voltage-P-ch
Input voltage of the CMOS differential amplifier
Is a P-ch transistor,
The gate voltage (power supply voltage-threshold voltage of P-ch transistor
Voltage), N-ch transistor gate of CMOS inverter
The voltage is configured to be the threshold voltage of the N-ch transistor.
The semiconductor device characterized in that it comprises a and a circuit.