JPH04113583A - Driving circuit for sense amplifier - Google Patents
Driving circuit for sense amplifierInfo
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- 230000003321 amplification Effects 0.000 claims abstract description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 10
- 230000004913 activation Effects 0.000 claims description 11
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 4
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 2
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセンスアンプ（増幅器）駆動回路に関り、特に
ＭＯＳダイナミック・ランダム・アクセス・メモリのセ
ンスアンプ駆動回路に関スる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a sense amplifier drive circuit, and particularly to a sense amplifier drive circuit for a MOS dynamic random access memory.
近年、ＭＯＳダイナミック・ランダム・７クセス・メモ
リにおいては、容量の増加に伴なう消費電流の増大等の
理由により、デジット線のプリチャージレベルをおおむ
ね１ ／ ２ Ｖ ｃｃとするセンスアンプ部の回路が
使用されている。第６図は従来のこの種のＭＯＳダイナ
ミック・ランダム・アクセス・メモリのセンスアンプ回
路及びセンスアンプ駆動回路の回路図であり、第７図は
その動作波形図である。In recent years, in MOS dynamic random 7-access memory, due to reasons such as an increase in current consumption due to an increase in capacity, the sense amplifier circuit has been designed to set the precharge level of the digit line to approximately 1/2 V cc. is used. FIG. 6 is a circuit diagram of a sense amplifier circuit and a sense amplifier drive circuit of a conventional MOS dynamic random access memory of this type, and FIG. 7 is an operating waveform diagram thereof.
第６図において、本回路は、センスアンプ駆動回路１１
と、センスアンプ回路１２とを備えている。センスアン
プ駆動回路１１は、インバータエエ、と、トランジスタ
Ｑ ＩＡＩ ＱＩＢＩ Ｑ！ＡＩ ０４ＢＩＱ！＋、
Ｑ３２とを有する。センスアンプ回路ＩＱは、トランジ
スタ４１，４２，４３，５１，５２，５３゜５４、・・
・、トランジスタＱ６８．コンデンサＣａｌを備えてい
る。In FIG. 6, this circuit includes a sense amplifier drive circuit 11
and a sense amplifier circuit 12. The sense amplifier drive circuit 11 includes an inverter A, a transistor Q IAI QIBI Q! AI 04BIQ! +,
Q32. The sense amplifier circuit IQ includes transistors 41, 42, 43, 51, 52, 53°54,...
, transistor Q68. It is equipped with a capacitor Cal.
第６図のセンスアンプ駆動回路１１において、信号φＰ
１゜はプリチャージ制御信号であり、活性化すると、第
７図にも示すように、センスアンプ回路のＰチャンネル
・フリラフ・フロップ部のコモンソースである所の信号
φＳＡと、Ｎチャンネル・フリップ・フロップ部のコモ
ンソースである所の信号φＳＡＢ 、及びセンスアンプ
回路１２のデジット線対を導通した電位である信号φＫ
Ｖの３つを、トランジスタＱ３．．Ｑ、２を介して、互
いに導通させ、等電位とする。信号φＡＣＴｌ＋及び信
号φＡＣＴ２は、共にセンスアンプ回路１２の活性化信
号である。In the sense amplifier drive circuit 11 of FIG. 6, the signal φP
1° is a precharge control signal, and when activated, as shown in FIG. The signal φSAB which is the common source of the flop section, and the signal φK which is the potential that conducts the digit line pair of the sense amplifier circuit 12.
V are connected to transistors Q3. ．． They are electrically connected to each other through Q and 2 to have equal potential. Signal φACTl+ and signal φACT2 are both activation signals for sense amplifier circuit 12.
信号φ、。、１は、トランジスタＱ２Ａ及びインバータ
■１を介して、トランジスタＣＩＡに接続され、信号φ
ＡＣＴ２は、トランジスタＱ２Ｂ及びインバータ■２を
介して、トランジスタＱ１Ｂに接続されている。信号φ
ＡＣＴ ｌは、センスアンプ活性化初期のデジット線対
の微小差電位を増幅する為の活性化信号であり、信号φ
ＡＣＴ２は信号φＡｅＴ ＋で増幅されたデジット線対
の差電位を各々電源電位及び接地電位上短時間で増幅す
る為の活性化信号である′。第６図のセンス７ンプ回路
１２において、トランジスタＱ４１＋Ｑ４□、Ｑ４３は
プリチャージ制御信号φＰＲＣの活性化により、デジッ
ト線対と信号φ８ｖを導通する為の手段であり、トラン
ジスタＱ６１及びコンデンサＣ６１はメモリセルを構成
している。トランジスタＱＳＩＩＱ５２は、Ｐチャンネ
ルトランジスタで構成されたフリップ・フロップであり
、トランジスタＱ５３１ Ｑ５４はＮチャンネルトラン
ジスタで構成されたフリップ・フロップであり、トラン
ジスタＱ ５１．５２．５３．５４でデジット線ＤＬ及
びＤＬＢに接続され、信号φＳＡ及びφＳＡＢを活性化
信号とする差動増幅回路となっている。Signal φ,. , 1 are connected to the transistor CIA through the transistor Q2A and the inverter 1, and the signal φ
ACT2 is connected to transistor Q1B via transistor Q2B and inverter 2. signal φ
ACT l is an activation signal for amplifying the minute difference potential between the digit line pair at the initial stage of activation of the sense amplifier, and the signal φ
ACT2 is an activation signal for amplifying the potential difference between the digit line pair amplified by the signal φAeT+ in a short time above the power supply potential and the ground potential, respectively. In the sense 7 amplifier circuit 12 of FIG. 6, transistors Q41+Q4□ and Q43 are means for connecting the digit line pair and the signal φ8v by activation of the precharge control signal φPRC, and the transistor Q61 and capacitor C61 are the memory cells. It consists of Transistor QSIIQ52 is a flip-flop composed of P-channel transistors, transistors Q531 and Q54 are flip-flops composed of N-channel transistors, and transistors Q51, 52, 53, and 54 are connected to digit lines DL and DLB. are connected to form a differential amplifier circuit using signals φSA and φSAB as activation signals.
次に第７図も参照して第６図の動作を説明する。Next, the operation shown in FIG. 6 will be explained with reference to FIG. 7 as well.
最初にＭＯＳダイナミック・ランダム・アクセス・メモ
リ（以下メモリと称する）が非活性時には、信号φＰＲ
Ｃは高電位、信号φい。、１．φＡＣア、及びワード線
の電位である信号φＷＬは低電位となっており、ビット
線対ＤＬ、ＤＬＢ及びセンスアンプ回路１２のＰチャン
ネル・フリップ・フリップ゛のコモンソースである所の
信号φＳＡ、及びＮチャンネル・フリップ・フロップの
コモンソースである所の信号φＳＡＢは導通され、その
電位はおおむねｌ／２ｖｏｃとなっている。次にメモリ
が活性化されると、信号φＰＲＣが低電位となり、信号
φＳＡｒ φ５ＡＩＩ 、 Ｄ Ｌ 。Initially, when the MOS dynamic random access memory (hereinafter referred to as memory) is inactive, the signal φPR
C is a high potential, and the signal φ is high. , 1. The signal φWL, which is the potential of φAC and the word line, is at a low potential, and the signal φSA, which is the common source of the bit line pair DL, DLB and the P-channel flip-flop of the sense amplifier circuit 12, and The signal φSAB, which is the common source of the N-channel flip-flop, is rendered conductive, and its potential is approximately l/2voc. Next, when the memory is activated, the signal φPRC becomes a low potential, and the signals φSAr φ5AII, D L .
及びＤＬＢは非導通状態となり、選択ワード線φＷＬが
高電位となることにより、トランジスタＱ６□を介して
コンデンサＣ６１がデジット線ＤＬと導通する。ここで
、コンデンサＣａｌに接地電位が蓄積されているとすれ
ば、デジット線ＤＬの電位はデジット線ＤＬとコンデン
サＣ６１との容量比に応じてその電位が低下し、デジッ
ト線ＤＬＢとの間に差電位が生じる。次に、センスアン
プ駆動回路１１の活性化信号である信号φ、。Ｔ１及び
φ、。７□が順次活性化されると、デジット線対の差電
位は増幅され、デジット線ＤＬは接地電位、デジット線
ＤＬＢは電源電位となる。and DLB become non-conductive, and the selected word line φWL becomes high potential, so that the capacitor C61 becomes conductive with the digit line DL via the transistor Q6□. Here, if the ground potential is stored in the capacitor Cal, the potential of the digit line DL decreases according to the capacitance ratio of the digit line DL and the capacitor C61, and there is a difference between it and the digit line DLB. A potential is generated. Next, a signal φ, which is an activation signal of the sense amplifier drive circuit 11. T1 and φ,. When 7□ are sequentially activated, the potential difference between the digit line pair is amplified, and the digit line DL becomes the ground potential and the digit line DLB becomes the power supply potential.
前述した従来のセンスアンプ駆動回路１１においては、
第７図の時刻ｔ１に示すように、デジット線対の差電位
を増幅時に差電位の増幅が遅くなる時刻が存在する。そ
の理由は、センスアンプ回路１２のフリップ・フロップ
部よりφｓＡ！＋へ流れる電流がデジット線対の差電位
がある程度大きくなった点に極大値をもち、この極大値
により単調に低下させるべき信号φＳＡＨの電位が一時
期上昇を起こすことによる。信号φ、Ａに関しても同様
である。前述の電流の極大値は、センスアンプ動作の高
速化及び差電位に対する分解能の向上に対して大きな障
害となっていた。In the conventional sense amplifier drive circuit 11 described above,
As shown at time t1 in FIG. 7, when amplifying the potential difference between the digit line pair, there is a time when the amplification of the potential difference becomes slow. The reason is that φsA! from the flip-flop section of the sense amplifier circuit 12! This is because the current flowing to + has a maximum value at a point where the potential difference between the digit line pair becomes large to some extent, and this maximum value causes the potential of the signal φSAH, which should be monotonically lowered, to temporarily rise. The same applies to signals φ and A. The above-mentioned local maximum value of the current has been a major obstacle to increasing the speed of the sense amplifier operation and improving the resolution with respect to the potential difference.
本発明の目的は、前記問題点を解決し、センスアンプ動
作を高速化し、差電位に対する分解能を向上させるよう
にしたセンスアンプ駆動回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a sense amplifier drive circuit that solves the above-mentioned problems, speeds up the sense amplifier operation, and improves the resolution of potential differences.
本発明のセンスアンプ駆動回路の構成は、基準電圧発生
回路と、センスアンプ活性化時に前記基準電圧発生回路
の圧力電位とセンスアンプ回路からのコモンソース部の
電位との差動増幅を行なう差動増幅回路とを備え、前記
センスアンプ回路の活性化速度を制御するようになした
ことを特徴とする。The configuration of the sense amplifier drive circuit of the present invention includes a reference voltage generation circuit and a differential amplifier that performs differential amplification between the pressure potential of the reference voltage generation circuit and the potential of the common source section from the sense amplifier circuit when the sense amplifier is activated. and an amplifier circuit, and the activation speed of the sense amplifier circuit is controlled.
第１図は本発明の一実旅例のセンスアンプ駆動回路を示
す回路図である。FIG. 1 is a circuit diagram showing a sense amplifier drive circuit according to an example of the present invention.
第１図において、本実施例のセンスアンプ駆動回路は、
信号φＳＡに対する基準電位発生回路ｌと、信号φＳＡ
に対する差動増幅回路２と、信号φＳＡＢに対する基準
電位発生回路３と、信号φＳＡＢに対する差動増幅回路
４とを含み、構成される。In FIG. 1, the sense amplifier drive circuit of this embodiment is as follows:
Reference potential generation circuit l for signal φSA and signal φSA
The circuit includes a differential amplifier circuit 2 for the signal φSAB, a reference potential generation circuit 3 for the signal φSAB, and a differential amplifier circuit 4 for the signal φSAB.
その他に本回路は、トランジスタＱ、、、Ｑ２．。In addition, this circuit includes transistors Q, , Q2 . .
Ｑ３１１ （ｈ２を備えている。（図中、○で囲ったト
ランジスタはＰチャネル、○で囲っていないトランジス
タはＮチャネルである。地図も同様である。）ここで、
差動増幅回路２は、基準電位発生回路１の出力電位及び
信号φＳＡの電位な差動増幅し、さらにトランジスタＱ
１１により、信号φ、Ａの電位上昇速度を制御する差動
増幅回路である。差動増幅回路４は、基準電位発生回路
３の出力電位及び信号φＳＡＨの電位な差動増幅し、さ
らにトランジスタＱ２１により、信号φＳＡＢの電位降
下速度を制御する差動増幅回路である。信号φＡＣＴは
、前記回路１．２，３．及び４の活性化制御信号であり
、トランジスタＱ３１． Ｑ３２は信号φＳＡ＋ φＳ
ＡＢ及びφＭＶの導通手段である。Q311 (Equipped with h2. (In the figure, the transistors circled are P-channel, and the transistors not circled are N-channel. The same applies to the map.) Here,
The differential amplifier circuit 2 differentially amplifies the output potential of the reference potential generation circuit 1 and the potential of the signal φSA, and further amplifies the output potential of the reference potential generation circuit 1 and the potential of the signal φSA.
11, it is a differential amplifier circuit that controls the rate of potential rise of the signals φ and A. The differential amplifier circuit 4 is a differential amplifier circuit that differentially amplifies the output potential of the reference potential generation circuit 3 and the potential of the signal φSAH, and further controls the rate of potential drop of the signal φSAB using the transistor Q21. Signal φACT is applied to the circuits 1.2, 3. and 4, and are activation control signals for transistors Q31 . Q32 is the signal φSA+φS
This is a means for conducting AB and φMV.
第２図は第１図の実施例の第１の具体例の回路図であり
、第３図は第２図の動作波形図である。2 is a circuit diagram of a first specific example of the embodiment of FIG. 1, and FIG. 3 is an operation waveform diagram of FIG. 2.
第２図において、本具体例は、信号φＳＡに対する基準
電位発生回路１と、信号φ５Ａに対する差動増幅回路２
と、信号φＳＡＢに対する基準電位発生回路３と、信号
φＳＡＢに対する差動増幅回路４とを備えている。ここ
で、基準電位発生回路１は、トランジスタＱｌｌ、 Ｑ
１９、コンデンサＣＩ＋を有し、差動増幅回路２は、ト
ランジスタＱ、、、Ｑ、２．Ｑ、３゜Ｑ ｚ 、 Ｑ
＋ｓ 、 Ｑ ＋ｓ 、 Ｑ ＋アとを備えている。回
路４は回路２の相補構成、回路３は回路ｌの相補構成で
ある。ここで、回路１及び３と、回路２及び４とは、各
々電源極性に対し、相補な構成、動作となっている為、
回路３及び４に関して説明する。In FIG. 2, this specific example includes a reference potential generation circuit 1 for the signal φSA and a differential amplifier circuit 2 for the signal φ5A.
, a reference potential generation circuit 3 for signal φSAB, and a differential amplifier circuit 4 for signal φSAB. Here, the reference potential generation circuit 1 includes transistors Qll, Q
19, a capacitor CI+, and the differential amplifier circuit 2 includes transistors Q, , Q, 2 . Q, 3゜Q z, Q
+s, Q +s, Q +a. Circuit 4 is a complementary configuration of circuit 2, and circuit 3 is a complementary configuration of circuit l. Here, since circuits 1 and 3 and circuits 2 and 4 have complementary configurations and operations with respect to the power supply polarity,
Circuits 3 and 4 will be explained.
基準電位発生回路３において、トランジスタＱｉｅは、
非活性時にコンデンサＣ１１を信号φＳＡＤと同電位に
するプリチャージ手段であり、信号φＡＣＴが活性化さ
れて高電位になると、信号φＡＣτと同電位に充電され
たコンデンサＣ２＋は、トランジスタＱ２１の電流駆動
能力により定まる速度で放電される。コンデンサＣ２１
の電位は信号φＲ３ＡＢとして本回路３の出力となる。In the reference potential generation circuit 3, the transistor Qie is
This is a precharging means that sets the capacitor C11 to the same potential as the signal φSAD when inactive, and when the signal φACT is activated and becomes a high potential, the capacitor C2+ charged to the same potential as the signal φACτ increases the current driving ability of the transistor Q21. It is discharged at a rate determined by Capacitor C21
The potential becomes the output of the circuit 3 as the signal φR3AB.
差動増幅回路４において、トランジスタＱ２．． Ｑ２
６． Ｑ２２１ Ｑ２４は、ミラー型と呼ばれる差動増
幅回路を構成しており、トランジスタＱ２７． Ｑ２．
、 Ｑ２５はこの差動増幅回路４の非活性化手段である
。In the differential amplifier circuit 4, transistors Q2. ．． Q2
6. Q221 Q24 constitute a differential amplifier circuit called a mirror type, and transistors Q27 . Q2.
, Q25 is a deactivation means for this differential amplifier circuit 4.
第２図に示す回路の動作を第３図も用いて説明する。は
じめにメモリが非活性状態においては、信号φＰＲＯ及
びφ、。ＴＢは高電位、信号φＡＣ？となっており、コ
ンデンサＣＷｔの電位すなわち信号φＲ５ＡＢの電位は
、信号φＳＡ＋φ）ＩＶ及びφＳＡＤと同電位に導通し
ている。またトランジスタＱ２Ａのゲート電位はトラン
ジスタＱ２７がオフ状態、トランジスタＱ２５がオン状
態の為、接地電位となっている０次に第６図に示した従
来例と同様に、メモリが活性化されると、信号φＰ３゜
が低電位となり、選択ワード線が活性化して信号φ、Ａ
及びφｓＡＢに接続されているセンスアンプのデジット
線対に差電位が生じる。The operation of the circuit shown in FIG. 2 will be explained using FIG. 3 as well. Initially, when the memory is in an inactive state, the signals φPRO and φ. TB is high potential, signal φAC? Therefore, the potential of the capacitor CWt, that is, the potential of the signal φR5AB is conducted to the same potential as the signals φSA+φ)IV and φSAD. Furthermore, since the transistor Q27 is off and the transistor Q25 is on, the gate potential of the transistor Q2A is at the ground potential. Similarly to the conventional example shown in FIG. 6, when the memory is activated, The signal φP3° becomes low potential, the selected word line is activated, and the signals φ and A
A potential difference occurs between the digit line pair of the sense amplifier connected to φsAB and φsAB.
次に、信号φＡＣＴが高電位、信号φＡＣ丁わが低電位
となると、回路３に示す基準電位発生回路の圧力である
コンデンサＣ２１の電位即ち信号φＲ３ＡＢは、トラン
ジスタＱ２Ｇ及び０２ｇが各々オフ状態及びオン状態と
なる為に、信号φＳＡＢと同電位からコンデンサＣ２１
の容量とトランジスタＱ２ｆｉの電流駆動能力により定
まる値によって、電位降下する。また同時に、差動増幅
回路４も、トランジスタＱ２７がオン状態、トランジス
タＱ２１及びＱ２５がオフ状態となる為、活性化状態と
なり、信号φＳＡＢと回路３の出力である信号φＲ９Ａ
Ｂの電位の差動増幅を行ない、圧力電位でトランジスタ
Ｑ２１のゲート電位を信号φＳＡＢの電位降下が信号φ
Ｒ３ＡＢの電位降下と等しくなる種制御する。従って、
第２図に示す回路においては、第６図に示す従来例の様
に、信号φＳＡＢの電流負荷が変動することによる電位
降下速度の変化が生じない。Next, when the signal φACT becomes a high potential and the signal φAC becomes a low potential, the potential of the capacitor C21, that is, the signal φR3AB, which is the pressure of the reference potential generation circuit shown in circuit 3, becomes an OFF state and an ON state of the transistors Q2G and 02g, respectively. Therefore, the capacitor C21 is connected from the same potential as the signal φSAB.
The potential drops by a value determined by the capacitance of Q2fi and the current driving ability of transistor Q2fi. At the same time, the differential amplifier circuit 4 is also activated because the transistor Q27 is on and the transistors Q21 and Q25 are off, and the signal φSAB and the signal φR9A which is the output of the circuit 3 are activated.
Differential amplification of the potential of B is performed, and the potential drop of the signal φSAB changes the gate potential of the transistor Q21 with the pressure potential to the signal φ
The species is controlled to be equal to the potential drop of R3AB. Therefore,
In the circuit shown in FIG. 2, unlike the conventional example shown in FIG. 6, the potential drop rate does not change due to a change in the current load of the signal φSAB.
第４図は第１図の実施例の第２の具体例の一部を示す回
路図である。FIG. 4 is a circuit diagram showing a part of a second specific example of the embodiment shown in FIG.
第４図において、本具体例のセンスアンプ駆動回路は、
信号φＳＡＢに対する基準電圧発生回路のみを示してい
る。信号φ、Ａに対する基準電圧発生回路は、第４図に
示す回路と電源極性に関して相補となり、その他の回路
に関しては第２図に示す回路と同一であるので、省略す
る。第５図は第４図に示す回路を基準電圧発生回路とし
て使用した場合の動作波形図である。第４図に示す基準
電位発生回路は、信号φＳＡＢがＮチャンネル・フリッ
プ・フロップが増幅を開始する電位、すなわちデジット
線対ＤＬ、ＤＬＢのうちの高い方の電位からトランジス
タのしきい個分だけ低い電位に速く降下し、かつ増幅初
期はゆっくり電位降下し、かつある程度差電位がついた
ら、高速に電位降下する様に、第２図に示す基準電位発
生回路に、ゲートとドレインを共通接続したトランジス
タＱ１３、及び第２の活性化信号φＡＣＴ２、及びトラ
ンジスタＱ１１が追加されている。第２の具体例に示す
ように、本センスアンプ駆動回路においては、基準電位
発生回路の回路構成を変更し、任意の出力波形を設定す
ることにより、センスアンプ活性化時のフリップ・フロ
ップ部のコモンソースの電位変化を任意に制御可能であ
る。In FIG. 4, the sense amplifier drive circuit of this specific example is as follows:
Only the reference voltage generation circuit for signal φSAB is shown. The reference voltage generating circuit for the signals φ and A is complementary to the circuit shown in FIG. 4 in terms of power supply polarity, and the other circuits are the same as the circuit shown in FIG. 2, so a description thereof will be omitted. FIG. 5 is an operational waveform diagram when the circuit shown in FIG. 4 is used as a reference voltage generating circuit. In the reference potential generation circuit shown in FIG. 4, the signal φSAB is lower than the potential at which the N-channel flip-flop starts amplification, that is, the potential of the higher one of the digit line pair DL and DLB by the threshold of the transistor. A transistor whose gate and drain are commonly connected to the reference potential generation circuit shown in Fig. 2 is used so that the potential quickly drops, the potential drops slowly in the early stages of amplification, and once a certain amount of potential difference is reached, the potential drops quickly. Q13, a second activation signal φACT2, and a transistor Q11 are added. As shown in the second specific example, in this sense amplifier drive circuit, by changing the circuit configuration of the reference potential generation circuit and setting an arbitrary output waveform, the flip-flop section when the sense amplifier is activated is It is possible to arbitrarily control the potential change of the common source.
以上本実施例によれば、基準電位発生回路を有し、この
基準電位発生回路の出力電位とセンスアンプ回路のコモ
ンソース部との電位が等しくなる様、差動増幅回路をも
ちいて制御することにより、センスアンプ部のコモンソ
ース部から流れる電流量の増減によらず、その電位を制
御できる。As described above, according to this embodiment, a reference potential generation circuit is provided, and a differential amplifier circuit is used to perform control so that the output potential of this reference potential generation circuit and the potential of the common source section of the sense amplifier circuit become equal. Therefore, the potential can be controlled regardless of an increase or decrease in the amount of current flowing from the common source section of the sense amplifier section.
以上説明したように、本発明によるセンスアンプ駆動回
路は、特に基準電位発生回路により発生した電位が信号
φ、ＡもしくはφＳＡＢの電位と等しくなる様に、信号
φＳＡ及びφｓＡＢを制御する為、信号φ、Ａ及びφＳ
ＡＢのデジット線対ＤＬ、ＤＬＢの差電位のちがいによ
り生じる負荷電流変動が、差電位の増幅速度に影響を与
えることがないという効果が得られ、従って高速で高い
分解能をもつ増幅を可能とする効果がある。As explained above, the sense amplifier drive circuit according to the present invention controls the signals φSA and φsAB so that the potential generated by the reference potential generation circuit becomes equal to the potential of the signal φ, A or φSAB. , A and φS
The effect is obtained that the load current fluctuation caused by the difference in the potential difference between the AB digit line pair DL and DLB does not affect the amplification speed of the difference potential, thus enabling high-speed amplification with high resolution. effective.
第１図は本発明の一実施例のセンスアンプ駆動回路を示
す回路図、第２図は第１図の第１の具体例を示す回路図
、第３図は第２図の動作波形図、第４図は本発明の一実
施例の第２の具体例の一部を示す回路図、第５図は第４
図の動作波形図、第６図は従来のセンスアンプ駆動回路
を示す回路図、第７図は第６図の動作波形図である。
１・・・・・・信号φＳＡに対する基準電位発生回路、
２・・・・・・信号φ、Ａに対する差動増幅回路、３・
・・・・・信号φ、Ａ、］に対する基準電位発生回路、
４・・・・・・信号φ、Ａに対する差動増幅回路、１１
・・・・・・センスアンプ駆動回路、１２・・・・・・
センスアンプ回路。
代理人 弁理士 内 原 晋
んΔＢ
菊４図
第？
図
第６図
ρ乙
ρ乙Ｂ
Ｍ３図
Ｍクロ
Ｍ７図
侑、８７ｂ％δFIG. 1 is a circuit diagram showing a sense amplifier drive circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing the first specific example of FIG. 1, and FIG. 3 is an operation waveform diagram of FIG. 2. FIG. 4 is a circuit diagram showing a part of a second specific example of one embodiment of the present invention, and FIG.
FIG. 6 is a circuit diagram showing a conventional sense amplifier drive circuit, and FIG. 7 is an operation waveform diagram of FIG. 6. 1...Reference potential generation circuit for signal φSA,
2...Differential amplifier circuit for signals φ and A, 3.
...Reference potential generation circuit for signals φ, A,]
4...Differential amplifier circuit for signals φ and A, 11
...Sense amplifier drive circuit, 12...
sense amplifier circuit. Agent Patent Attorney Susumu UchiharaΔB Chrysanthemum 4th figure? Figure 6 ρ Otsu ρ Otsu B M3 figure M Kuro M7 figure Yū, 87b%δ
Claims (1)
電圧発生回路の出力電位とセンスアンプ回路からのコモ
ンソース部の電位との差動増幅を行なう差動増幅回路と
を備え、前記センスアンプ回路の活性化速度を制御する
ようになしたことを特徴とするセンスアンプ駆動回路。a reference voltage generation circuit; and a differential amplifier circuit that performs differential amplification between the output potential of the reference voltage generation circuit and the potential of the common source section from the sense amplifier circuit when the sense amplifier is activated; A sense amplifier drive circuit characterized in that the activation speed is controlled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232105A JP2654243B2 (en) | 1990-08-31 | 1990-08-31 | Sense amplifier drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2232105A JP2654243B2 (en) | 1990-08-31 | 1990-08-31 | Sense amplifier drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113583A true JPH04113583A (en) | 1992-04-15 |
| JP2654243B2 JP2654243B2 (en) | 1997-09-17 |
Family
ID=16934086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232105A Expired - Fee Related JP2654243B2 (en) | 1990-08-31 | 1990-08-31 | Sense amplifier drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654243B2 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593783A (en) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | Semiconductor storage device |
| JPS6413809A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Semiconductor device |
| JPH01147915A (en) * | 1987-12-04 | 1989-06-09 | Hitachi Ltd | Semiconductor circuit |
| JPH023159A (en) * | 1988-05-13 | 1990-01-08 | Hitachi Ltd | Semiconductor device |
| JPH02123593A (en) * | 1988-11-02 | 1990-05-11 | Hitachi Ltd | Semiconductor memory device |
| JPH02172093A (en) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | Semiconductor memory drive system |
-
1990
- 1990-08-31 JP JP2232105A patent/JP2654243B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593783A (en) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | Semiconductor storage device |
| JPS6413809A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Semiconductor device |
| JPH01147915A (en) * | 1987-12-04 | 1989-06-09 | Hitachi Ltd | Semiconductor circuit |
| JPH023159A (en) * | 1988-05-13 | 1990-01-08 | Hitachi Ltd | Semiconductor device |
| JPH02123593A (en) * | 1988-11-02 | 1990-05-11 | Hitachi Ltd | Semiconductor memory device |
| JPH02172093A (en) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | Semiconductor memory drive system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654243B2 (en) | 1997-09-17 |
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