JPH02144922A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタ又は及びＭＩ８ＦＥＴＱ有する半導体集
積回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

バイポーラトランジスタの高集積化及び高速化に最適な
技術として日経マグロウヒル社発行「日経マイクロデバ
イセズＪ１９８５年１１月号第７３頁から第７４頁に記
載される技術がある。この技術に記載されるバイポーラ
トランジスタの製造方法の概要は次のとおりである。

まず、素子分離用絶縁膜で規定されたバイポーラトラン
ジスタ形成領域内において、ｎ型エピタキシャル層の主
面上に窒化珪素膜を形成する。

次に、前記窒化珪素膜上に多結晶珪素膜を形成する。こ
の後、活性ペース領域、エミッタ領域の夫々の形成領域
が開口されるようＫ、前記多結晶珪素膜をパターンニン
グしてペース電極を形成する。

次に、前記ペース電極Ｋｐ型不純物であるボロン（Ｂ）
を導入する。この後、活性ペース領域及びエミッタ領域
の夫々の形成領域から露出する前記窒化珪素膜を耐酸化
マスクとして用い、ペース電極の表面を酸化して酸化珪
素膜を形成する。

次に、ペース電極の表面の酸化珪素膜を耐エツチングマ
スクとして用い、活性ペース領域及びエミッタ領域の夫
々の形成領域上の窒化珪素膜をエツチングで除去すると
共に、その除去した領域側のペース電極の端部の下部の
窒化珪素膜をサイドエツチングで除去してアンダーカッ
ト部を形成する。

次に、前記アンダーカット部を埋込むように、基板全面
に多結晶珪素膜を堆積する。この後、アンダーカット部
を除き、平担な部分に堆積された多結晶珪素膜をＲｅａ
ｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ（以下几ＩＥとい
う）等の異方性エツチングで除去し、活性ペース領域及
びエミッタ領域の夫々の形成領域のエピタキシャル層の
表面を露出させる。

次に、熱酸化を施し、アンダーカット部に埋込まれた多
結晶珪素膜の一部及び露出するエピタキシャル層の表面
に酸化珪素膜を形成する。

次に、ペース電極で規定された領域のエピタキシャル層
の主面部にｎ型不純物を導入し、ｐ型の活性ベース領域
を形成する。外部ペース領域は、ペース電極に導入され
たｎ型不純物がアンダーカット部に埋込まれた多結晶珪
素膜を通してエピタキシャル層の主面部に拡散すること
によって形成される。前記活性ペース領域はこの外部ベ
ース領域に接続される。

次Ｋ、基板全面に酸化珪素膜、多結晶珪素膜の夫々を順
次積層した後、これらの膜をＲＩＥ等の異方性エツチン
グで除去し、ペース電極で規定される領域内にエミッタ
開口を形成する。

次に、前記エミッタ開口を通して活性ベース領域に接続
するように多結晶珪素膜を形成し、この多結晶珪素膜に
所定のパターンニングを施してエミッタ電極を形成する
。このエミッタ電極にはｎ型不純物が導入され、このｎ
型不純物は活性ペース領域に拡散されてｎ型エミッタ領
域を形成する。

このように構成されるバイポーラトランジスタは、外部
ベース領域、活性ベース領域、エミッタ領域、エミッタ
電極の夫々がペース電極に対して自己整合で形成するこ
とができるので、高集積化を図ることができる特徴があ
る。また、バイポーラトランジスタは、ペース電極下の
アンダーカット部のサイドエツチング量及びアンダーカ
ット部に埋込まれた多結晶珪素膜の一部を酸化する量で
ペース領域からのｎ型不純物の拡散する領域が規定され
るので、フォトリングラフィ技術で形成される場合に比
べて小さい外部ベース領域を形成することができ、高集
積化を図ることができる特徴がある。

〔発明が解決しようとする課題〕

本発明者は、前述のバイポーラトランジスタの製造方法
について検討した結果、次のような問題点が生じること
を見出した。

従来技術のバイポーラトランジスタは、ペース電極の端
部のアンダーカット部に多結晶珪素膜を埋込んだ後、活
性ベース領域及びエミッタ領域の夫々の形成領域上に形
成された多結晶珪素膜をＲＩＥ等の異方性エツチングで
除去している。ところが、この異方性エツチングは、多
結晶珪素膜と単結晶珪素層からなるエピタキシャル層と
のエツチング選択比が小さい。つまり、［前記アンダー
カット部に埋込んだ多結晶珪素膜」と「活性ペース及び
エミッタが形成されるべき領域の単結晶珪素層（エピタ
キシャル層）」のＲＩＥによるエツチングレートがはぼ
同じである。このため、活性ペース領域及びエミッタ領
域の夫々の領域においてエピタキシャル層の表面がかな
りオーバーエツチングされるので、前記エピタキシャル
層の表面の荒または、ダメージが著しい。その結果、前
記エピタキシャル層表面に、結晶欠陥や転位が生じ、エ
ミッタ・ペース接合の破壊及びキャリアトラップが発生
する。このような理由で、バイポーラトランジスタの遮
断周波数（ｆＴ）及び電流増幅率（ｈｐｇ）が低下した
り、バランいたりする。

このような問題が発生するため、バイポーラトランジス
タの電気的特性を劣化させる。

一方、本発明者は、従来技術のバイポーラトランジスタ
の製造方法を応用してＭＩＳＦＥＴを形成することを検
討した。前記バイポーラトランジスタの製造方法及び構
造をＭＩＳＦＥＴの製造方法及び構造に適用することは
、以下の点で有利であるＯ 第１に、バイポーラトランジスタとＭＩＳＦＥＴを同一
の半導体基板上に形成する場合、製造工程を小な（する
ことができ、製造コストが小さくできる。

第２に、Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔのソース・ドレイ／拡
散層は、その上に形成されて電気的に接続されるソース
・ドレイン電極に対して自己整合的に形成することがで
きろ。

このため、従来のＭＩＳＦＥＴの形成技術（例えば、ソ
ース・ドレイン拡散層を形成した後、マスク合せによっ
て、コンタクトホールを形成し、前記コンタクトホール
を通して、Ａｌからなるソース・ドレイン拡散層を形成
する技術）に比べて、マスク合せによる余裕を見積って
、ソース・ドレイン領域を大きくする必要がない。よっ
て、ソース・ドレイン領域と半導体基板との接合容［（
ＰＮ接合容量）を小さくできるので、ＭＩＳＦＥＴの高
速化が図れる。

上記した、第１及び第２の利点を得ようとし、本発明者
は、バイポーラトランジスタの製造方法及び構造をＭＩ
ＳＦＥＴの製造方法及び構造に適用することを考えたの
である。しかしながら、下記する問題点が生じることを
、本発明者は見出した。

前記バイポーラトランジスタは、ペース電極の端部のア
ンダーカット部に多結晶珪素膜を埋込んだ後、活性ペー
ス領域及びエミッタ領域の夫々の形成領域の多結晶珪素
膜をＲＩＥ等の異方性エツチングで除去している。とこ
ろが、この異方性エツチングは、多結晶珪素膜とエピタ
キシャル層とのエツチング選択比が小さい。つまり、「
前記アンダーカット部に埋め込んだ多結晶珪素膜」と活
性ペース及びエミッタが形成されるべき領域の単結晶珪
素層（エピタキシャル層）」の几ＩＥによるエツチング
レートかはぼ同じである。このため、活性ペース領域及
びエミッタ領域の夫々の領域においてエピタキシャル層
の表面がかなりオーバーエツチングされるので、前記エ
ピタキシャル層の表面の荒れまたは、ダメージが著しい
。その結果、前記エピタキシャル層表面に結晶欠陥や転
位が生じ、バイポーラトランジスタの電気的特性を劣化
させる。すなわち、ＭＩＳＦＥＴに前述の技術を単純に
応用した場合、同様に、ペース電極に対応するソース電
極及びドレイン電極に規定された領域内のゲート電極形
成領域の基板表面（チャネル領域）が荒れるので、ＭＩ
ＳＦＥＴのスレッシュホールドボルテージＶｔｈのバラ
ツキ等の電気的特性劣化を引きおこす。

本発明の目的は、バイポーラトランジスタを有する半導
体集積回路装置において、高集積化及び高速化を図ると
共に、電気的特性を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、前記バイポーラトランジスタのエ
ミッタ領域の表面の荒れを低減することによって、前記
目的を達成することが可能な技術を提供することにある
。

本発明の他の目的は、ＭＩＳＦＥＴを有する半導体集積
回路装置において、高集積化及び高速化を図ると共に、
電気的特性を向上することが可能な技術を提供すること
にある。

本発明の他の目的は、前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲ
ート電極形成領域の基板表面の荒れまたは、ダメージを
低減することによって、前記目的を達成することが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、第１の発明の概要
を簡単に説明すれば、下記のとおりである。

バイポーラトランジスタを有する半導体集積回路装置に
おいて、珪素基板の主面上に第１絶縁膜と、所定の導電
型の不純物を含む珪素膜を主体とするベース電極形成層
と、第２絶縁膜を順次堆積させ、前記第２絶縁膜とペー
ス電極形成層を異方性エツチングでパターンニングして
ペース電極を形成しこのベース電極のエミッタ電極形成
領域側の端部の前記第１絶縁膜を等方性エツチングでサ
イドエツチングしてアンダーカット部を形成し、このア
ンダーカット部を埋込むように、基板全面に珪素膜を堆
積させ、前記アンダーカット部分を除き、前記珪素膜を
熱酸化することにより、第３絶縁膜を形成し、この第３
絶縁膜のエミッタ電極形成領域をエツチングで除去して
珪素基板の表面を露出させた後、前記ベース電極と、そ
の側壁に形成された８ｇ３の絶縁膜をマスクに、所定の
不純物を前記珪素基板の表面に導入し、真性ペース領域
を形成し、その後、前記露出させた珪素基板の表面にエ
ミッタ電極を形成する。

さらに、前記エミッタ電極を介して、所定の不純物を前
記露出させた基板内に導入することによりエミッタ領域
を形成する。

また、前記アンダーカット部を除き、前記珪素膜を熱酸
化し、＠３の絶縁膜を形成する工程と同時に、前記ベー
ス電極にあらかじめ導入された不純物を前記アンダーカ
ット部に埋込まれた珪素膜を通して珪素基板の主面部に
拡散して外部ペース領域を形成する。

さらに、本願において開示される発明のうち、第２の発
明の概要を簡単に説明すれば、下記のとおりである。

ＭＩＳＦ’ＥＴを有する半導体集積回路装置において、
珪素基板の主面上に第１絶縁膜と、前記珪素基板と反対
導電型を有する珪素膜を主体とする電極形成層と第２絶
縁膜を順次堆積させ、前記第２絶縁膜と前記電極形成層
を異方性エツチングでパターンニングし、所定の間隔で
互いに離隔されたソース電極、ドレイン電極の夫々を形
成し、互いに対向する側の前記ソース電極の端部、ドレ
インＮ、極の端部の夫々の前記第１絶縁膜を等方性エツ
チングでサイドエツチングし、アンダーカット部を形成
し、このアンダーカット部を埋込むように、基板全面に
珪素膜を堆積させ、前記アンダーカット部分を除き、前
記珪素膜を熱酸化することにより第３絶縁膜を形成し、
この第３絶縁膜のソース電極とドレイン電極との間をエ
ツチングで除去し、珪素基板の表面を露出させ、この露
出させた珪素基板の表面にゲート絶縁膜（第４絶縁膜）
を介在させてゲート電極を形成する工程とを備えろと共
に、前記第３絶縁膜を形成する工程と同一製造工程若し
くはそれ以後の工程で、前記アンダーカット部に埋込ま
れた珪素膜を通して、ソース電極、ドレイン電極の夫々
に導入された不純物を珪素基板の主面部に拡散させ、ソ
ース領域ドレイン領域の夫々を形成する。

〔作用〕

上述した第１の発明の手段によれば、前記ベース電極形
成層に異方性エツチング（Ｒ，ＩＥ）を施してベース電
極を形成する際に、ベース電極形成層の下地の第１絶縁
膜で珪素基板のエミッタを極形成領域の表面を被覆して
いるので、珪素基板の表面が荒れることを低減すること
ができる。さらに、前記アンダーカット部分は除き、前
記珪素膜を第３絶縁膜に形成した後、この第３絶縁膜の
エミッタ電極形成領域をエツチングで除去したので、前
記珪素基板と第３絶縁膜との間のエツチング選択比を大
きくし、珪素基板のエミッタ電極形成領域の表面が荒れ
ることを低減することができる。

また、前記第４絶縁膜のサイドエツチング量及び第３絶
縁膜の形成量（熱酸化時間）でベース電極から不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域のサイズを縮小し、高集積化を図ることが
できる。

また、前記真性ベース領域、外部ペース領域、エミッタ
領域、エミッタ電極の夫々をベース電極に対して自己整
合で形成することができるので、バイポーラトランジス
タの面積を縮小し、高集積化を図ることができる。

また、前記外部ペース領域のサイズを縮小することがで
きるので、外部ペース領域とコレクタ領域とのｐｎ接合
容量を低減し、動作速度の高速化を図ることができる。

また、上述した第２の発明の手段によれば、前記電極形
成層に異方性エツチング（凡ＩＥ）を施してソース電極
、ドレイン電極の夫々を形成する際に、電極形成層の下
地の第１絶縁膜で珪素基板のゲート絶縁膜形成領域の表
面を被覆しているので、珪素基板の表面が荒れることを
低減することができる。さらに、前記アンダーカット部
分は除き、前記珪素膜を熱酸化することにより第３絶縁
膜を形成した後、この第３絶縁膜のゲート電極形成領域
をエツチングで除去したので、前記珪素基板と第３絶縁
膜との間のエツチング選択比を大きくし、珪素基板のゲ
ート絶縁膜形成領域の表面が荒れることを低減すること
ができる。

また、前記第１絶縁膜のサイドエツチング量（アンダー
カット量）及び第３絶縁膜の形成量（前記珪素膜の熱酸
化量）でソース電極、ドレイン電極の夫々からノース領
域、ドレイン領域の夫夫を形成する不純物を拡散する領
域のサイズを規定することができるので、ソース領域、
ドレイン領域の夫々のサイズを縮小し、集積度を向上す
ることができる。

また、前記ソース領域、ドレイン領域の夫々と珪素基板
とのｐｎ接合容量を低減することができるので、動作速
度の高速化を図ることができる。

また、前記ソース領域、ドレイン領域の夫々とゲート電
極とをソース電極、ドレイン電極の夫々に対して自己整
合で形成することができるので、集積度を向上すること
ができる。

〔実施例〕

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

（実施例１） 本実施例Ｉは、バイポーラトランジスタを有スる半導体
集積回路装置に本発明を適用した、第１の発明の実施例
である。

第１の発明の実施例である半導体集積回路装置のバイポ
ーラトランジスタを第１図（要部断面図）で示す。

第１図に示すように、バイポーラトランジスタは珪素基
板の主面に構成されている。珪素基板は、ｐ−型半導体
基板１及びその主面上に成長させたｎ−型エピタキシャ
ルＮＩ２で構成されている。バイポーラトランジスタ形
成領域において、半導体基板１とエピタキシャル層２と
の間にはｎ十型半導体領域（埋込型コレクタ領域）３が
設けられている。

バイポーラトランジスタは、素子分離用絶縁膜５、ｐ十
型半導体領域４及び半導体基板１で構成される分離領域
でその領域を規定され、他の素子と電気的に分離されて
いる。素子分離用絶縁膜５はエピタキシャル層２を酸化
して形成されている。

半導体領域４は、素子分離用絶縁膜５下の半導体基板１
とエピタキシャル層２との間に設けられている。

バイポーラトランジスタは、主に、コレクタ領域、ベー
ス領域及びエミッタ領域からなるｎｐｎ型で構成されて
いる。

コレクタ領域は、半導体領域（埋込型コレクタ領域）３
、エピタキシャル層２、図示しない電位引上用ｎ十型半
導体領域で構成されている。電位引上用半導体領域は、
第１図に示すバイポーラトランジスタ形成領域と異なる
領域に素子分離用絶縁膜５によって、電位引上用半導体
領域の形成領域が規定され、半導体領域３電気的に接続
されている。図示しないが、コレクタ領域は、前記電位
引上用半導体領域にコレクタ配線が接続されるように構
成されている。

ヘース領域は、外部ヘース領域（ｇｒａｆ　ｔ　ｂａｓ
ｅｒｅｇｉｏｎとも言う）として使用されるｐ生型半導
体領域１２、活性ペース領域（１ｎｔｒｉｎｓｉｃ　ｂ
ａｓｅｒｅｇｉｏｎとも言う）として使用されるｐ型半
導体領域１５で構成されている。活性ペース領域である
半導体領域１５は、外部ペース領域である半導体領域１
２で周辺を囲まれたその中央部分に設けられている。こ
の活性ベース領域である半導体領域１５は、外部ペース
領域である半導体領域１２と電気的に接続して設けられ
ている。半導体領域１２．１５の夫々は、エピタキシャ
ル層２の主面部に設けられている。

外部ペース領域である半導体領域１２は、アンダーカッ
ト部９に埋込まれた珪素膜１０を介在させてペース電極
７に電気的に接続されている。ベース電極７は、その一
端側（内側）が活性ペース領域である半導体領域１５の
周辺を囲むように絶縁膜（第１絶縁膜）６上に設けられ
、ベース電極７の他端側（外側）が素子分離用絶縁膜５
の上部に引出されている。ベース電極７は、抵抗値を低
減するｎ型不純物（例えばＢ）が導入された多結晶珪素
膜で構成されている。前記珪素膜１０は例えば多結晶珪
素膜で構成されている。ベース電極７の上面には、ペー
ス電極７上に形成された絶縁膜（第２絶縁膜）８及び層
間絶縁膜１７に形成された接続孔１８を通してペース配
線１９が接続されている。ベース配線１９は、例えばア
ルミニウム膜か、銅やシリコンが添加されたアルミニウ
ム合金膜で形成されている。

エミッタ領域はｎ生型半導体領域１６で構成されている
。半導体領域１６はベース電極７及びベース電極７の側
壁に形成された絶縁膜（第３絶縁膜の一部で、サイドウ
オールスペーサともピう）１１に規定された領域内にお
いて、半導体領域１５の主面部に構成されている。半導
体領域１６には、絶縁膜１１でその領域が規定された接
続孔（エミッタ開口）１３を通してエミッタ電極１４が
電気的に接続されている。エミッタ電極１４は例えばｎ
型不純物（ヒ素又はリン）が導入された多結晶珪素膜で
構成されている。エミッタ電極１４とベース電極７とは
、ペース１！極７の上部に設けられた絶縁膜８（第２絶
縁膜）及びベース電極７の側壁に形成された絶縁膜１１
でおのおのが電気的に分離されている。エミッタ電極１
４には、層間絶縁膜１７に形成された接続孔１８を通し
てエミッタ配線１９が接続されている。エミッタ配線１
９は、前記ベース配線１９、図示しないコレクタ配線の
夫々と同一導電性材料で構成されている。

次に、前述のバイポーラトランジスタの製造方法につい
て、第２図乃至第９図（各製造工程毎に示す要部断面図
）を用いて簡単に説明する。

まず、第２図に示すように、単結晶珪素からなるｐ−型
半導体基板１を用意する。

次に、バイポーラトランジスタ形成領域において、半導
体基板１の主面部にｎ型不純物を導入する。この後、バ
イポーラトランジスタ形成領域間において、半導体基板
１の主面部にｎ型不純物を導入する。

次に、前記半導体基板１の主面上１ｃｎ−型エピタキシ
ャル層２を成長させ、珪素基板を構成する。

前記エピタキシャル層２を成長させる工程によりて、前
記導入されたｎ型不純物が引き伸し拡散されて口＋型半
導体領域３が形成されど共に、前記導入されたｎ型不純
物が引き伸し拡散されてｐ中型半導体領域４が形成され
る。

次に、バイポーラトランジスタ形成領域間において、エ
ピタキシャル層２の主面を選択的に酸化し、素子分離用
絶縁膜５を形成する。素子分離用絶縁膜５は、半導体領
域４に接触する程度に形成される。

次に、バイポーラトランジスタ形成領域において、エピ
タキシャル層２の主面上に絶Ｒ膜（第１絶縁膜）６を形
成する。絶縁膜６は、エピタキシャル層２の主面を酸化
した酸化珪素膜で形成し、４００〜６００　（Ａ）程度
の膜厚で形成する。この絶Ｒ膜６は、主に、エピタキシ
ャル層２と、後の工程で形成されるベース電極（７）と
を電気的に分離すると共に、ペース電極（７）をバター
ンニングする際のエツチングストッパ層として使用する
。

次に、第３図に示すように、絶縁膜６の上部を含む基板
全面上にベース電極形成層７人を形成する。ベース電極
形成層７Ａは、例えば常圧（１，０（ｔｏｒｒ　）程度
）　ＣＶＤ　（Ｃｈｅｍｉｃａｌ　ＶａｐｅｒＤｅｐｏ
ｓｉｔｉｏｎ　）で堆積させた多結晶珪素膜で形成し、
２５００〜３５００　（Ａ”ｌ程度の膜厚で形成する。

なお、ペース電極形成層７Ａは、多結晶珪素膜の上部に
高融点金属膜を形成したシリサイド膜、あるいは、多結
晶珪素膜の上部に高融点金属シリサイド膜を積層した、
多結晶珪素膜を主体とする複合膜で形成してもよい。

次に、前記ペース電極形成層７Ａにｐ型不純物（例えば
Ｂ）を高濃度に導入し、ペース電極形成層７Ａの抵抗値
を低減させる。

次に、ペース電極形成層７Ａの上部全面に絶縁膜（第２
絶縁膜）８を形成する。絶縁膜８は、例えばＣＶＤで堆
積させた酸化珪素膜で形成し、２０００〜３０００　（
Ａ）程度の膜厚で形成する。

次に、第４図に示すように、前記絶縁膜８及びペース電
極形成層７Ａに所定のパターンニ／グを施し、ペース電
極７を形成する。このパターンニングは、バイポーラト
ランジスタの活性ベース領域、エミッタ領域の夫々の形
成領域上のベース電極形成Ｍ７人を除去するよ５に行う
。パターンニングは、ペース電極７の加工精度を高め、
しかもペース電極７の側壁に急峻な段差形状を有するよ
うに、ＲＩＥ等の異方性エツチングで行う。異方性エツ
チングは、絶縁膜（第２絶縁膜）８、ベース電極形成Ｎ
７Ａの夫々を順次重ね切りすることができる。エツチン
グガスとしては、例えば、ＣＨＦ、、　ＣＦ、を使用す
る。

この異方性エツチングを施す際にはペース電極形成層７
Ａの下地に形成された絶縁膜６がエツチングスト、バ層
として使用される。この絶縁膜６は活性ベース領域、エ
ミッタ領域の夫々の形成領域の単結晶シリコンからなる
エピタキシャル層２の表面を保護するようになっている
。

次に、第５図に示すように、ペース電極７から露出する
絶縁膜６を等方性エツチングでエツチングし除去すると
共に、ペース電極７の活性ベース領域、エミッタ領域及
びエミッタ電極形成領域側の端部の下に形成された絶縁
膜６もサイドエツチングで除去し、アンダーカット部９
を形成する。

アンダーカット部９は、例えばペース電極７の端部から
横方向（基板１と平行な方向）に１０００（Ａ）程度の
サイドエツチング量を有するように形成される。等方性
エツチング液としては、例えばフッ酸を使用する。

次に、第６図に示すように、前記アンダーカット部９を
埋込むように、基板全面に珪素膜１０を形成する。珪素
膜１０は、低圧（０，３（ｔｏｒｒ　）程度又はそれ以
下）ＣＶＤで堆積した多結晶珪素膜で形成する。珪素膜
１０は、アンダーカット部９を実質的に完全に埋込める
ように、例えば２００〜３００　（Ａ）程度の膜厚で形
成する。本発明者の基礎研究の結果によれば、低圧ＣＶ
Ｄで堆積される多結晶珪素膜は、前述のように微細なサ
イズで形成されるアンダーカット部９の内部に確実に埋
込むことができる。アンダーカット部９に埋込まれた珪
素膜１０はペース電極７の下面に接続される。

以下余白 次に、第７図に示すように、少なくとも、前記アンダー
カット部９の一部分を除き、前記珪素膜１０を絶縁膜（
第３絶縁膜）１１に形成する（ｏｒ変化させる）。前記
絶縁膜（第３絶縁膜）ＩＩＦｉ、珪素膜１０の全表面を
熱酸化した酸化珪素膜で形成される。アンダーカット部
９に埋込まれた珪素膜１０の一部は、具体的にはペース
電極７の側壁から横方向（基板と平行方向）に約２００
〜３００［Ａ］程度は絶縁膜１１に形成される。

この絶縁膜１１を形成する熱酸化工程によって、同第７
図に示すように、ペース電極７に導入されたｎ型不純物
がアンダーカット部９に残存する珪素膜１０を通してエ
ピタキシャル層２の主面部に拡散される。その結果、バ
イポーラトランジスタの外部ベース領域として使用され
るｐ　型半導体領域１２が形成される。前記絶縁膜（第
１絶縁膜）６のサンドエツチング量及び前記サイドエツ
チングにより形成されたアンダーカット部９に埋込まれ
た珪素膜１０の一部を絶縁膜１１に形成する酸化量でペ
ース電極７からｎ型不純物を拡散する領域のサイズ（横
方向に約７００〜８００［Ａ］程度）が規定される。こ
のため、外部ベース領域として使用される半導体領域１
２は、フォトリングラフィ技術での最小加工寸法に比べ
てかなり小さいサイズで形成することができる。この外
部ベース領域である半導体領域１２は、ペース電極７に
対して自己整合で形成することができる。なお、外部ベ
ース領域である半導体領域１２Ｆｉ、絶縁膜１１を形成
する熱酸化工程に限らず、この後の熱処理工程例えば活
性ペース領域やエミッタ領域を形成する工程と同一の熱
処理工程、若しくはさらに後の別工程で形成してもよい
。

次に、第８図に示すように、活性ペース領域。

エミッタ領域、エミッタ電極の夫々の形成領域において
、前記絶縁膜１１をその膜厚に相当する分だけ除去して
接続孔１３を形成した後、前記絶縁膜１１が除去された
領域のエピタキシャル層２の主面上に活性ペース領域と
して使用されるｐ型半導体領域１５を形成する。

前記絶縁膜１１の除去は几ＩＥ等の異方性エツチングで
行う。この異方性エツチングの使用によって、ペース電
極７の側壁部にサイドウオールスペーサとして使用され
る絶縁膜１１の一部を残存させることができる。絶縁膜
１１の残存（また一部（サイドウオールスペーサ）はペ
ース電極７に対して自己整合で形成される。この絶縁膜
１１は、珪素膜１０を利用して形成されるので、ペース
電極７と後の工程で形成されるエミッタ１！極Ｈとを電
気的に分離するための絶縁膜を新たに堆積させる工程を
なくすことができる。また、残存した一部の絶縁膜１１
の膜厚は異方性エツチング量で簡単に制御することがで
き、しかもその膜厚はペース電極７の側壁部から数千［
Ａ］程度と薄い膜厚で形成することができる。

また、絶縁膜１１は、酸化珪素膜（ｓｉｏ、）で形成さ
れているので、前記絶縁膜１１の異方性エツチングの際
にエピタキシャル層（Ｓｉ）２とのエツチング選択比を
大きくすることができる。エツチング選択比は、例、ｆ
Ｊｌ’ｓｉｏ、　：５ｉ＝１０：　１程痕である。した
がって、活性ペース領域、エミッタ領域、エミッタ電極
の夫々の形成領域において、絶縁膜１１の除去忙際して
はエピタキシャル層２の表面の荒れ又は、ダメージを低
減することができる。

前記活性ペース軸域である半導体領域１５は、エピタキ
シャル層２の主面部にｎ型不純物をイオン打込みで導入
することによって形成することができる。このｎ型不純
物はペース電極７及びその側壁に残存する絶縁膜１１に
規定された領域内つまり接続孔１３内に導入されるので
、半導体領域１５はペース電極７に対して自己整合で形
成される。

次に、第９図に示すように、接続孔１３を通して活性ペ
ース領域である半導体領域１５に電気的に接続するよう
にエミッタ電極１４を形成する。

この後、エミッタ領域として使用されるｎ＋型半導体領
域１６を形成する。

前記エミッタ電極１４は、常圧ＣＶＤで堆積し念多結晶
珪素膜で形成され、ｎ型不純物例えばヒ前記エミッタ領
域である半導体領域１６は、エミツタ電極１４全通して
半導体領域１５の主面部にｎ型不純物を導入して形成す
る。また、半導体領域１６は、エミッタ電極１４に導入
されたｎ型不純物を半導体領域１５に拡散して形成して
もよい。

このように、バイポーラトランジスタを有する半導体集
積回路装ｆｆｉにおいて、珪素基板（１，２）の主面上
に絶縁＠（第１絶縁膜）６を介在させ珪素膜を主体とす
るベース電極形成層７Ａと絶縁膜８を順次堆積させた後
、このペース電極形成層７Ａ及び絶縁膜８を異方性エツ
チングでパターンニングしてベース電極７を形成する際
に、ペース電極形成層７Ａの下地の絶縁膜６で珪素基板
（エピタキシャル層２）のエミッタ・ベース形成領域の
表面を被榎しているので、エピタキシャル層２の表面が
荒れることを低減することができる。さらに、前記アン
ダーカット部９のすくなくとも一部分は除き、前記珪素
膜１０を絶縁膜（第３絶縁膜）ミッタ・ペース形成領域
の絶縁膜１１をエツチングで除去したので、前記珪素基
板（エピタキシャル層２）と絶縁膜１１との間のエツチ
ング選択比が大きいことから、珪素基板（エピタキシャ
ル層２）のエミッタ・ペース形成領域の表面が荒れるこ
とを低減することができる。この結果、バイポーラトラ
ンジスタの電気的特性を向上することができる。

捷た、前記絶縁膜（第１絶縁膜）６のサイドエツチング
量及びアンダーカット部での絶縁膜１１の形成量（珪素
膜１０の酸化′！ｉ）でペース電極７からｐ型不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域である半導体領域１２のサイズを縮小し、
高集積化を崗ることができる。

また、前記外部ペース領域である半導体領域１２、活性
ベース領域である半導体領域１５．エミッタ領域である
半導体領域１６．エミッタ電極１４の夫々をベース電極
７に対［、て自己整合で形成することができるので、製
造工程におけるマスク合せ余裕寸法に相当する分、バイ
ポーラトランジスタの面積を縮小し、高集積化を図るこ
とができる。

また、前記外部ペース領域である半導体領域１２は、ア
ンダーカット部９の一部分だけに小さいサイズで形成す
ることができるので、コレクタ領域であるエピタキシャ
ル層２とのｐｎ接合容量を低減することができる。その
ため、バイポーラトランジスタの動作速度の高速化を図
ることができる。

第９図に示した前記エミッタ領域である半導体領域１６
を形成する工程の後に、第１図に示すように、層間絶縁
膜１７、接続孔１８を順次形成する。

次に、エミッタ配線１９．ベース配線１９及びコレクタ
配線を形成する。これら一連の製造工程を施すことによ
って、実施例Ｉの半導体集積回路装置は完成する。

動作速度の高速化を図る目的で半導体集積回路を構成す
る場合、バイポーラトランジスタのみで回路を構成する
ことが望着しいが、これに限定されずバイポーラトラン
ジスタに相補型ＭＩＳＰＥＴ（ＣＮｉ０８）を組合せた
混在型で構成してもよい。

また、本発明は前記素子分離用絶縁膜５のかわりに、半
導体基板に錦を形成した、トレンチ型のアインレーシ冒
ン領域を使用してもよい。この場合には、ベース電極７
とエピタキシャル層２０間のＭＩＳ容ｉを、素子分離絶
縁膜５を使用した時よりも、低減できるので、さらに、
バイポーラトランジスタを高速化できる。

なお、本発明は、ｎｐｎ型バイポーラトランジスタに限
定されず、ｐｎｐ型バイポーラトランジスタに適用する
ことができる。この場合は、第１の発明は、主にコレク
タ領域の表面の荒れを低減することができる。

〔実施例■〕

実施例■は、ＭＩ８Ｂ’Ｉ、Ｔを有する半導体集積回路
装置に本発明を適用した、第２の発明の実施例である。

第２の発明の実施例である半導体集積回路装置のｋｊ　
Ｉ　８　Ｆ　Ｅ　’１”を第１０図（ｇ部断面図）で示
す。

板の主面に構成されている。珪素基板は、ｐ−型半導体
基板１及びその主面部に形成されたｎ型ウェル領域２０
で構成されている。

ＭＩＳＦＥＴＦｉ、素子分離用絶縁膜２１でその領域を
規定され、他の素子と電気的に分離されている。素子分
離用絶縁膜２１はウェル領域２０の主面を酸化して形成
されている。

ＭＩＳＦＥＴは、主に１ウェル領域２０．ゲート絶縁膜
２４．ゲート電極２６．ソース領域及びドレイン領域で
ある一対のｐ＋型半導体領域２３で構成されている。つ
まり、ＭＩＳＦＥＴはｐチャネル型のＭＩＳＦＥＴであ
る。

ウェル領域２０はチャネル形成領域として使用される。

ソース領域である半導体領域２３Ｖ！、アンダーカット
部９に埋込まれた珪素膜１０を介在させてソース電極（
Ｓ）２２に接続されている。同様に、ドレイン領域であ
る半導体領域２３は、アンダーカット９９に埋込まれた
珪素膜１０を介在させてドレイン電極（至）２２に接続
されている。ソース電極２２、ドレイン電極２２の夫々
は、一端側が絶縁膜（第１絶縁膜）６上に設けられ、他
端側か素子分離用絶縁膜２１の上部に引出されている。

前記実施例Ｉのペース電極７と同様に１ソース電極２２
、ドレイン電極２２の夫々は、抵抗値を低減するｐ型不
純物が導入された多結晶珪素膜で構成されている。ソー
ス電極２２の他端側は接続孔１８を通してソース配＠２
７に接続され、ドレイン電極２２の他端側は接続孔１８
を通してドレイン配線２７（図示しない）に接続されて
いる。ソース配線２７゜ドレイン配線２７（図示しない
）の夫々は、例えばアルミニウム膜か、或は銅やシリコ
ンを含有するアルミニウム合金膜で形成されている。

ゲート電極２６は、ソース電極２２．ドレイン電極２２
、及びそれらの側壁に形成された絶縁膜（第３絶縁膜）
１１に規定された領域内、つまり接続孔２５内において
、ウェル領域２０の主面上にゲート絶縁膜（第４絶縁膜
）２４を介在させて設けられている。ゲート電極２６は
、例えばｎ型不純物（ＡＳ又はＰ）が導入された多結晶
珪素膜で構成されている。ゲート電極２６には接続孔１
８全通してゲート配線２７が接続されている。

次に、前述のＭＩＳＦＥＴの製造方法について、第１１
図反型第１８図（各型造工程毎に示す要部断面図）を用
いて簡単に説明する。

まず、第１１図に示すように１単結晶珪素からなるｐ−
型半導体基板１を用意する。

次に、ＭＩＳＦＥＴ形成領域において、前記半導体基板
１の主面部にｎ型ウェル領域２０を形成し、珪素基板を
構成する。

次に、ＭＩＳＦＥＴ形成領域間において、ウェル領域２
０の主面を選択的に酸化し、素子分離用絶縁膜２１を形
成する。

次に、素子分離用絶縁膜２１によってその領域を規定さ
れたＭＩＳＦＥＴ形成領域において、ウェル領域２０の
主面上に絶縁膜（第１絶縁膜）６を形成する。絶縁膜６
は、前記実施例■の絶縁膜６と同様に、ウェル領域２０
と後に形成されるソース電極及びドレイン電極（２２）
とを電気的に分離すると共だ１　ソース電極及びドレイ
ン電極（２２）をパターンニングする際のエツチングス
トツバ層として使用する。

次に、第１２図に示すように、絶縁膜６の上部を含む基
板全面に電極形成層（ソース及びドレイン電極形成層）
２２Ａを形成する。電極形成層２２Ａは、例えば常圧Ｃ
ＶＤで堆積させた多結晶珪素膜で形成する。

次に、前記電極形成層２２ＡＫｐ型不純物を高濃度に導
入し、その抵抗値を低減させる。

次に、電極形成層２２Ａの上部全面に絶縁膜（第２絶縁
膜）８を形成する。

次に、第１３図に示すように、前記絶縁膜８及び電極形
成層２２Ａに所定のパターンニングを施し、ソース電極
（Ｓ）２２及びドレイン電極（Ｄ）２２を形成する。こ
のパターンニングは、ゲート電極形成領域上の！概形成
層２２Ａを除去するように行う。パターンニングはＲＩ
Ｅ等の異方性エツチングで行う。

この異方性エツチングを施す際には電極形成層ストッパ
層として使用され、この絶縁膜６はゲート電極形成領域
のウェル領域２００表面を保護するようになっている。

次に、第１４図に示すように、ソース電極（８）２２、
ドレイン電極（至）２２の夫々で規定された領域内に露
出する絶縁膜（第１絶縁膜）６を等方性エツチングでエ
ツチングし除去すると共に、前記ソース・ドレイン電極
２２の端部に形成された絶縁膜６をサイドエツチングで
除去し、アンダーカット部９を形成する。

次に、第１５図に示すように１前記アンダ一カツト部９
を埋込むように、基板全面に珪素膜１０を形成する。珪
素膜１０は低圧（０，３（ｔｏｒｒ　）程度又は、それ
以下）ＣＶＤで堆積した多結晶珪素膜で形成する。

次に、第１６図に示すように、少なくとも、前記アンダ
ーカット部９の一部分を除き、前記珪素膜１０を絶縁膜
（第３絶縁膜）１１に形成する（変化させる）。絶縁膜
１１は珪素膜ｌＯの全表この絶＠膜１１を形成する熱酸
化工程によって、同第１６図に示すようｆ１ンース電極
２２．ドレイン電極２２の夫々に導入されたｐ型不純物
がアンダーカット部９に残存する珪素膜１ｏを通１．て
ウェル領域２０の主面部に拡散され、ソース領域及びド
レイン領域である一対のｐ＋型半導体領域２３が形成さ
れる。

次に、第１７図に示すように、ゲート電極形成領域にお
いて、前記絶縁膜（第３絶縁膜）１１をその膜厚に相当
する分だけ除去して、ＭＩＳＦＥＴのチャネル領域２０
Ａとなる領域のウェル領域２０の表面を露出させた後、
除去された前記チャネル領域上の絶縁膜１１とは別に、
ウェル領域２０の主面上にゲート絶縁膜（第４絶縁膜）
２４を形成する。ゲート絶縁膜２４は、ウェル領域２ｏ
の主面を酸化した酸化珪素膜で形成し、２００〜３００
　［Ａ］程度の膜厚で形成する。

前記絶縁膜１１の除去はＲＩＥ等の異方性エツチングで
行う。この異方性エツチングの使用によって、ソース電
極２２．ドレイン電極２２の夫々の側壁にサイドウオー
ルスペーサとして使用される絶縁膜１１の一部を残存さ
せることができる。

また、前記実施例Ｉと同様に、絶縁膜１１Ｆ！、酸化珪
素膜で形成されているので、異方性エツチングの際にウ
ェル領域（単結晶シリコン領域）２０とのエツチング選
択比を大きくすることができる。

したがって、ゲート電極形成領域において、絶縁膜１１
の除去に際してはウェル領域２０の表面の荒れを低減す
ることができる。

次に１第１８図に示すように１接続孔２５全通して、ウ
ェル領域２０の主面上にゲート絶縁膜２４を介在させて
ゲート電極２６を形成する。ゲート電極２６け、例えば
常圧ＣＶＤで堆積した多結晶珪素膜で形成され、ｎ型不
純物（例えばＰ又はＡｓ）を導入している。

このように、第２の発明は、ＭＩＳＦＥＴを有する半導
体集積回路装置において、珪素基板（１゜２０）の主面
上に絶縁膜６を介在させ、゛珪素膜を主体とする電極形
成層２２Ａを堆積させ、この電１成層２２ＡＫ前記珪素
基板（ウェル領域２０）と反対４町型の不純物を導入し
、この電極形成層２２Ａを異方性エツチングでパターン
ニングし、所定の間隔で互いに離隔されたソース電極（
Ｓ）２２゜ドレイン電極（Ｄ）２２の夫々を形成し、互
いに対向する側の前記ソース電極２２の端部、ドレイン
電極２２の端部の夫々の絶縁膜６を等方性エツチングで
サイドエツチングし、アンダーカット部９を形成し、こ
のアンダーカット部９を埋込むように、基板全面に珪素
膜１０を堆積させ、前記アンタ−カット部９の一部分を
除き、前記珪素膜１０を絶縁膜１１に形成し、ソースを
極２２とドレイン電極ｌ極２２との間の絶縁膜１１をエ
ツチングで除去し、珪素基板（４）の表面を露出させ、
この露出させた珪素基板の表面上にゲート絶縁膜２４を
介在させてゲート電極２６を形成する工程を備える。！
た、第２の発明は、前記絶縁膜１１を形成する工程と同
一製造工程若しくはそれ以後の工程で、前記アンダーカ
ット部９のすくなくとも一部分に埋込まれた珪素膜１０
全通して、ソース電極２２．ドレ板■の主面部に拡散さ
せ、ソース領域、ドレイン領域の夫々である一対の半導
体領域２３を形成する工程も備える。本発明の製造方法
によれば、前記電極形成層２２Ａに異方性エツチングを
施してソース電極２２．ドレイン電極２２の夫々を形成
する際に、電極形成層２２Ａの下地の絶縁膜６で珪素基
板■のゲート絶縁膜形成領域の表面を被轡しているので
、その表面が荒れることを低減することができると共に
、前記アンダーカット部９の一部分は除き、前記珪素膜
１０を絶縁膜１１に形成した後、この絶縁膜１１のゲー
ト電極形成領域をエツチングで除去したので、前記珪素
基板（イ）と絶縁膜１１との間のエツチング選択比が大
きいことから、珪素基板＠のゲート絶縁膜形成領域の表
面が荒れることを低減することができる。

また、前記絶縁膜（第１絶縁膜）６のサイドエツチング
量及びアンダーカット部分の絶縁膜１１の形成量（珪素
膜１０の酸化ｉ）でソース電極２２゜ドレイン電極２２
の夫々からソース領域及びドレイン領域である一対の半
導体領域２３を形成する不純物を拡散する領域のサイズ
を規定することができるので、半導体領域２３のサイズ
を縮小し、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　’１’の集積度を向上
することができる。

また、ソース領域及びドレイン領域である一対の半導体
領域２３と珪素基板■とのｐｎ接合容量を低減すること
ができるので、ＭＩＳＦＥＴの動作速度の高速化を図る
ことができる。

また、前記ソース領域及びドレイン領域である一対の半
導体領域２３．ゲート［極２６の夫々をソース電極２２
．ドレイン電極２２の夫々に対して自己整合で形成する
ことができるので、製造工程におけるマスク合せ余裕寸
法忙相当する分、ＭＩＳＦＥＴの集積度を向上すること
ができる。

第１８図に示し７た前記ゲート電極２６を形成する工程
の後に、第１０図に示すように、眉間絶縁膜１７．接続
孔１８の夫々を順次形成し、この後、接続孔１８を通し
てソース配線２７．ドレイン配ａ（図示しない）、ゲー
ト配線２７の夫々を形成する。

雄側■の半導体集積回路装置は完成する。

なお、本発明は、ｐチャネルＭ　１８　Ｆ　Ｅ　Ｔに限
定されず、ｎチャネルＭＩＳＦＥＴに適用することがで
きる。

また、本発明は、前記実施例Ｉのバイポーラトランジス
タと実施例■のＭＩＳＰＥＴとを組合せた混在型の半導
体集積回路装置を構成してもよい。

この場合、ペース電極７を形成する工程とソース電極２
２及びドレイン電極２２を形成する工程とを初め、多く
の製造工程を共通にすることができる特徴がある。

さらに、本発明は、バイポーラトランジスタ、Ｐチャネ
ル型ＭＩＳＦＥＴ及びへチャネル型ＭＩＳＦＥＴを同一
半導体基板上に混載し７ｊＢｉ　−ＣＭＯＳデバイスに
も適用が可能である。本発明をＢｓ−０ＭＯ８に適用し
た実施例を第１９図に示す。

第１９図に示したＢ１−ＣＭＯＳデバイスの製造方法を
簡単に説明する。

第１９図に示すように、ｐ−半導体基板１の主面上に１
周知の技術により、ｎ＋型埋込層３．ｐ＋型埋込層４を
所足の領域に形成した後、半導体基板１の全面に、単結
晶シリコンからなるエピタキシャル層を形成し、さらに
、選択的な、不純物のイオン打込み及び拡散技術によう
、前記エピタキシャル層中に、Ｐ型アインレーション領
域４Ａ。

Ｐ型ウェル領域４Ｂ、Ｎ型ウェル領域２０をそれぞれ形
成する。さらに、前記エピタキシャル層の表面を選択的
に熱酸化することＫよって、素子分離用絶縁膜５を形成
する。

前記Ｐ型アイソレージ肩ン領域４Ａ、ｐ”型埋込層４．
ｐ−型半導体基板１及び素子分離用絶縁膜５によって、
バイポーラトランジスタ形成領域とＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ形成領域は、電気的に分離されている。前記素子分
離用絶縁膜５を形成した後、ｎ型不純物（例えば、リン
）の選択的なイオン打込み、及び拡散により、ｎ＋型コ
レクタ電位引き出し領域３００をバイポーラトランジス
タ形成領域のｎウェル領域２０中に形成する。

その後の製造工程は、本発明の実施例■と実施例■を組
み合せることによって、容易に達成することが可能であ
る。例えば、ペース電極７と、Ｐチャネル型ＭＩＳＦＥ
Ｔのソース・ドレイン電極２２とＮチャネル型ＭＩＳＦ
ＥＴのソース・ドレイン電極２２Ａけ、同一工程で形成
された、多結晶シリコン膜で形成することが可能である
。この場合、ペース電極７とソース・ドレイン１！！極
２２には、ｐ型不純物をイオン打込みし、ソース・ドレ
イン電極２２ＡＫＨ，ｎ型不純物をイオン打込みする。

この場合には、前記Ｐ型、Ｎ型不純物の選択的なイオン
打込みになるので、ホトマスクが一枚増加する。さらに
、エミッタ電極１４と、Ｐチャネル型Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　’１”のゲート電極２６と、Ｎチャネル型Ｍ　Ｉ　
Ｓ　Ｆ”　Ｅ　’ｌ’のゲート電極２６も、同一工程で
形成された多結晶シリコン膜で形成することができる。

また、ホトマスクの枚数は、−枚増加するが、Ｐチャネ
ル型ＭＩ８ＦＥＴのゲート電極とＮチャネル型Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔのゲー゛ト電極の導電型を、所定のしき
い値電圧をそれぞれのＭＩオン打込みにより、変化させ
ることも可能である。

また、第１９図に示したＨｉ−０ＭＯ８のバイポーラト
ランジスタ領域とＰチャネル型ＭＩＳＦＥＴ領域の要部
平面図を、第２０図と第２１図に示す。

第２０図に示すように、バイポーラトランジスタは、レ
イアウトされている。

図面をわかりやすくするために、素子分離用絶縁膜５以
外の絶縁膜は、図示していない。同図に示すように、ペ
ース電極７Ｖｉ、エミッタ領域１６（ｎ＋）をとり囲む
ように形成されている。そして、ペース電位は、ベース
電極７上に形成された、接続孔（ペースＣ０ＮＴ）を介
して、配線層】９により、供給される。エミッタ’［Ｑ
１４は、その一部がペース電極７上にオーバーラツプし
て形成されている。エミッタ電位は、エミッタ電位１４
上に形成された接続孔（エミッタＣ０ＮＴ）を介して、
配線層１９により、供給される。ｎ　型コレクタ電位引
き出し領域３００にも、接続孔（コれている。このよう
なバイポーラトランジスタのレイアラＨＣよれば、ベー
ス電極７に対して、エミッタ領域１６（ｎ＋）、外部ペ
ース領域１２　（り”）。

真性ペース領域１ｓ（ｐ）、エミッタ電極１４のそれぞ
れが自己整合で形成できることは、理解できよう。また
、前記ペースＣ０ＮＴＶｉ、それに対向する側のベース
電極７上にも形成してよい。

第２１図に示すように、Ｐチャネル型ＭＩ　ＳＦＥ’ｌ
”Ｈ，レイアウトされている。

第２０図同様に、素子分離絶縁膜５以外の絶縁膜は、図
示していない。

同図に示すように、ソース電極２２（Ｓ）とドレイン電
極２２□□□がゲート電極２６をはさむように、互いに
対向【７て、形成されている。ソース電極２２（Ｓ）と
ドレイン電極２２　（Ｄ＞には、接続孔、（ソースＣ０
ＮＴ、ドレインＣ０ＮＴ）を介して、配線層２７゜２７
Ａが接続されている。ソース・ドレイン電極８２２（Ｓ
）、２２の）の下部には、前記電極からＰ型不純物の拡
散によって、自己整合的に形成された、？にス　トレイ
ン領域２３（１）＋）かそれぞれ形成されている。ゲー
ト電極２６の一部は、ソース・ドレイン電ｆｆ１２２（
Ｓ）、２２（至）上に、オーバーラツプして形成されて
いる。ゲート電極２６上には。

接続孔（ゲートＣ０ＮＴ）を介して、配線層２７が形成
される。ゲート電極２６と配線層２７の接続は、素子分
離用絶縁膜５によって囲まれた活性領域上で行なわなく
てもよい。この場合は、ゲート電極２６をＹ方向にさら
に延在させて、素子分離用絶縁膜５上で、ゲート電極２
６と配線層２７を接続する。また、前記Ｐ型不純物をＮ
型不純物に変更するだけで、第１９図示すＮチャネル型
ＭＩＳＦＥＴを形成することが可能である０以上、本発
明者によってなされた発明を前記実施例に基づき具体的
に説明したが、本発明は、前記実施例、に限定されるも
のではなく、その要旨を逸脱しない範囲において、種々
変形し得ることは勿論である。

〔発明の効果〕

本願において開示された第１の発明と第２の発れば、次
のとおりである。

第１の発明によれば、バイポーラトランジスタを有する
半導体集積回路装置において、高集積化及び動作速度の
高速化を図ることができると共に、エミッタ領域の表面
の荒れを低減し、電気的特性を向上することができる。

第２の発明によれば、ＭＩＳＦＥＴを有する半導体集積
回路装置において、高集積化及び動作速度の高速化を図
ることができると共に、ゲート電極形成領域の基板表面
の荒れを低減し、電気的特性を向上することができる。

【図面の簡単な説明】

第１図は、第１の発明の実施例である半導体集積回路装
置のバイポーラトランジスタを示す要部断面図、 第２図乃至第９図は、第１図に示［７たバイポーラトラ
ンジスタを各製造工程毎に示す要部断面図、第１０図は
、第２の発明の実施例である半導体集積回路装置のＭＩ
ＳＦＥＴを示す要部断面図、第１１図乃至第１８図は、
第１０図に示したＭＩ　８　Ｆ　Ｅ　Ｔを各製造工程毎
に示す要部断面図、第１９図は、第１の発明と、第２の
発明を組み合せた、本発明の変形例であるＢ１−ＣＭＯ
Ｓデバイスの要部断面図である。 第２０図は、第１９図に示したＢ＊−ｃＭｏｓデバイス
のバイポーラ領域の要部平面図、第２１図は、第１９図
に示したＢ１−ＣＭＯＳデバイスのＰチャネル型ＭＩ　
５ＦＥＴ領域の要部平面図である。 図中、１・・・半導体基板、２・・・エピタキシャル層
、３．４，１２，１５．１６・・・半導体領域、６，８
゜１１・・・絶縁膜、７・・・ペース電極、９・・・ア
ンダーカット部、１０・・・珪素膜、１４・・・エミッ
タ電極、２０・・・ウェル領域、２２・・・ソース電極
又は、ドレイン電極、２３・・・半導体領域、２４・・
・ゲート絶縁膜、２６・・・ゲート電極、３００・・・
コレクタ引き出し領域、Ｃ０ＮＴ・・・接続孔である。 第 図 第 図 第 図 ］（ρ−Ｊ 第 図 第 図 第 図 １（ρ−Ｊ

Claims (1)

1. 【特許請求の範囲】 １、ベース電極で囲まれた領域内からエミッタ電極を引
   き出すバイポーラトランジスタにおいて、 ａ）珪素基板の主面上に第１絶縁膜を介在させ珪素膜を
   主体とするベース電極形成層と第２絶縁膜を順次形成す
   る工程と、 ｂ）前記ベース電極形成層を異方性エッチングにより、
   パターニングし、ベース電極を形成する工程と、 ｃ）前記ベース電極で囲まれたエミッタ電極形成領域の
   端部の前記第１絶縁膜を等方性エッチングでサイドエッ
   チングし、アンダーカット部を形成する工程と、 ｄ）前記アンダーカット部を埋込むように、前記珪素基
   板全面上に珪素膜を堆積させる工程と、 ｅ）前記アンダーカット部の一部を除き、前記珪素膜を
   第３絶縁膜に形成する工程と、 ｆ）前記第３絶縁膜のエミッタ形成領域をエッチングで
   除去し、珪素基板の表面を露出させる工程と、 ｇ）前記露出させた珪素基板の表面にエミッタ電極を形
   成する工程とを具備することを特徴とする半導体集積回
   路装置の製造方法。 ２、前記ベース電極は所定導電型の不純物が導入されて
   おり、このベース電極に導入された不純物は前記アンダ
   ーカット部に埋込まれた珪素膜を通して珪素基板の主面
   部に拡散され外部ベース領域を形成することを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置の製
   造方法。 ３、前記外部ベース領域は、前記ベース電極からの不純
   物の拡散でその領域が規定され、前記ベース電極に対し
   て自己整合で形成されることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置の製造方法。 ４、前記アンダーカット部に埋込まれる珪素膜は、低圧
   ＣＶＤで堆積された多結晶珪素膜であることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置の製
   造方法。 ５、前記第３絶縁膜のエミッタ電極形成領域のエッチン
   グは、異方性エッチングが使用されていることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置の
   製造方法。６、前記ベース電極とエミッタ電極との電気
   的な分離は、前記第３絶縁膜を異方性エッチングでエッ
   チングした際にベース電極の側壁に残存する第３絶縁膜
   で行われていることを特徴とする特許請求の範囲第５項
   記載の半導体集積回路装置の製造方法。 ７、前記第１絶縁膜、第３絶縁膜の夫々は酸化珪素膜で
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置の製造方法。 ８、前記バイポーラトランジスタの活性ベース領域は、
   前記ベース電極で囲まれた領域内の珪素基板の主面部に
   所定導電型の不純物を導入することで形成され、エミッ
   タ領域は、前記ベース電極で囲まれた領域内の珪素基板
   の主面部にエミッタ電極を通して所定導電型の不純物を
   導入することで形成されていることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置の製造方法。 ９、ＭＩＳＦＥＴを含む半導体集積回路装置において、 ａ）珪素基板の主面上に第１絶縁膜を介在させ珪素膜を
   主体とする電極形成層と第２絶縁膜を順次形成する工程
   と、 ｂ）前記電極形成層に前記珪素基板と反対導電型の不純
   物を導入する工程と、 ｃ）前記電極形成層を異方性エッチングでパターニング
   し、所定の間隔で互いに離隔されたソース電極とドレイ
   ン電極の夫々を形成する工程と、 ｄ）互いに対向する側の前記ソース電極の端部及びドレ
   イン電極の端部の夫々の前記第１絶縁膜を等方性エッチ
   ングでサイドエッチングし、アンダーカット部を形成す
   る工程と、 ｅ）前記アンダーカット部を埋込むように、前記珪素基
   板の全面上に珪素膜を堆積する工程と、 ｆ）前記アンダーカット部の一部を除き、前記珪素膜を
   第３絶縁膜に形成する工程と、 ｇ）前記第３絶縁膜のソース電極とドレイン電極との間
   をエッチングで除去し、珪素基板の表面を露出させる工
   程と、 ｈ）前記露出させた珪素基板の表面にゲート絶縁膜を介
   在させて、ゲート電極を形成する工程とを具備するとと
   もに、前記第３絶縁膜を形成する工程と同一製造工程若
   しくはそれ以後の工程で、前記アンダーカット部に埋込
   まれた珪素膜を通して、ソース電極、ドレイン電極の夫
   々に導入された不純物を珪素基板の主面部に拡散させ、
   ソース領域、ドレイン領域の夫々を形成する工程とを具
   備することを特徴とする半導体集積回路装置の製造方法
   。 １０、前記アンダーカット部に埋込まれる珪素膜は、低
   圧ＣＶＤで堆積された多結晶珪素膜であることを特徴と
   する特許請求の範囲第９項記載の半導体集積回路装置の
   製造方法。１１、前記第３絶縁膜のゲート電極形成領域
   のエッチングは、異方性エッチングが使用されているこ
   とを特徴とする特許請求の範囲第９項記載の半導体集積
   回路装置の製造方法。１２、前記ソース電極、ドレイン
   電極の夫々とゲート電極との電気的な分離は、前記第３
   絶縁膜を異方性エッチングでエッチングした際にソース
   電極、ドレイン電極の夫々の側壁に残存する第３絶縁膜
   で行われていることを特徴とする特許請求の範囲第１１
   項記載の半導体集積回路装置の製造方法。 １３、前記第１絶縁膜、第３絶縁膜の夫々は酸化珪素膜
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造方法。