JPH02144922A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02144922A JPH02144922A JP29809988A JP29809988A JPH02144922A JP H02144922 A JPH02144922 A JP H02144922A JP 29809988 A JP29809988 A JP 29809988A JP 29809988 A JP29809988 A JP 29809988A JP H02144922 A JPH02144922 A JP H02144922A
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Landscapes
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタ又は及びMI8FETQ有する半導体集
積回路装置に適用して有効な技術に関するものである。
ラトランジスタ又は及びMI8FETQ有する半導体集
積回路装置に適用して有効な技術に関するものである。
バイポーラトランジスタの高集積化及び高速化に最適な
技術として日経マグロウヒル社発行「日経マイクロデバ
イセズJ1985年11月号第73頁から第74頁に記
載される技術がある。この技術に記載されるバイポーラ
トランジスタの製造方法の概要は次のとおりである。
技術として日経マグロウヒル社発行「日経マイクロデバ
イセズJ1985年11月号第73頁から第74頁に記
載される技術がある。この技術に記載されるバイポーラ
トランジスタの製造方法の概要は次のとおりである。
まず、素子分離用絶縁膜で規定されたバイポーラトラン
ジスタ形成領域内において、n型エピタキシャル層の主
面上に窒化珪素膜を形成する。
ジスタ形成領域内において、n型エピタキシャル層の主
面上に窒化珪素膜を形成する。
次に、前記窒化珪素膜上に多結晶珪素膜を形成する。こ
の後、活性ペース領域、エミッタ領域の夫々の形成領域
が開口されるようK、前記多結晶珪素膜をパターンニン
グしてペース電極を形成する。
の後、活性ペース領域、エミッタ領域の夫々の形成領域
が開口されるようK、前記多結晶珪素膜をパターンニン
グしてペース電極を形成する。
次に、前記ペース電極Kp型不純物であるボロン(B)
を導入する。この後、活性ペース領域及びエミッタ領域
の夫々の形成領域から露出する前記窒化珪素膜を耐酸化
マスクとして用い、ペース電極の表面を酸化して酸化珪
素膜を形成する。
を導入する。この後、活性ペース領域及びエミッタ領域
の夫々の形成領域から露出する前記窒化珪素膜を耐酸化
マスクとして用い、ペース電極の表面を酸化して酸化珪
素膜を形成する。
次に、ペース電極の表面の酸化珪素膜を耐エツチングマ
スクとして用い、活性ペース領域及びエミッタ領域の夫
々の形成領域上の窒化珪素膜をエツチングで除去すると
共に、その除去した領域側のペース電極の端部の下部の
窒化珪素膜をサイドエツチングで除去してアンダーカッ
ト部を形成する。
スクとして用い、活性ペース領域及びエミッタ領域の夫
々の形成領域上の窒化珪素膜をエツチングで除去すると
共に、その除去した領域側のペース電極の端部の下部の
窒化珪素膜をサイドエツチングで除去してアンダーカッ
ト部を形成する。
次に、前記アンダーカット部を埋込むように、基板全面
に多結晶珪素膜を堆積する。この後、アンダーカット部
を除き、平担な部分に堆積された多結晶珪素膜をRea
ctive Ion Etching(以下几IEとい
う)等の異方性エツチングで除去し、活性ペース領域及
びエミッタ領域の夫々の形成領域のエピタキシャル層の
表面を露出させる。
に多結晶珪素膜を堆積する。この後、アンダーカット部
を除き、平担な部分に堆積された多結晶珪素膜をRea
ctive Ion Etching(以下几IEとい
う)等の異方性エツチングで除去し、活性ペース領域及
びエミッタ領域の夫々の形成領域のエピタキシャル層の
表面を露出させる。
次に、熱酸化を施し、アンダーカット部に埋込まれた多
結晶珪素膜の一部及び露出するエピタキシャル層の表面
に酸化珪素膜を形成する。
結晶珪素膜の一部及び露出するエピタキシャル層の表面
に酸化珪素膜を形成する。
次に、ペース電極で規定された領域のエピタキシャル層
の主面部にn型不純物を導入し、p型の活性ベース領域
を形成する。外部ペース領域は、ペース電極に導入され
たn型不純物がアンダーカット部に埋込まれた多結晶珪
素膜を通してエピタキシャル層の主面部に拡散すること
によって形成される。前記活性ペース領域はこの外部ベ
ース領域に接続される。
の主面部にn型不純物を導入し、p型の活性ベース領域
を形成する。外部ペース領域は、ペース電極に導入され
たn型不純物がアンダーカット部に埋込まれた多結晶珪
素膜を通してエピタキシャル層の主面部に拡散すること
によって形成される。前記活性ペース領域はこの外部ベ
ース領域に接続される。
次K、基板全面に酸化珪素膜、多結晶珪素膜の夫々を順
次積層した後、これらの膜をRIE等の異方性エツチン
グで除去し、ペース電極で規定される領域内にエミッタ
開口を形成する。
次積層した後、これらの膜をRIE等の異方性エツチン
グで除去し、ペース電極で規定される領域内にエミッタ
開口を形成する。
次に、前記エミッタ開口を通して活性ベース領域に接続
するように多結晶珪素膜を形成し、この多結晶珪素膜に
所定のパターンニングを施してエミッタ電極を形成する
。このエミッタ電極にはn型不純物が導入され、このn
型不純物は活性ペース領域に拡散されてn型エミッタ領
域を形成する。
するように多結晶珪素膜を形成し、この多結晶珪素膜に
所定のパターンニングを施してエミッタ電極を形成する
。このエミッタ電極にはn型不純物が導入され、このn
型不純物は活性ペース領域に拡散されてn型エミッタ領
域を形成する。
このように構成されるバイポーラトランジスタは、外部
ベース領域、活性ベース領域、エミッタ領域、エミッタ
電極の夫々がペース電極に対して自己整合で形成するこ
とができるので、高集積化を図ることができる特徴があ
る。また、バイポーラトランジスタは、ペース電極下の
アンダーカット部のサイドエツチング量及びアンダーカ
ット部に埋込まれた多結晶珪素膜の一部を酸化する量で
ペース領域からのn型不純物の拡散する領域が規定され
るので、フォトリングラフィ技術で形成される場合に比
べて小さい外部ベース領域を形成することができ、高集
積化を図ることができる特徴がある。
ベース領域、活性ベース領域、エミッタ領域、エミッタ
電極の夫々がペース電極に対して自己整合で形成するこ
とができるので、高集積化を図ることができる特徴があ
る。また、バイポーラトランジスタは、ペース電極下の
アンダーカット部のサイドエツチング量及びアンダーカ
ット部に埋込まれた多結晶珪素膜の一部を酸化する量で
ペース領域からのn型不純物の拡散する領域が規定され
るので、フォトリングラフィ技術で形成される場合に比
べて小さい外部ベース領域を形成することができ、高集
積化を図ることができる特徴がある。
本発明者は、前述のバイポーラトランジスタの製造方法
について検討した結果、次のような問題点が生じること
を見出した。
について検討した結果、次のような問題点が生じること
を見出した。
従来技術のバイポーラトランジスタは、ペース電極の端
部のアンダーカット部に多結晶珪素膜を埋込んだ後、活
性ベース領域及びエミッタ領域の夫々の形成領域上に形
成された多結晶珪素膜をRIE等の異方性エツチングで
除去している。ところが、この異方性エツチングは、多
結晶珪素膜と単結晶珪素層からなるエピタキシャル層と
のエツチング選択比が小さい。つまり、[前記アンダー
カット部に埋込んだ多結晶珪素膜」と「活性ペース及び
エミッタが形成されるべき領域の単結晶珪素層(エピタ
キシャル層)」のRIEによるエツチングレートがはぼ
同じである。このため、活性ペース領域及びエミッタ領
域の夫々の領域においてエピタキシャル層の表面がかな
りオーバーエツチングされるので、前記エピタキシャル
層の表面の荒または、ダメージが著しい。その結果、前
記エピタキシャル層表面に、結晶欠陥や転位が生じ、エ
ミッタ・ペース接合の破壊及びキャリアトラップが発生
する。このような理由で、バイポーラトランジスタの遮
断周波数(fT)及び電流増幅率(hpg)が低下した
り、バランいたりする。
部のアンダーカット部に多結晶珪素膜を埋込んだ後、活
性ベース領域及びエミッタ領域の夫々の形成領域上に形
成された多結晶珪素膜をRIE等の異方性エツチングで
除去している。ところが、この異方性エツチングは、多
結晶珪素膜と単結晶珪素層からなるエピタキシャル層と
のエツチング選択比が小さい。つまり、[前記アンダー
カット部に埋込んだ多結晶珪素膜」と「活性ペース及び
エミッタが形成されるべき領域の単結晶珪素層(エピタ
キシャル層)」のRIEによるエツチングレートがはぼ
同じである。このため、活性ペース領域及びエミッタ領
域の夫々の領域においてエピタキシャル層の表面がかな
りオーバーエツチングされるので、前記エピタキシャル
層の表面の荒または、ダメージが著しい。その結果、前
記エピタキシャル層表面に、結晶欠陥や転位が生じ、エ
ミッタ・ペース接合の破壊及びキャリアトラップが発生
する。このような理由で、バイポーラトランジスタの遮
断周波数(fT)及び電流増幅率(hpg)が低下した
り、バランいたりする。
このような問題が発生するため、バイポーラトランジス
タの電気的特性を劣化させる。
タの電気的特性を劣化させる。
一方、本発明者は、従来技術のバイポーラトランジスタ
の製造方法を応用してMISFETを形成することを検
討した。前記バイポーラトランジスタの製造方法及び構
造をMISFETの製造方法及び構造に適用することは
、以下の点で有利であるO 第1に、バイポーラトランジスタとMISFETを同一
の半導体基板上に形成する場合、製造工程を小な(する
ことができ、製造コストが小さくできる。
の製造方法を応用してMISFETを形成することを検
討した。前記バイポーラトランジスタの製造方法及び構
造をMISFETの製造方法及び構造に適用することは
、以下の点で有利であるO 第1に、バイポーラトランジスタとMISFETを同一
の半導体基板上に形成する場合、製造工程を小な(する
ことができ、製造コストが小さくできる。
第2に、M I 8 F E Tのソース・ドレイ/拡
散層は、その上に形成されて電気的に接続されるソース
・ドレイン電極に対して自己整合的に形成することがで
きろ。
散層は、その上に形成されて電気的に接続されるソース
・ドレイン電極に対して自己整合的に形成することがで
きろ。
このため、従来のMISFETの形成技術(例えば、ソ
ース・ドレイン拡散層を形成した後、マスク合せによっ
て、コンタクトホールを形成し、前記コンタクトホール
を通して、Alからなるソース・ドレイン拡散層を形成
する技術)に比べて、マスク合せによる余裕を見積って
、ソース・ドレイン領域を大きくする必要がない。よっ
て、ソース・ドレイン領域と半導体基板との接合容[(
PN接合容量)を小さくできるので、MISFETの高
速化が図れる。
ース・ドレイン拡散層を形成した後、マスク合せによっ
て、コンタクトホールを形成し、前記コンタクトホール
を通して、Alからなるソース・ドレイン拡散層を形成
する技術)に比べて、マスク合せによる余裕を見積って
、ソース・ドレイン領域を大きくする必要がない。よっ
て、ソース・ドレイン領域と半導体基板との接合容[(
PN接合容量)を小さくできるので、MISFETの高
速化が図れる。
上記した、第1及び第2の利点を得ようとし、本発明者
は、バイポーラトランジスタの製造方法及び構造をMI
SFETの製造方法及び構造に適用することを考えたの
である。しかしながら、下記する問題点が生じることを
、本発明者は見出した。
は、バイポーラトランジスタの製造方法及び構造をMI
SFETの製造方法及び構造に適用することを考えたの
である。しかしながら、下記する問題点が生じることを
、本発明者は見出した。
前記バイポーラトランジスタは、ペース電極の端部のア
ンダーカット部に多結晶珪素膜を埋込んだ後、活性ペー
ス領域及びエミッタ領域の夫々の形成領域の多結晶珪素
膜をRIE等の異方性エツチングで除去している。とこ
ろが、この異方性エツチングは、多結晶珪素膜とエピタ
キシャル層とのエツチング選択比が小さい。つまり、「
前記アンダーカット部に埋め込んだ多結晶珪素膜」と活
性ペース及びエミッタが形成されるべき領域の単結晶珪
素層(エピタキシャル層)」の几IEによるエツチング
レートかはぼ同じである。このため、活性ペース領域及
びエミッタ領域の夫々の領域においてエピタキシャル層
の表面がかなりオーバーエツチングされるので、前記エ
ピタキシャル層の表面の荒れまたは、ダメージが著しい
。その結果、前記エピタキシャル層表面に結晶欠陥や転
位が生じ、バイポーラトランジスタの電気的特性を劣化
させる。すなわち、MISFETに前述の技術を単純に
応用した場合、同様に、ペース電極に対応するソース電
極及びドレイン電極に規定された領域内のゲート電極形
成領域の基板表面(チャネル領域)が荒れるので、MI
SFETのスレッシュホールドボルテージVthのバラ
ツキ等の電気的特性劣化を引きおこす。
ンダーカット部に多結晶珪素膜を埋込んだ後、活性ペー
ス領域及びエミッタ領域の夫々の形成領域の多結晶珪素
膜をRIE等の異方性エツチングで除去している。とこ
ろが、この異方性エツチングは、多結晶珪素膜とエピタ
キシャル層とのエツチング選択比が小さい。つまり、「
前記アンダーカット部に埋め込んだ多結晶珪素膜」と活
性ペース及びエミッタが形成されるべき領域の単結晶珪
素層(エピタキシャル層)」の几IEによるエツチング
レートかはぼ同じである。このため、活性ペース領域及
びエミッタ領域の夫々の領域においてエピタキシャル層
の表面がかなりオーバーエツチングされるので、前記エ
ピタキシャル層の表面の荒れまたは、ダメージが著しい
。その結果、前記エピタキシャル層表面に結晶欠陥や転
位が生じ、バイポーラトランジスタの電気的特性を劣化
させる。すなわち、MISFETに前述の技術を単純に
応用した場合、同様に、ペース電極に対応するソース電
極及びドレイン電極に規定された領域内のゲート電極形
成領域の基板表面(チャネル領域)が荒れるので、MI
SFETのスレッシュホールドボルテージVthのバラ
ツキ等の電気的特性劣化を引きおこす。
本発明の目的は、バイポーラトランジスタを有する半導
体集積回路装置において、高集積化及び高速化を図ると
共に、電気的特性を向上することが可能な技術を提供す
ることにある。
体集積回路装置において、高集積化及び高速化を図ると
共に、電気的特性を向上することが可能な技術を提供す
ることにある。
本発明の他の目的は、前記バイポーラトランジスタのエ
ミッタ領域の表面の荒れを低減することによって、前記
目的を達成することが可能な技術を提供することにある
。
ミッタ領域の表面の荒れを低減することによって、前記
目的を達成することが可能な技術を提供することにある
。
本発明の他の目的は、MISFETを有する半導体集積
回路装置において、高集積化及び高速化を図ると共に、
電気的特性を向上することが可能な技術を提供すること
にある。
回路装置において、高集積化及び高速化を図ると共に、
電気的特性を向上することが可能な技術を提供すること
にある。
本発明の他の目的は、前記M I S F E Tのゲ
ート電極形成領域の基板表面の荒れまたは、ダメージを
低減することによって、前記目的を達成することが可能
な技術を提供することにある。
ート電極形成領域の基板表面の荒れまたは、ダメージを
低減することによって、前記目的を達成することが可能
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、第1の発明の概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
バイポーラトランジスタを有する半導体集積回路装置に
おいて、珪素基板の主面上に第1絶縁膜と、所定の導電
型の不純物を含む珪素膜を主体とするベース電極形成層
と、第2絶縁膜を順次堆積させ、前記第2絶縁膜とペー
ス電極形成層を異方性エツチングでパターンニングして
ペース電極を形成しこのベース電極のエミッタ電極形成
領域側の端部の前記第1絶縁膜を等方性エツチングでサ
イドエツチングしてアンダーカット部を形成し、このア
ンダーカット部を埋込むように、基板全面に珪素膜を堆
積させ、前記アンダーカット部分を除き、前記珪素膜を
熱酸化することにより、第3絶縁膜を形成し、この第3
絶縁膜のエミッタ電極形成領域をエツチングで除去して
珪素基板の表面を露出させた後、前記ベース電極と、そ
の側壁に形成された8g3の絶縁膜をマスクに、所定の
不純物を前記珪素基板の表面に導入し、真性ペース領域
を形成し、その後、前記露出させた珪素基板の表面にエ
ミッタ電極を形成する。
おいて、珪素基板の主面上に第1絶縁膜と、所定の導電
型の不純物を含む珪素膜を主体とするベース電極形成層
と、第2絶縁膜を順次堆積させ、前記第2絶縁膜とペー
ス電極形成層を異方性エツチングでパターンニングして
ペース電極を形成しこのベース電極のエミッタ電極形成
領域側の端部の前記第1絶縁膜を等方性エツチングでサ
イドエツチングしてアンダーカット部を形成し、このア
ンダーカット部を埋込むように、基板全面に珪素膜を堆
積させ、前記アンダーカット部分を除き、前記珪素膜を
熱酸化することにより、第3絶縁膜を形成し、この第3
絶縁膜のエミッタ電極形成領域をエツチングで除去して
珪素基板の表面を露出させた後、前記ベース電極と、そ
の側壁に形成された8g3の絶縁膜をマスクに、所定の
不純物を前記珪素基板の表面に導入し、真性ペース領域
を形成し、その後、前記露出させた珪素基板の表面にエ
ミッタ電極を形成する。
さらに、前記エミッタ電極を介して、所定の不純物を前
記露出させた基板内に導入することによりエミッタ領域
を形成する。
記露出させた基板内に導入することによりエミッタ領域
を形成する。
また、前記アンダーカット部を除き、前記珪素膜を熱酸
化し、@3の絶縁膜を形成する工程と同時に、前記ベー
ス電極にあらかじめ導入された不純物を前記アンダーカ
ット部に埋込まれた珪素膜を通して珪素基板の主面部に
拡散して外部ペース領域を形成する。
化し、@3の絶縁膜を形成する工程と同時に、前記ベー
ス電極にあらかじめ導入された不純物を前記アンダーカ
ット部に埋込まれた珪素膜を通して珪素基板の主面部に
拡散して外部ペース領域を形成する。
さらに、本願において開示される発明のうち、第2の発
明の概要を簡単に説明すれば、下記のとおりである。
明の概要を簡単に説明すれば、下記のとおりである。
MISF’ETを有する半導体集積回路装置において、
珪素基板の主面上に第1絶縁膜と、前記珪素基板と反対
導電型を有する珪素膜を主体とする電極形成層と第2絶
縁膜を順次堆積させ、前記第2絶縁膜と前記電極形成層
を異方性エツチングでパターンニングし、所定の間隔で
互いに離隔されたソース電極、ドレイン電極の夫々を形
成し、互いに対向する側の前記ソース電極の端部、ドレ
インN、極の端部の夫々の前記第1絶縁膜を等方性エツ
チングでサイドエツチングし、アンダーカット部を形成
し、このアンダーカット部を埋込むように、基板全面に
珪素膜を堆積させ、前記アンダーカット部分を除き、前
記珪素膜を熱酸化することにより第3絶縁膜を形成し、
この第3絶縁膜のソース電極とドレイン電極との間をエ
ツチングで除去し、珪素基板の表面を露出させ、この露
出させた珪素基板の表面にゲート絶縁膜(第4絶縁膜)
を介在させてゲート電極を形成する工程とを備えろと共
に、前記第3絶縁膜を形成する工程と同一製造工程若し
くはそれ以後の工程で、前記アンダーカット部に埋込ま
れた珪素膜を通して、ソース電極、ドレイン電極の夫々
に導入された不純物を珪素基板の主面部に拡散させ、ソ
ース領域ドレイン領域の夫々を形成する。
珪素基板の主面上に第1絶縁膜と、前記珪素基板と反対
導電型を有する珪素膜を主体とする電極形成層と第2絶
縁膜を順次堆積させ、前記第2絶縁膜と前記電極形成層
を異方性エツチングでパターンニングし、所定の間隔で
互いに離隔されたソース電極、ドレイン電極の夫々を形
成し、互いに対向する側の前記ソース電極の端部、ドレ
インN、極の端部の夫々の前記第1絶縁膜を等方性エツ
チングでサイドエツチングし、アンダーカット部を形成
し、このアンダーカット部を埋込むように、基板全面に
珪素膜を堆積させ、前記アンダーカット部分を除き、前
記珪素膜を熱酸化することにより第3絶縁膜を形成し、
この第3絶縁膜のソース電極とドレイン電極との間をエ
ツチングで除去し、珪素基板の表面を露出させ、この露
出させた珪素基板の表面にゲート絶縁膜(第4絶縁膜)
を介在させてゲート電極を形成する工程とを備えろと共
に、前記第3絶縁膜を形成する工程と同一製造工程若し
くはそれ以後の工程で、前記アンダーカット部に埋込ま
れた珪素膜を通して、ソース電極、ドレイン電極の夫々
に導入された不純物を珪素基板の主面部に拡散させ、ソ
ース領域ドレイン領域の夫々を形成する。
上述した第1の発明の手段によれば、前記ベース電極形
成層に異方性エツチング(R,IE)を施してベース電
極を形成する際に、ベース電極形成層の下地の第1絶縁
膜で珪素基板のエミッタを極形成領域の表面を被覆して
いるので、珪素基板の表面が荒れることを低減すること
ができる。さらに、前記アンダーカット部分は除き、前
記珪素膜を第3絶縁膜に形成した後、この第3絶縁膜の
エミッタ電極形成領域をエツチングで除去したので、前
記珪素基板と第3絶縁膜との間のエツチング選択比を大
きくし、珪素基板のエミッタ電極形成領域の表面が荒れ
ることを低減することができる。
成層に異方性エツチング(R,IE)を施してベース電
極を形成する際に、ベース電極形成層の下地の第1絶縁
膜で珪素基板のエミッタを極形成領域の表面を被覆して
いるので、珪素基板の表面が荒れることを低減すること
ができる。さらに、前記アンダーカット部分は除き、前
記珪素膜を第3絶縁膜に形成した後、この第3絶縁膜の
エミッタ電極形成領域をエツチングで除去したので、前
記珪素基板と第3絶縁膜との間のエツチング選択比を大
きくし、珪素基板のエミッタ電極形成領域の表面が荒れ
ることを低減することができる。
また、前記第4絶縁膜のサイドエツチング量及び第3絶
縁膜の形成量(熱酸化時間)でベース電極から不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域のサイズを縮小し、高集積化を図ることが
できる。
縁膜の形成量(熱酸化時間)でベース電極から不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域のサイズを縮小し、高集積化を図ることが
できる。
また、前記真性ベース領域、外部ペース領域、エミッタ
領域、エミッタ電極の夫々をベース電極に対して自己整
合で形成することができるので、バイポーラトランジス
タの面積を縮小し、高集積化を図ることができる。
領域、エミッタ電極の夫々をベース電極に対して自己整
合で形成することができるので、バイポーラトランジス
タの面積を縮小し、高集積化を図ることができる。
また、前記外部ペース領域のサイズを縮小することがで
きるので、外部ペース領域とコレクタ領域とのpn接合
容量を低減し、動作速度の高速化を図ることができる。
きるので、外部ペース領域とコレクタ領域とのpn接合
容量を低減し、動作速度の高速化を図ることができる。
また、上述した第2の発明の手段によれば、前記電極形
成層に異方性エツチング(凡IE)を施してソース電極
、ドレイン電極の夫々を形成する際に、電極形成層の下
地の第1絶縁膜で珪素基板のゲート絶縁膜形成領域の表
面を被覆しているので、珪素基板の表面が荒れることを
低減することができる。さらに、前記アンダーカット部
分は除き、前記珪素膜を熱酸化することにより第3絶縁
膜を形成した後、この第3絶縁膜のゲート電極形成領域
をエツチングで除去したので、前記珪素基板と第3絶縁
膜との間のエツチング選択比を大きくし、珪素基板のゲ
ート絶縁膜形成領域の表面が荒れることを低減すること
ができる。
成層に異方性エツチング(凡IE)を施してソース電極
、ドレイン電極の夫々を形成する際に、電極形成層の下
地の第1絶縁膜で珪素基板のゲート絶縁膜形成領域の表
面を被覆しているので、珪素基板の表面が荒れることを
低減することができる。さらに、前記アンダーカット部
分は除き、前記珪素膜を熱酸化することにより第3絶縁
膜を形成した後、この第3絶縁膜のゲート電極形成領域
をエツチングで除去したので、前記珪素基板と第3絶縁
膜との間のエツチング選択比を大きくし、珪素基板のゲ
ート絶縁膜形成領域の表面が荒れることを低減すること
ができる。
また、前記第1絶縁膜のサイドエツチング量(アンダー
カット量)及び第3絶縁膜の形成量(前記珪素膜の熱酸
化量)でソース電極、ドレイン電極の夫々からノース領
域、ドレイン領域の夫夫を形成する不純物を拡散する領
域のサイズを規定することができるので、ソース領域、
ドレイン領域の夫々のサイズを縮小し、集積度を向上す
ることができる。
カット量)及び第3絶縁膜の形成量(前記珪素膜の熱酸
化量)でソース電極、ドレイン電極の夫々からノース領
域、ドレイン領域の夫夫を形成する不純物を拡散する領
域のサイズを規定することができるので、ソース領域、
ドレイン領域の夫々のサイズを縮小し、集積度を向上す
ることができる。
また、前記ソース領域、ドレイン領域の夫々と珪素基板
とのpn接合容量を低減することができるので、動作速
度の高速化を図ることができる。
とのpn接合容量を低減することができるので、動作速
度の高速化を図ることができる。
また、前記ソース領域、ドレイン領域の夫々とゲート電
極とをソース電極、ドレイン電極の夫々に対して自己整
合で形成することができるので、集積度を向上すること
ができる。
極とをソース電極、ドレイン電極の夫々に対して自己整
合で形成することができるので、集積度を向上すること
ができる。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
(実施例1)
本実施例Iは、バイポーラトランジスタを有スる半導体
集積回路装置に本発明を適用した、第1の発明の実施例
である。
集積回路装置に本発明を適用した、第1の発明の実施例
である。
第1の発明の実施例である半導体集積回路装置のバイポ
ーラトランジスタを第1図(要部断面図)で示す。
ーラトランジスタを第1図(要部断面図)で示す。
第1図に示すように、バイポーラトランジスタは珪素基
板の主面に構成されている。珪素基板は、p−型半導体
基板1及びその主面上に成長させたn−型エピタキシャ
ルNI2で構成されている。バイポーラトランジスタ形
成領域において、半導体基板1とエピタキシャル層2と
の間にはn十型半導体領域(埋込型コレクタ領域)3が
設けられている。
板の主面に構成されている。珪素基板は、p−型半導体
基板1及びその主面上に成長させたn−型エピタキシャ
ルNI2で構成されている。バイポーラトランジスタ形
成領域において、半導体基板1とエピタキシャル層2と
の間にはn十型半導体領域(埋込型コレクタ領域)3が
設けられている。
バイポーラトランジスタは、素子分離用絶縁膜5、p十
型半導体領域4及び半導体基板1で構成される分離領域
でその領域を規定され、他の素子と電気的に分離されて
いる。素子分離用絶縁膜5はエピタキシャル層2を酸化
して形成されている。
型半導体領域4及び半導体基板1で構成される分離領域
でその領域を規定され、他の素子と電気的に分離されて
いる。素子分離用絶縁膜5はエピタキシャル層2を酸化
して形成されている。
半導体領域4は、素子分離用絶縁膜5下の半導体基板1
とエピタキシャル層2との間に設けられている。
とエピタキシャル層2との間に設けられている。
バイポーラトランジスタは、主に、コレクタ領域、ベー
ス領域及びエミッタ領域からなるnpn型で構成されて
いる。
ス領域及びエミッタ領域からなるnpn型で構成されて
いる。
コレクタ領域は、半導体領域(埋込型コレクタ領域)3
、エピタキシャル層2、図示しない電位引上用n十型半
導体領域で構成されている。電位引上用半導体領域は、
第1図に示すバイポーラトランジスタ形成領域と異なる
領域に素子分離用絶縁膜5によって、電位引上用半導体
領域の形成領域が規定され、半導体領域3電気的に接続
されている。図示しないが、コレクタ領域は、前記電位
引上用半導体領域にコレクタ配線が接続されるように構
成されている。
、エピタキシャル層2、図示しない電位引上用n十型半
導体領域で構成されている。電位引上用半導体領域は、
第1図に示すバイポーラトランジスタ形成領域と異なる
領域に素子分離用絶縁膜5によって、電位引上用半導体
領域の形成領域が規定され、半導体領域3電気的に接続
されている。図示しないが、コレクタ領域は、前記電位
引上用半導体領域にコレクタ配線が接続されるように構
成されている。
ヘース領域は、外部ヘース領域(graf t bas
eregionとも言う)として使用されるp生型半導
体領域12、活性ペース領域(1ntrinsic b
aseregionとも言う)として使用されるp型半
導体領域15で構成されている。活性ペース領域である
半導体領域15は、外部ペース領域である半導体領域1
2で周辺を囲まれたその中央部分に設けられている。こ
の活性ベース領域である半導体領域15は、外部ペース
領域である半導体領域12と電気的に接続して設けられ
ている。半導体領域12.15の夫々は、エピタキシャ
ル層2の主面部に設けられている。
eregionとも言う)として使用されるp生型半導
体領域12、活性ペース領域(1ntrinsic b
aseregionとも言う)として使用されるp型半
導体領域15で構成されている。活性ペース領域である
半導体領域15は、外部ペース領域である半導体領域1
2で周辺を囲まれたその中央部分に設けられている。こ
の活性ベース領域である半導体領域15は、外部ペース
領域である半導体領域12と電気的に接続して設けられ
ている。半導体領域12.15の夫々は、エピタキシャ
ル層2の主面部に設けられている。
外部ペース領域である半導体領域12は、アンダーカッ
ト部9に埋込まれた珪素膜10を介在させてペース電極
7に電気的に接続されている。ベース電極7は、その一
端側(内側)が活性ペース領域である半導体領域15の
周辺を囲むように絶縁膜(第1絶縁膜)6上に設けられ
、ベース電極7の他端側(外側)が素子分離用絶縁膜5
の上部に引出されている。ベース電極7は、抵抗値を低
減するn型不純物(例えばB)が導入された多結晶珪素
膜で構成されている。前記珪素膜10は例えば多結晶珪
素膜で構成されている。ベース電極7の上面には、ペー
ス電極7上に形成された絶縁膜(第2絶縁膜)8及び層
間絶縁膜17に形成された接続孔18を通してペース配
線19が接続されている。ベース配線19は、例えばア
ルミニウム膜か、銅やシリコンが添加されたアルミニウ
ム合金膜で形成されている。
ト部9に埋込まれた珪素膜10を介在させてペース電極
7に電気的に接続されている。ベース電極7は、その一
端側(内側)が活性ペース領域である半導体領域15の
周辺を囲むように絶縁膜(第1絶縁膜)6上に設けられ
、ベース電極7の他端側(外側)が素子分離用絶縁膜5
の上部に引出されている。ベース電極7は、抵抗値を低
減するn型不純物(例えばB)が導入された多結晶珪素
膜で構成されている。前記珪素膜10は例えば多結晶珪
素膜で構成されている。ベース電極7の上面には、ペー
ス電極7上に形成された絶縁膜(第2絶縁膜)8及び層
間絶縁膜17に形成された接続孔18を通してペース配
線19が接続されている。ベース配線19は、例えばア
ルミニウム膜か、銅やシリコンが添加されたアルミニウ
ム合金膜で形成されている。
エミッタ領域はn生型半導体領域16で構成されている
。半導体領域16はベース電極7及びベース電極7の側
壁に形成された絶縁膜(第3絶縁膜の一部で、サイドウ
オールスペーサともピう)11に規定された領域内にお
いて、半導体領域15の主面部に構成されている。半導
体領域16には、絶縁膜11でその領域が規定された接
続孔(エミッタ開口)13を通してエミッタ電極14が
電気的に接続されている。エミッタ電極14は例えばn
型不純物(ヒ素又はリン)が導入された多結晶珪素膜で
構成されている。エミッタ電極14とベース電極7とは
、ペース1!極7の上部に設けられた絶縁膜8(第2絶
縁膜)及びベース電極7の側壁に形成された絶縁膜11
でおのおのが電気的に分離されている。エミッタ電極1
4には、層間絶縁膜17に形成された接続孔18を通し
てエミッタ配線19が接続されている。エミッタ配線1
9は、前記ベース配線19、図示しないコレクタ配線の
夫々と同一導電性材料で構成されている。
。半導体領域16はベース電極7及びベース電極7の側
壁に形成された絶縁膜(第3絶縁膜の一部で、サイドウ
オールスペーサともピう)11に規定された領域内にお
いて、半導体領域15の主面部に構成されている。半導
体領域16には、絶縁膜11でその領域が規定された接
続孔(エミッタ開口)13を通してエミッタ電極14が
電気的に接続されている。エミッタ電極14は例えばn
型不純物(ヒ素又はリン)が導入された多結晶珪素膜で
構成されている。エミッタ電極14とベース電極7とは
、ペース1!極7の上部に設けられた絶縁膜8(第2絶
縁膜)及びベース電極7の側壁に形成された絶縁膜11
でおのおのが電気的に分離されている。エミッタ電極1
4には、層間絶縁膜17に形成された接続孔18を通し
てエミッタ配線19が接続されている。エミッタ配線1
9は、前記ベース配線19、図示しないコレクタ配線の
夫々と同一導電性材料で構成されている。
次に、前述のバイポーラトランジスタの製造方法につい
て、第2図乃至第9図(各製造工程毎に示す要部断面図
)を用いて簡単に説明する。
て、第2図乃至第9図(各製造工程毎に示す要部断面図
)を用いて簡単に説明する。
まず、第2図に示すように、単結晶珪素からなるp−型
半導体基板1を用意する。
半導体基板1を用意する。
次に、バイポーラトランジスタ形成領域において、半導
体基板1の主面部にn型不純物を導入する。この後、バ
イポーラトランジスタ形成領域間において、半導体基板
1の主面部にn型不純物を導入する。
体基板1の主面部にn型不純物を導入する。この後、バ
イポーラトランジスタ形成領域間において、半導体基板
1の主面部にn型不純物を導入する。
次に、前記半導体基板1の主面上1cn−型エピタキシ
ャル層2を成長させ、珪素基板を構成する。
ャル層2を成長させ、珪素基板を構成する。
前記エピタキシャル層2を成長させる工程によりて、前
記導入されたn型不純物が引き伸し拡散されて口+型半
導体領域3が形成されど共に、前記導入されたn型不純
物が引き伸し拡散されてp中型半導体領域4が形成され
る。
記導入されたn型不純物が引き伸し拡散されて口+型半
導体領域3が形成されど共に、前記導入されたn型不純
物が引き伸し拡散されてp中型半導体領域4が形成され
る。
次に、バイポーラトランジスタ形成領域間において、エ
ピタキシャル層2の主面を選択的に酸化し、素子分離用
絶縁膜5を形成する。素子分離用絶縁膜5は、半導体領
域4に接触する程度に形成される。
ピタキシャル層2の主面を選択的に酸化し、素子分離用
絶縁膜5を形成する。素子分離用絶縁膜5は、半導体領
域4に接触する程度に形成される。
次に、バイポーラトランジスタ形成領域において、エピ
タキシャル層2の主面上に絶R膜(第1絶縁膜)6を形
成する。絶縁膜6は、エピタキシャル層2の主面を酸化
した酸化珪素膜で形成し、400〜600 (A)程度
の膜厚で形成する。この絶R膜6は、主に、エピタキシ
ャル層2と、後の工程で形成されるベース電極(7)と
を電気的に分離すると共に、ペース電極(7)をバター
ンニングする際のエツチングストッパ層として使用する
。
タキシャル層2の主面上に絶R膜(第1絶縁膜)6を形
成する。絶縁膜6は、エピタキシャル層2の主面を酸化
した酸化珪素膜で形成し、400〜600 (A)程度
の膜厚で形成する。この絶R膜6は、主に、エピタキシ
ャル層2と、後の工程で形成されるベース電極(7)と
を電気的に分離すると共に、ペース電極(7)をバター
ンニングする際のエツチングストッパ層として使用する
。
次に、第3図に示すように、絶縁膜6の上部を含む基板
全面上にベース電極形成層7人を形成する。ベース電極
形成層7Aは、例えば常圧(1,0(torr )程度
) CVD (Chemical VaperDepo
sition )で堆積させた多結晶珪素膜で形成し、
2500〜3500 (A”l程度の膜厚で形成する。
全面上にベース電極形成層7人を形成する。ベース電極
形成層7Aは、例えば常圧(1,0(torr )程度
) CVD (Chemical VaperDepo
sition )で堆積させた多結晶珪素膜で形成し、
2500〜3500 (A”l程度の膜厚で形成する。
なお、ペース電極形成層7Aは、多結晶珪素膜の上部に
高融点金属膜を形成したシリサイド膜、あるいは、多結
晶珪素膜の上部に高融点金属シリサイド膜を積層した、
多結晶珪素膜を主体とする複合膜で形成してもよい。
高融点金属膜を形成したシリサイド膜、あるいは、多結
晶珪素膜の上部に高融点金属シリサイド膜を積層した、
多結晶珪素膜を主体とする複合膜で形成してもよい。
次に、前記ペース電極形成層7Aにp型不純物(例えば
B)を高濃度に導入し、ペース電極形成層7Aの抵抗値
を低減させる。
B)を高濃度に導入し、ペース電極形成層7Aの抵抗値
を低減させる。
次に、ペース電極形成層7Aの上部全面に絶縁膜(第2
絶縁膜)8を形成する。絶縁膜8は、例えばCVDで堆
積させた酸化珪素膜で形成し、2000〜3000 (
A)程度の膜厚で形成する。
絶縁膜)8を形成する。絶縁膜8は、例えばCVDで堆
積させた酸化珪素膜で形成し、2000〜3000 (
A)程度の膜厚で形成する。
次に、第4図に示すように、前記絶縁膜8及びペース電
極形成層7Aに所定のパターンニ/グを施し、ペース電
極7を形成する。このパターンニングは、バイポーラト
ランジスタの活性ベース領域、エミッタ領域の夫々の形
成領域上のベース電極形成M7人を除去するよ5に行う
。パターンニングは、ペース電極7の加工精度を高め、
しかもペース電極7の側壁に急峻な段差形状を有するよ
うに、RIE等の異方性エツチングで行う。異方性エツ
チングは、絶縁膜(第2絶縁膜)8、ベース電極形成N
7Aの夫々を順次重ね切りすることができる。エツチン
グガスとしては、例えば、CHF、、 CF、を使用す
る。
極形成層7Aに所定のパターンニ/グを施し、ペース電
極7を形成する。このパターンニングは、バイポーラト
ランジスタの活性ベース領域、エミッタ領域の夫々の形
成領域上のベース電極形成M7人を除去するよ5に行う
。パターンニングは、ペース電極7の加工精度を高め、
しかもペース電極7の側壁に急峻な段差形状を有するよ
うに、RIE等の異方性エツチングで行う。異方性エツ
チングは、絶縁膜(第2絶縁膜)8、ベース電極形成N
7Aの夫々を順次重ね切りすることができる。エツチン
グガスとしては、例えば、CHF、、 CF、を使用す
る。
この異方性エツチングを施す際にはペース電極形成層7
Aの下地に形成された絶縁膜6がエツチングスト、バ層
として使用される。この絶縁膜6は活性ベース領域、エ
ミッタ領域の夫々の形成領域の単結晶シリコンからなる
エピタキシャル層2の表面を保護するようになっている
。
Aの下地に形成された絶縁膜6がエツチングスト、バ層
として使用される。この絶縁膜6は活性ベース領域、エ
ミッタ領域の夫々の形成領域の単結晶シリコンからなる
エピタキシャル層2の表面を保護するようになっている
。
次に、第5図に示すように、ペース電極7から露出する
絶縁膜6を等方性エツチングでエツチングし除去すると
共に、ペース電極7の活性ベース領域、エミッタ領域及
びエミッタ電極形成領域側の端部の下に形成された絶縁
膜6もサイドエツチングで除去し、アンダーカット部9
を形成する。
絶縁膜6を等方性エツチングでエツチングし除去すると
共に、ペース電極7の活性ベース領域、エミッタ領域及
びエミッタ電極形成領域側の端部の下に形成された絶縁
膜6もサイドエツチングで除去し、アンダーカット部9
を形成する。
アンダーカット部9は、例えばペース電極7の端部から
横方向(基板1と平行な方向)に1000(A)程度の
サイドエツチング量を有するように形成される。等方性
エツチング液としては、例えばフッ酸を使用する。
横方向(基板1と平行な方向)に1000(A)程度の
サイドエツチング量を有するように形成される。等方性
エツチング液としては、例えばフッ酸を使用する。
次に、第6図に示すように、前記アンダーカット部9を
埋込むように、基板全面に珪素膜10を形成する。珪素
膜10は、低圧(0,3(torr )程度又はそれ以
下)CVDで堆積した多結晶珪素膜で形成する。珪素膜
10は、アンダーカット部9を実質的に完全に埋込める
ように、例えば200〜300 (A)程度の膜厚で形
成する。本発明者の基礎研究の結果によれば、低圧CV
Dで堆積される多結晶珪素膜は、前述のように微細なサ
イズで形成されるアンダーカット部9の内部に確実に埋
込むことができる。アンダーカット部9に埋込まれた珪
素膜10はペース電極7の下面に接続される。
埋込むように、基板全面に珪素膜10を形成する。珪素
膜10は、低圧(0,3(torr )程度又はそれ以
下)CVDで堆積した多結晶珪素膜で形成する。珪素膜
10は、アンダーカット部9を実質的に完全に埋込める
ように、例えば200〜300 (A)程度の膜厚で形
成する。本発明者の基礎研究の結果によれば、低圧CV
Dで堆積される多結晶珪素膜は、前述のように微細なサ
イズで形成されるアンダーカット部9の内部に確実に埋
込むことができる。アンダーカット部9に埋込まれた珪
素膜10はペース電極7の下面に接続される。
以下余白
次に、第7図に示すように、少なくとも、前記アンダー
カット部9の一部分を除き、前記珪素膜10を絶縁膜(
第3絶縁膜)11に形成する(or変化させる)。前記
絶縁膜(第3絶縁膜)IIFi、珪素膜10の全表面を
熱酸化した酸化珪素膜で形成される。アンダーカット部
9に埋込まれた珪素膜10の一部は、具体的にはペース
電極7の側壁から横方向(基板と平行方向)に約200
〜300[A]程度は絶縁膜11に形成される。
カット部9の一部分を除き、前記珪素膜10を絶縁膜(
第3絶縁膜)11に形成する(or変化させる)。前記
絶縁膜(第3絶縁膜)IIFi、珪素膜10の全表面を
熱酸化した酸化珪素膜で形成される。アンダーカット部
9に埋込まれた珪素膜10の一部は、具体的にはペース
電極7の側壁から横方向(基板と平行方向)に約200
〜300[A]程度は絶縁膜11に形成される。
この絶縁膜11を形成する熱酸化工程によって、同第7
図に示すように、ペース電極7に導入されたn型不純物
がアンダーカット部9に残存する珪素膜10を通してエ
ピタキシャル層2の主面部に拡散される。その結果、バ
イポーラトランジスタの外部ベース領域として使用され
るp 型半導体領域12が形成される。前記絶縁膜(第
1絶縁膜)6のサンドエツチング量及び前記サイドエツ
チングにより形成されたアンダーカット部9に埋込まれ
た珪素膜10の一部を絶縁膜11に形成する酸化量でペ
ース電極7からn型不純物を拡散する領域のサイズ(横
方向に約700〜800[A]程度)が規定される。こ
のため、外部ベース領域として使用される半導体領域1
2は、フォトリングラフィ技術での最小加工寸法に比べ
てかなり小さいサイズで形成することができる。この外
部ベース領域である半導体領域12は、ペース電極7に
対して自己整合で形成することができる。なお、外部ベ
ース領域である半導体領域12Fi、絶縁膜11を形成
する熱酸化工程に限らず、この後の熱処理工程例えば活
性ペース領域やエミッタ領域を形成する工程と同一の熱
処理工程、若しくはさらに後の別工程で形成してもよい
。
図に示すように、ペース電極7に導入されたn型不純物
がアンダーカット部9に残存する珪素膜10を通してエ
ピタキシャル層2の主面部に拡散される。その結果、バ
イポーラトランジスタの外部ベース領域として使用され
るp 型半導体領域12が形成される。前記絶縁膜(第
1絶縁膜)6のサンドエツチング量及び前記サイドエツ
チングにより形成されたアンダーカット部9に埋込まれ
た珪素膜10の一部を絶縁膜11に形成する酸化量でペ
ース電極7からn型不純物を拡散する領域のサイズ(横
方向に約700〜800[A]程度)が規定される。こ
のため、外部ベース領域として使用される半導体領域1
2は、フォトリングラフィ技術での最小加工寸法に比べ
てかなり小さいサイズで形成することができる。この外
部ベース領域である半導体領域12は、ペース電極7に
対して自己整合で形成することができる。なお、外部ベ
ース領域である半導体領域12Fi、絶縁膜11を形成
する熱酸化工程に限らず、この後の熱処理工程例えば活
性ペース領域やエミッタ領域を形成する工程と同一の熱
処理工程、若しくはさらに後の別工程で形成してもよい
。
次に、第8図に示すように、活性ペース領域。
エミッタ領域、エミッタ電極の夫々の形成領域において
、前記絶縁膜11をその膜厚に相当する分だけ除去して
接続孔13を形成した後、前記絶縁膜11が除去された
領域のエピタキシャル層2の主面上に活性ペース領域と
して使用されるp型半導体領域15を形成する。
、前記絶縁膜11をその膜厚に相当する分だけ除去して
接続孔13を形成した後、前記絶縁膜11が除去された
領域のエピタキシャル層2の主面上に活性ペース領域と
して使用されるp型半導体領域15を形成する。
前記絶縁膜11の除去は几IE等の異方性エツチングで
行う。この異方性エツチングの使用によって、ペース電
極7の側壁部にサイドウオールスペーサとして使用され
る絶縁膜11の一部を残存させることができる。絶縁膜
11の残存(また一部(サイドウオールスペーサ)はペ
ース電極7に対して自己整合で形成される。この絶縁膜
11は、珪素膜10を利用して形成されるので、ペース
電極7と後の工程で形成されるエミッタ1!極Hとを電
気的に分離するための絶縁膜を新たに堆積させる工程を
なくすことができる。また、残存した一部の絶縁膜11
の膜厚は異方性エツチング量で簡単に制御することがで
き、しかもその膜厚はペース電極7の側壁部から数千[
A]程度と薄い膜厚で形成することができる。
行う。この異方性エツチングの使用によって、ペース電
極7の側壁部にサイドウオールスペーサとして使用され
る絶縁膜11の一部を残存させることができる。絶縁膜
11の残存(また一部(サイドウオールスペーサ)はペ
ース電極7に対して自己整合で形成される。この絶縁膜
11は、珪素膜10を利用して形成されるので、ペース
電極7と後の工程で形成されるエミッタ1!極Hとを電
気的に分離するための絶縁膜を新たに堆積させる工程を
なくすことができる。また、残存した一部の絶縁膜11
の膜厚は異方性エツチング量で簡単に制御することがで
き、しかもその膜厚はペース電極7の側壁部から数千[
A]程度と薄い膜厚で形成することができる。
また、絶縁膜11は、酸化珪素膜(sio、)で形成さ
れているので、前記絶縁膜11の異方性エツチングの際
にエピタキシャル層(Si)2とのエツチング選択比を
大きくすることができる。エツチング選択比は、例、f
Jl’sio、 :5i=10: 1程痕である。した
がって、活性ペース領域、エミッタ領域、エミッタ電極
の夫々の形成領域において、絶縁膜11の除去忙際して
はエピタキシャル層2の表面の荒れ又は、ダメージを低
減することができる。
れているので、前記絶縁膜11の異方性エツチングの際
にエピタキシャル層(Si)2とのエツチング選択比を
大きくすることができる。エツチング選択比は、例、f
Jl’sio、 :5i=10: 1程痕である。した
がって、活性ペース領域、エミッタ領域、エミッタ電極
の夫々の形成領域において、絶縁膜11の除去忙際して
はエピタキシャル層2の表面の荒れ又は、ダメージを低
減することができる。
前記活性ペース軸域である半導体領域15は、エピタキ
シャル層2の主面部にn型不純物をイオン打込みで導入
することによって形成することができる。このn型不純
物はペース電極7及びその側壁に残存する絶縁膜11に
規定された領域内つまり接続孔13内に導入されるので
、半導体領域15はペース電極7に対して自己整合で形
成される。
シャル層2の主面部にn型不純物をイオン打込みで導入
することによって形成することができる。このn型不純
物はペース電極7及びその側壁に残存する絶縁膜11に
規定された領域内つまり接続孔13内に導入されるので
、半導体領域15はペース電極7に対して自己整合で形
成される。
次に、第9図に示すように、接続孔13を通して活性ペ
ース領域である半導体領域15に電気的に接続するよう
にエミッタ電極14を形成する。
ース領域である半導体領域15に電気的に接続するよう
にエミッタ電極14を形成する。
この後、エミッタ領域として使用されるn+型半導体領
域16を形成する。
域16を形成する。
前記エミッタ電極14は、常圧CVDで堆積し念多結晶
珪素膜で形成され、n型不純物例えばヒ前記エミッタ領
域である半導体領域16は、エミツタ電極14全通して
半導体領域15の主面部にn型不純物を導入して形成す
る。また、半導体領域16は、エミッタ電極14に導入
されたn型不純物を半導体領域15に拡散して形成して
もよい。
珪素膜で形成され、n型不純物例えばヒ前記エミッタ領
域である半導体領域16は、エミツタ電極14全通して
半導体領域15の主面部にn型不純物を導入して形成す
る。また、半導体領域16は、エミッタ電極14に導入
されたn型不純物を半導体領域15に拡散して形成して
もよい。
このように、バイポーラトランジスタを有する半導体集
積回路装ffiにおいて、珪素基板(1,2)の主面上
に絶縁@(第1絶縁膜)6を介在させ珪素膜を主体とす
るベース電極形成層7Aと絶縁膜8を順次堆積させた後
、このペース電極形成層7A及び絶縁膜8を異方性エツ
チングでパターンニングしてベース電極7を形成する際
に、ペース電極形成層7Aの下地の絶縁膜6で珪素基板
(エピタキシャル層2)のエミッタ・ベース形成領域の
表面を被榎しているので、エピタキシャル層2の表面が
荒れることを低減することができる。さらに、前記アン
ダーカット部9のすくなくとも一部分は除き、前記珪素
膜10を絶縁膜(第3絶縁膜)ミッタ・ペース形成領域
の絶縁膜11をエツチングで除去したので、前記珪素基
板(エピタキシャル層2)と絶縁膜11との間のエツチ
ング選択比が大きいことから、珪素基板(エピタキシャ
ル層2)のエミッタ・ペース形成領域の表面が荒れるこ
とを低減することができる。この結果、バイポーラトラ
ンジスタの電気的特性を向上することができる。
積回路装ffiにおいて、珪素基板(1,2)の主面上
に絶縁@(第1絶縁膜)6を介在させ珪素膜を主体とす
るベース電極形成層7Aと絶縁膜8を順次堆積させた後
、このペース電極形成層7A及び絶縁膜8を異方性エツ
チングでパターンニングしてベース電極7を形成する際
に、ペース電極形成層7Aの下地の絶縁膜6で珪素基板
(エピタキシャル層2)のエミッタ・ベース形成領域の
表面を被榎しているので、エピタキシャル層2の表面が
荒れることを低減することができる。さらに、前記アン
ダーカット部9のすくなくとも一部分は除き、前記珪素
膜10を絶縁膜(第3絶縁膜)ミッタ・ペース形成領域
の絶縁膜11をエツチングで除去したので、前記珪素基
板(エピタキシャル層2)と絶縁膜11との間のエツチ
ング選択比が大きいことから、珪素基板(エピタキシャ
ル層2)のエミッタ・ペース形成領域の表面が荒れるこ
とを低減することができる。この結果、バイポーラトラ
ンジスタの電気的特性を向上することができる。
捷た、前記絶縁膜(第1絶縁膜)6のサイドエツチング
量及びアンダーカット部での絶縁膜11の形成量(珪素
膜10の酸化′!i)でペース電極7からp型不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域である半導体領域12のサイズを縮小し、
高集積化を崗ることができる。
量及びアンダーカット部での絶縁膜11の形成量(珪素
膜10の酸化′!i)でペース電極7からp型不純物を
拡散する領域のサイズを規定することができるので、外
部ベース領域である半導体領域12のサイズを縮小し、
高集積化を崗ることができる。
また、前記外部ペース領域である半導体領域12、活性
ベース領域である半導体領域15.エミッタ領域である
半導体領域16.エミッタ電極14の夫々をベース電極
7に対[、て自己整合で形成することができるので、製
造工程におけるマスク合せ余裕寸法に相当する分、バイ
ポーラトランジスタの面積を縮小し、高集積化を図るこ
とができる。
ベース領域である半導体領域15.エミッタ領域である
半導体領域16.エミッタ電極14の夫々をベース電極
7に対[、て自己整合で形成することができるので、製
造工程におけるマスク合せ余裕寸法に相当する分、バイ
ポーラトランジスタの面積を縮小し、高集積化を図るこ
とができる。
また、前記外部ペース領域である半導体領域12は、ア
ンダーカット部9の一部分だけに小さいサイズで形成す
ることができるので、コレクタ領域であるエピタキシャ
ル層2とのpn接合容量を低減することができる。その
ため、バイポーラトランジスタの動作速度の高速化を図
ることができる。
ンダーカット部9の一部分だけに小さいサイズで形成す
ることができるので、コレクタ領域であるエピタキシャ
ル層2とのpn接合容量を低減することができる。その
ため、バイポーラトランジスタの動作速度の高速化を図
ることができる。
第9図に示した前記エミッタ領域である半導体領域16
を形成する工程の後に、第1図に示すように、層間絶縁
膜17、接続孔18を順次形成する。
を形成する工程の後に、第1図に示すように、層間絶縁
膜17、接続孔18を順次形成する。
次に、エミッタ配線19.ベース配線19及びコレクタ
配線を形成する。これら一連の製造工程を施すことによ
って、実施例Iの半導体集積回路装置は完成する。
配線を形成する。これら一連の製造工程を施すことによ
って、実施例Iの半導体集積回路装置は完成する。
動作速度の高速化を図る目的で半導体集積回路を構成す
る場合、バイポーラトランジスタのみで回路を構成する
ことが望着しいが、これに限定されずバイポーラトラン
ジスタに相補型MISPET(CNi08)を組合せた
混在型で構成してもよい。
る場合、バイポーラトランジスタのみで回路を構成する
ことが望着しいが、これに限定されずバイポーラトラン
ジスタに相補型MISPET(CNi08)を組合せた
混在型で構成してもよい。
また、本発明は前記素子分離用絶縁膜5のかわりに、半
導体基板に錦を形成した、トレンチ型のアインレーシ冒
ン領域を使用してもよい。この場合には、ベース電極7
とエピタキシャル層20間のMIS容iを、素子分離絶
縁膜5を使用した時よりも、低減できるので、さらに、
バイポーラトランジスタを高速化できる。
導体基板に錦を形成した、トレンチ型のアインレーシ冒
ン領域を使用してもよい。この場合には、ベース電極7
とエピタキシャル層20間のMIS容iを、素子分離絶
縁膜5を使用した時よりも、低減できるので、さらに、
バイポーラトランジスタを高速化できる。
なお、本発明は、npn型バイポーラトランジスタに限
定されず、pnp型バイポーラトランジスタに適用する
ことができる。この場合は、第1の発明は、主にコレク
タ領域の表面の荒れを低減することができる。
定されず、pnp型バイポーラトランジスタに適用する
ことができる。この場合は、第1の発明は、主にコレク
タ領域の表面の荒れを低減することができる。
実施例■は、MI8B’I、Tを有する半導体集積回路
装置に本発明を適用した、第2の発明の実施例である。
装置に本発明を適用した、第2の発明の実施例である。
第2の発明の実施例である半導体集積回路装置のkj
I 8 F E ’1”を第10図(g部断面図)で示
す。
I 8 F E ’1”を第10図(g部断面図)で示
す。
板の主面に構成されている。珪素基板は、p−型半導体
基板1及びその主面部に形成されたn型ウェル領域20
で構成されている。
基板1及びその主面部に形成されたn型ウェル領域20
で構成されている。
MISFETFi、素子分離用絶縁膜21でその領域を
規定され、他の素子と電気的に分離されている。素子分
離用絶縁膜21はウェル領域20の主面を酸化して形成
されている。
規定され、他の素子と電気的に分離されている。素子分
離用絶縁膜21はウェル領域20の主面を酸化して形成
されている。
MISFETは、主に1ウェル領域20.ゲート絶縁膜
24.ゲート電極26.ソース領域及びドレイン領域で
ある一対のp+型半導体領域23で構成されている。つ
まり、MISFETはpチャネル型のMISFETであ
る。
24.ゲート電極26.ソース領域及びドレイン領域で
ある一対のp+型半導体領域23で構成されている。つ
まり、MISFETはpチャネル型のMISFETであ
る。
ウェル領域20はチャネル形成領域として使用される。
ソース領域である半導体領域23V!、アンダーカット
部9に埋込まれた珪素膜10を介在させてソース電極(
S)22に接続されている。同様に、ドレイン領域であ
る半導体領域23は、アンダーカット99に埋込まれた
珪素膜10を介在させてドレイン電極(至)22に接続
されている。ソース電極22、ドレイン電極22の夫々
は、一端側が絶縁膜(第1絶縁膜)6上に設けられ、他
端側か素子分離用絶縁膜21の上部に引出されている。
部9に埋込まれた珪素膜10を介在させてソース電極(
S)22に接続されている。同様に、ドレイン領域であ
る半導体領域23は、アンダーカット99に埋込まれた
珪素膜10を介在させてドレイン電極(至)22に接続
されている。ソース電極22、ドレイン電極22の夫々
は、一端側が絶縁膜(第1絶縁膜)6上に設けられ、他
端側か素子分離用絶縁膜21の上部に引出されている。
前記実施例Iのペース電極7と同様に1ソース電極22
、ドレイン電極22の夫々は、抵抗値を低減するp型不
純物が導入された多結晶珪素膜で構成されている。ソー
ス電極22の他端側は接続孔18を通してソース配@2
7に接続され、ドレイン電極22の他端側は接続孔18
を通してドレイン配線27(図示しない)に接続されて
いる。ソース配線27゜ドレイン配線27(図示しない
)の夫々は、例えばアルミニウム膜か、或は銅やシリコ
ンを含有するアルミニウム合金膜で形成されている。
、ドレイン電極22の夫々は、抵抗値を低減するp型不
純物が導入された多結晶珪素膜で構成されている。ソー
ス電極22の他端側は接続孔18を通してソース配@2
7に接続され、ドレイン電極22の他端側は接続孔18
を通してドレイン配線27(図示しない)に接続されて
いる。ソース配線27゜ドレイン配線27(図示しない
)の夫々は、例えばアルミニウム膜か、或は銅やシリコ
ンを含有するアルミニウム合金膜で形成されている。
ゲート電極26は、ソース電極22.ドレイン電極22
、及びそれらの側壁に形成された絶縁膜(第3絶縁膜)
11に規定された領域内、つまり接続孔25内において
、ウェル領域20の主面上にゲート絶縁膜(第4絶縁膜
)24を介在させて設けられている。ゲート電極26は
、例えばn型不純物(AS又はP)が導入された多結晶
珪素膜で構成されている。ゲート電極26には接続孔1
8全通してゲート配線27が接続されている。
、及びそれらの側壁に形成された絶縁膜(第3絶縁膜)
11に規定された領域内、つまり接続孔25内において
、ウェル領域20の主面上にゲート絶縁膜(第4絶縁膜
)24を介在させて設けられている。ゲート電極26は
、例えばn型不純物(AS又はP)が導入された多結晶
珪素膜で構成されている。ゲート電極26には接続孔1
8全通してゲート配線27が接続されている。
次に、前述のMISFETの製造方法について、第11
図反型第18図(各型造工程毎に示す要部断面図)を用
いて簡単に説明する。
図反型第18図(各型造工程毎に示す要部断面図)を用
いて簡単に説明する。
まず、第11図に示すように1単結晶珪素からなるp−
型半導体基板1を用意する。
型半導体基板1を用意する。
次に、MISFET形成領域において、前記半導体基板
1の主面部にn型ウェル領域20を形成し、珪素基板を
構成する。
1の主面部にn型ウェル領域20を形成し、珪素基板を
構成する。
次に、MISFET形成領域間において、ウェル領域2
0の主面を選択的に酸化し、素子分離用絶縁膜21を形
成する。
0の主面を選択的に酸化し、素子分離用絶縁膜21を形
成する。
次に、素子分離用絶縁膜21によってその領域を規定さ
れたMISFET形成領域において、ウェル領域20の
主面上に絶縁膜(第1絶縁膜)6を形成する。絶縁膜6
は、前記実施例■の絶縁膜6と同様に、ウェル領域20
と後に形成されるソース電極及びドレイン電極(22)
とを電気的に分離すると共だ1 ソース電極及びドレイ
ン電極(22)をパターンニングする際のエツチングス
トツバ層として使用する。
れたMISFET形成領域において、ウェル領域20の
主面上に絶縁膜(第1絶縁膜)6を形成する。絶縁膜6
は、前記実施例■の絶縁膜6と同様に、ウェル領域20
と後に形成されるソース電極及びドレイン電極(22)
とを電気的に分離すると共だ1 ソース電極及びドレイ
ン電極(22)をパターンニングする際のエツチングス
トツバ層として使用する。
次に、第12図に示すように、絶縁膜6の上部を含む基
板全面に電極形成層(ソース及びドレイン電極形成層)
22Aを形成する。電極形成層22Aは、例えば常圧C
VDで堆積させた多結晶珪素膜で形成する。
板全面に電極形成層(ソース及びドレイン電極形成層)
22Aを形成する。電極形成層22Aは、例えば常圧C
VDで堆積させた多結晶珪素膜で形成する。
次に、前記電極形成層22AKp型不純物を高濃度に導
入し、その抵抗値を低減させる。
入し、その抵抗値を低減させる。
次に、電極形成層22Aの上部全面に絶縁膜(第2絶縁
膜)8を形成する。
膜)8を形成する。
次に、第13図に示すように、前記絶縁膜8及び電極形
成層22Aに所定のパターンニングを施し、ソース電極
(S)22及びドレイン電極(D)22を形成する。こ
のパターンニングは、ゲート電極形成領域上の!概形成
層22Aを除去するように行う。パターンニングはRI
E等の異方性エツチングで行う。
成層22Aに所定のパターンニングを施し、ソース電極
(S)22及びドレイン電極(D)22を形成する。こ
のパターンニングは、ゲート電極形成領域上の!概形成
層22Aを除去するように行う。パターンニングはRI
E等の異方性エツチングで行う。
この異方性エツチングを施す際には電極形成層ストッパ
層として使用され、この絶縁膜6はゲート電極形成領域
のウェル領域200表面を保護するようになっている。
層として使用され、この絶縁膜6はゲート電極形成領域
のウェル領域200表面を保護するようになっている。
次に、第14図に示すように、ソース電極(8)22、
ドレイン電極(至)22の夫々で規定された領域内に露
出する絶縁膜(第1絶縁膜)6を等方性エツチングでエ
ツチングし除去すると共に、前記ソース・ドレイン電極
22の端部に形成された絶縁膜6をサイドエツチングで
除去し、アンダーカット部9を形成する。
ドレイン電極(至)22の夫々で規定された領域内に露
出する絶縁膜(第1絶縁膜)6を等方性エツチングでエ
ツチングし除去すると共に、前記ソース・ドレイン電極
22の端部に形成された絶縁膜6をサイドエツチングで
除去し、アンダーカット部9を形成する。
次に、第15図に示すように1前記アンダ一カツト部9
を埋込むように、基板全面に珪素膜10を形成する。珪
素膜10は低圧(0,3(torr )程度又は、それ
以下)CVDで堆積した多結晶珪素膜で形成する。
を埋込むように、基板全面に珪素膜10を形成する。珪
素膜10は低圧(0,3(torr )程度又は、それ
以下)CVDで堆積した多結晶珪素膜で形成する。
次に、第16図に示すように、少なくとも、前記アンダ
ーカット部9の一部分を除き、前記珪素膜10を絶縁膜
(第3絶縁膜)11に形成する(変化させる)。絶縁膜
11は珪素膜lOの全表この絶@膜11を形成する熱酸
化工程によって、同第16図に示すようf1ンース電極
22.ドレイン電極22の夫々に導入されたp型不純物
がアンダーカット部9に残存する珪素膜1oを通1.て
ウェル領域20の主面部に拡散され、ソース領域及びド
レイン領域である一対のp+型半導体領域23が形成さ
れる。
ーカット部9の一部分を除き、前記珪素膜10を絶縁膜
(第3絶縁膜)11に形成する(変化させる)。絶縁膜
11は珪素膜lOの全表この絶@膜11を形成する熱酸
化工程によって、同第16図に示すようf1ンース電極
22.ドレイン電極22の夫々に導入されたp型不純物
がアンダーカット部9に残存する珪素膜1oを通1.て
ウェル領域20の主面部に拡散され、ソース領域及びド
レイン領域である一対のp+型半導体領域23が形成さ
れる。
次に、第17図に示すように、ゲート電極形成領域にお
いて、前記絶縁膜(第3絶縁膜)11をその膜厚に相当
する分だけ除去して、MISFETのチャネル領域20
Aとなる領域のウェル領域20の表面を露出させた後、
除去された前記チャネル領域上の絶縁膜11とは別に、
ウェル領域20の主面上にゲート絶縁膜(第4絶縁膜)
24を形成する。ゲート絶縁膜24は、ウェル領域2o
の主面を酸化した酸化珪素膜で形成し、200〜300
[A]程度の膜厚で形成する。
いて、前記絶縁膜(第3絶縁膜)11をその膜厚に相当
する分だけ除去して、MISFETのチャネル領域20
Aとなる領域のウェル領域20の表面を露出させた後、
除去された前記チャネル領域上の絶縁膜11とは別に、
ウェル領域20の主面上にゲート絶縁膜(第4絶縁膜)
24を形成する。ゲート絶縁膜24は、ウェル領域2o
の主面を酸化した酸化珪素膜で形成し、200〜300
[A]程度の膜厚で形成する。
前記絶縁膜11の除去はRIE等の異方性エツチングで
行う。この異方性エツチングの使用によって、ソース電
極22.ドレイン電極22の夫々の側壁にサイドウオー
ルスペーサとして使用される絶縁膜11の一部を残存さ
せることができる。
行う。この異方性エツチングの使用によって、ソース電
極22.ドレイン電極22の夫々の側壁にサイドウオー
ルスペーサとして使用される絶縁膜11の一部を残存さ
せることができる。
また、前記実施例Iと同様に、絶縁膜11F!、酸化珪
素膜で形成されているので、異方性エツチングの際にウ
ェル領域(単結晶シリコン領域)20とのエツチング選
択比を大きくすることができる。
素膜で形成されているので、異方性エツチングの際にウ
ェル領域(単結晶シリコン領域)20とのエツチング選
択比を大きくすることができる。
したがって、ゲート電極形成領域において、絶縁膜11
の除去に際してはウェル領域20の表面の荒れを低減す
ることができる。
の除去に際してはウェル領域20の表面の荒れを低減す
ることができる。
次に1第18図に示すように1接続孔25全通して、ウ
ェル領域20の主面上にゲート絶縁膜24を介在させて
ゲート電極26を形成する。ゲート電極26け、例えば
常圧CVDで堆積した多結晶珪素膜で形成され、n型不
純物(例えばP又はAs)を導入している。
ェル領域20の主面上にゲート絶縁膜24を介在させて
ゲート電極26を形成する。ゲート電極26け、例えば
常圧CVDで堆積した多結晶珪素膜で形成され、n型不
純物(例えばP又はAs)を導入している。
このように、第2の発明は、MISFETを有する半導
体集積回路装置において、珪素基板(1゜20)の主面
上に絶縁膜6を介在させ、゛珪素膜を主体とする電極形
成層22Aを堆積させ、この電1成層22AK前記珪素
基板(ウェル領域20)と反対4町型の不純物を導入し
、この電極形成層22Aを異方性エツチングでパターン
ニングし、所定の間隔で互いに離隔されたソース電極(
S)22゜ドレイン電極(D)22の夫々を形成し、互
いに対向する側の前記ソース電極22の端部、ドレイン
電極22の端部の夫々の絶縁膜6を等方性エツチングで
サイドエツチングし、アンダーカット部9を形成し、こ
のアンダーカット部9を埋込むように、基板全面に珪素
膜10を堆積させ、前記アンタ−カット部9の一部分を
除き、前記珪素膜10を絶縁膜11に形成し、ソースを
極22とドレイン電極l極22との間の絶縁膜11をエ
ツチングで除去し、珪素基板(4)の表面を露出させ、
この露出させた珪素基板の表面上にゲート絶縁膜24を
介在させてゲート電極26を形成する工程を備える。!
た、第2の発明は、前記絶縁膜11を形成する工程と同
一製造工程若しくはそれ以後の工程で、前記アンダーカ
ット部9のすくなくとも一部分に埋込まれた珪素膜10
全通して、ソース電極22.ドレ板■の主面部に拡散さ
せ、ソース領域、ドレイン領域の夫々である一対の半導
体領域23を形成する工程も備える。本発明の製造方法
によれば、前記電極形成層22Aに異方性エツチングを
施してソース電極22.ドレイン電極22の夫々を形成
する際に、電極形成層22Aの下地の絶縁膜6で珪素基
板■のゲート絶縁膜形成領域の表面を被轡しているので
、その表面が荒れることを低減することができると共に
、前記アンダーカット部9の一部分は除き、前記珪素膜
10を絶縁膜11に形成した後、この絶縁膜11のゲー
ト電極形成領域をエツチングで除去したので、前記珪素
基板(イ)と絶縁膜11との間のエツチング選択比が大
きいことから、珪素基板@のゲート絶縁膜形成領域の表
面が荒れることを低減することができる。
体集積回路装置において、珪素基板(1゜20)の主面
上に絶縁膜6を介在させ、゛珪素膜を主体とする電極形
成層22Aを堆積させ、この電1成層22AK前記珪素
基板(ウェル領域20)と反対4町型の不純物を導入し
、この電極形成層22Aを異方性エツチングでパターン
ニングし、所定の間隔で互いに離隔されたソース電極(
S)22゜ドレイン電極(D)22の夫々を形成し、互
いに対向する側の前記ソース電極22の端部、ドレイン
電極22の端部の夫々の絶縁膜6を等方性エツチングで
サイドエツチングし、アンダーカット部9を形成し、こ
のアンダーカット部9を埋込むように、基板全面に珪素
膜10を堆積させ、前記アンタ−カット部9の一部分を
除き、前記珪素膜10を絶縁膜11に形成し、ソースを
極22とドレイン電極l極22との間の絶縁膜11をエ
ツチングで除去し、珪素基板(4)の表面を露出させ、
この露出させた珪素基板の表面上にゲート絶縁膜24を
介在させてゲート電極26を形成する工程を備える。!
た、第2の発明は、前記絶縁膜11を形成する工程と同
一製造工程若しくはそれ以後の工程で、前記アンダーカ
ット部9のすくなくとも一部分に埋込まれた珪素膜10
全通して、ソース電極22.ドレ板■の主面部に拡散さ
せ、ソース領域、ドレイン領域の夫々である一対の半導
体領域23を形成する工程も備える。本発明の製造方法
によれば、前記電極形成層22Aに異方性エツチングを
施してソース電極22.ドレイン電極22の夫々を形成
する際に、電極形成層22Aの下地の絶縁膜6で珪素基
板■のゲート絶縁膜形成領域の表面を被轡しているので
、その表面が荒れることを低減することができると共に
、前記アンダーカット部9の一部分は除き、前記珪素膜
10を絶縁膜11に形成した後、この絶縁膜11のゲー
ト電極形成領域をエツチングで除去したので、前記珪素
基板(イ)と絶縁膜11との間のエツチング選択比が大
きいことから、珪素基板@のゲート絶縁膜形成領域の表
面が荒れることを低減することができる。
また、前記絶縁膜(第1絶縁膜)6のサイドエツチング
量及びアンダーカット部分の絶縁膜11の形成量(珪素
膜10の酸化i)でソース電極22゜ドレイン電極22
の夫々からソース領域及びドレイン領域である一対の半
導体領域23を形成する不純物を拡散する領域のサイズ
を規定することができるので、半導体領域23のサイズ
を縮小し、M I S F E ’1’の集積度を向上
することができる。
量及びアンダーカット部分の絶縁膜11の形成量(珪素
膜10の酸化i)でソース電極22゜ドレイン電極22
の夫々からソース領域及びドレイン領域である一対の半
導体領域23を形成する不純物を拡散する領域のサイズ
を規定することができるので、半導体領域23のサイズ
を縮小し、M I S F E ’1’の集積度を向上
することができる。
また、ソース領域及びドレイン領域である一対の半導体
領域23と珪素基板■とのpn接合容量を低減すること
ができるので、MISFETの動作速度の高速化を図る
ことができる。
領域23と珪素基板■とのpn接合容量を低減すること
ができるので、MISFETの動作速度の高速化を図る
ことができる。
また、前記ソース領域及びドレイン領域である一対の半
導体領域23.ゲート[極26の夫々をソース電極22
.ドレイン電極22の夫々に対して自己整合で形成する
ことができるので、製造工程におけるマスク合せ余裕寸
法忙相当する分、MISFETの集積度を向上すること
ができる。
導体領域23.ゲート[極26の夫々をソース電極22
.ドレイン電極22の夫々に対して自己整合で形成する
ことができるので、製造工程におけるマスク合せ余裕寸
法忙相当する分、MISFETの集積度を向上すること
ができる。
第18図に示し7た前記ゲート電極26を形成する工程
の後に、第10図に示すように、眉間絶縁膜17.接続
孔18の夫々を順次形成し、この後、接続孔18を通し
てソース配線27.ドレイン配a(図示しない)、ゲー
ト配線27の夫々を形成する。
の後に、第10図に示すように、眉間絶縁膜17.接続
孔18の夫々を順次形成し、この後、接続孔18を通し
てソース配線27.ドレイン配a(図示しない)、ゲー
ト配線27の夫々を形成する。
雄側■の半導体集積回路装置は完成する。
なお、本発明は、pチャネルM 18 F E Tに限
定されず、nチャネルMISFETに適用することがで
きる。
定されず、nチャネルMISFETに適用することがで
きる。
また、本発明は、前記実施例Iのバイポーラトランジス
タと実施例■のMISPETとを組合せた混在型の半導
体集積回路装置を構成してもよい。
タと実施例■のMISPETとを組合せた混在型の半導
体集積回路装置を構成してもよい。
この場合、ペース電極7を形成する工程とソース電極2
2及びドレイン電極22を形成する工程とを初め、多く
の製造工程を共通にすることができる特徴がある。
2及びドレイン電極22を形成する工程とを初め、多く
の製造工程を共通にすることができる特徴がある。
さらに、本発明は、バイポーラトランジスタ、Pチャネ
ル型MISFET及びへチャネル型MISFETを同一
半導体基板上に混載し7jBi −CMOSデバイスに
も適用が可能である。本発明をBs−0MO8に適用し
た実施例を第19図に示す。
ル型MISFET及びへチャネル型MISFETを同一
半導体基板上に混載し7jBi −CMOSデバイスに
も適用が可能である。本発明をBs−0MO8に適用し
た実施例を第19図に示す。
第19図に示したB1−CMOSデバイスの製造方法を
簡単に説明する。
簡単に説明する。
第19図に示すように、p−半導体基板1の主面上に1
周知の技術により、n+型埋込層3.p+型埋込層4を
所足の領域に形成した後、半導体基板1の全面に、単結
晶シリコンからなるエピタキシャル層を形成し、さらに
、選択的な、不純物のイオン打込み及び拡散技術によう
、前記エピタキシャル層中に、P型アインレーション領
域4A。
周知の技術により、n+型埋込層3.p+型埋込層4を
所足の領域に形成した後、半導体基板1の全面に、単結
晶シリコンからなるエピタキシャル層を形成し、さらに
、選択的な、不純物のイオン打込み及び拡散技術によう
、前記エピタキシャル層中に、P型アインレーション領
域4A。
P型ウェル領域4B、N型ウェル領域20をそれぞれ形
成する。さらに、前記エピタキシャル層の表面を選択的
に熱酸化することKよって、素子分離用絶縁膜5を形成
する。
成する。さらに、前記エピタキシャル層の表面を選択的
に熱酸化することKよって、素子分離用絶縁膜5を形成
する。
前記P型アイソレージ肩ン領域4A、p”型埋込層4.
p−型半導体基板1及び素子分離用絶縁膜5によって、
バイポーラトランジスタ形成領域とM I S F E
T形成領域は、電気的に分離されている。前記素子分
離用絶縁膜5を形成した後、n型不純物(例えば、リン
)の選択的なイオン打込み、及び拡散により、n+型コ
レクタ電位引き出し領域300をバイポーラトランジス
タ形成領域のnウェル領域20中に形成する。
p−型半導体基板1及び素子分離用絶縁膜5によって、
バイポーラトランジスタ形成領域とM I S F E
T形成領域は、電気的に分離されている。前記素子分
離用絶縁膜5を形成した後、n型不純物(例えば、リン
)の選択的なイオン打込み、及び拡散により、n+型コ
レクタ電位引き出し領域300をバイポーラトランジス
タ形成領域のnウェル領域20中に形成する。
その後の製造工程は、本発明の実施例■と実施例■を組
み合せることによって、容易に達成することが可能であ
る。例えば、ペース電極7と、Pチャネル型MISFE
Tのソース・ドレイン電極22とNチャネル型MISF
ETのソース・ドレイン電極22Aけ、同一工程で形成
された、多結晶シリコン膜で形成することが可能である
。この場合、ペース電極7とソース・ドレイン1!!極
22には、p型不純物をイオン打込みし、ソース・ドレ
イン電極22AKH,n型不純物をイオン打込みする。
み合せることによって、容易に達成することが可能であ
る。例えば、ペース電極7と、Pチャネル型MISFE
Tのソース・ドレイン電極22とNチャネル型MISF
ETのソース・ドレイン電極22Aけ、同一工程で形成
された、多結晶シリコン膜で形成することが可能である
。この場合、ペース電極7とソース・ドレイン1!!極
22には、p型不純物をイオン打込みし、ソース・ドレ
イン電極22AKH,n型不純物をイオン打込みする。
この場合には、前記P型、N型不純物の選択的なイオン
打込みになるので、ホトマスクが一枚増加する。さらに
、エミッタ電極14と、Pチャネル型M I S F
E ’1”のゲート電極26と、Nチャネル型M I
S F” E ’l’のゲート電極26も、同一工程で
形成された多結晶シリコン膜で形成することができる。
打込みになるので、ホトマスクが一枚増加する。さらに
、エミッタ電極14と、Pチャネル型M I S F
E ’1”のゲート電極26と、Nチャネル型M I
S F” E ’l’のゲート電極26も、同一工程で
形成された多結晶シリコン膜で形成することができる。
また、ホトマスクの枚数は、−枚増加するが、Pチャネ
ル型MI8FETのゲート電極とNチャネル型M I
S F E Tのゲー゛ト電極の導電型を、所定のしき
い値電圧をそれぞれのMIオン打込みにより、変化させ
ることも可能である。
ル型MI8FETのゲート電極とNチャネル型M I
S F E Tのゲー゛ト電極の導電型を、所定のしき
い値電圧をそれぞれのMIオン打込みにより、変化させ
ることも可能である。
また、第19図に示したHi−0MO8のバイポーラト
ランジスタ領域とPチャネル型MISFET領域の要部
平面図を、第20図と第21図に示す。
ランジスタ領域とPチャネル型MISFET領域の要部
平面図を、第20図と第21図に示す。
第20図に示すように、バイポーラトランジスタは、レ
イアウトされている。
イアウトされている。
図面をわかりやすくするために、素子分離用絶縁膜5以
外の絶縁膜は、図示していない。同図に示すように、ペ
ース電極7Vi、エミッタ領域16(n+)をとり囲む
ように形成されている。そして、ペース電位は、ベース
電極7上に形成された、接続孔(ペースC0NT)を介
して、配線層】9により、供給される。エミッタ’[Q
14は、その一部がペース電極7上にオーバーラツプし
て形成されている。エミッタ電位は、エミッタ電位14
上に形成された接続孔(エミッタC0NT)を介して、
配線層19により、供給される。n 型コレクタ電位引
き出し領域300にも、接続孔(コれている。このよう
なバイポーラトランジスタのレイアラHCよれば、ベー
ス電極7に対して、エミッタ領域16(n+)、外部ペ
ース領域12 (り”)。
外の絶縁膜は、図示していない。同図に示すように、ペ
ース電極7Vi、エミッタ領域16(n+)をとり囲む
ように形成されている。そして、ペース電位は、ベース
電極7上に形成された、接続孔(ペースC0NT)を介
して、配線層】9により、供給される。エミッタ’[Q
14は、その一部がペース電極7上にオーバーラツプし
て形成されている。エミッタ電位は、エミッタ電位14
上に形成された接続孔(エミッタC0NT)を介して、
配線層19により、供給される。n 型コレクタ電位引
き出し領域300にも、接続孔(コれている。このよう
なバイポーラトランジスタのレイアラHCよれば、ベー
ス電極7に対して、エミッタ領域16(n+)、外部ペ
ース領域12 (り”)。
真性ペース領域1s(p)、エミッタ電極14のそれぞ
れが自己整合で形成できることは、理解できよう。また
、前記ペースC0NTVi、それに対向する側のベース
電極7上にも形成してよい。
れが自己整合で形成できることは、理解できよう。また
、前記ペースC0NTVi、それに対向する側のベース
電極7上にも形成してよい。
第21図に示すように、Pチャネル型MI SFE’l
”H,レイアウトされている。
”H,レイアウトされている。
第20図同様に、素子分離絶縁膜5以外の絶縁膜は、図
示していない。
示していない。
同図に示すように、ソース電極22(S)とドレイン電
極22□□□がゲート電極26をはさむように、互いに
対向【7て、形成されている。ソース電極22(S)と
ドレイン電極22 (D>には、接続孔、(ソースC0
NT、ドレインC0NT)を介して、配線層27゜27
Aが接続されている。ソース・ドレイン電極822(S
)、22の)の下部には、前記電極からP型不純物の拡
散によって、自己整合的に形成された、?にス トレイ
ン領域23(1)+)かそれぞれ形成されている。ゲー
ト電極26の一部は、ソース・ドレイン電ff122(
S)、22(至)上に、オーバーラツプして形成されて
いる。ゲート電極26上には。
極22□□□がゲート電極26をはさむように、互いに
対向【7て、形成されている。ソース電極22(S)と
ドレイン電極22 (D>には、接続孔、(ソースC0
NT、ドレインC0NT)を介して、配線層27゜27
Aが接続されている。ソース・ドレイン電極822(S
)、22の)の下部には、前記電極からP型不純物の拡
散によって、自己整合的に形成された、?にス トレイ
ン領域23(1)+)かそれぞれ形成されている。ゲー
ト電極26の一部は、ソース・ドレイン電ff122(
S)、22(至)上に、オーバーラツプして形成されて
いる。ゲート電極26上には。
接続孔(ゲートC0NT)を介して、配線層27が形成
される。ゲート電極26と配線層27の接続は、素子分
離用絶縁膜5によって囲まれた活性領域上で行なわなく
てもよい。この場合は、ゲート電極26をY方向にさら
に延在させて、素子分離用絶縁膜5上で、ゲート電極2
6と配線層27を接続する。また、前記P型不純物をN
型不純物に変更するだけで、第19図示すNチャネル型
MISFETを形成することが可能である0以上、本発
明者によってなされた発明を前記実施例に基づき具体的
に説明したが、本発明は、前記実施例、に限定されるも
のではなく、その要旨を逸脱しない範囲において、種々
変形し得ることは勿論である。
される。ゲート電極26と配線層27の接続は、素子分
離用絶縁膜5によって囲まれた活性領域上で行なわなく
てもよい。この場合は、ゲート電極26をY方向にさら
に延在させて、素子分離用絶縁膜5上で、ゲート電極2
6と配線層27を接続する。また、前記P型不純物をN
型不純物に変更するだけで、第19図示すNチャネル型
MISFETを形成することが可能である0以上、本発
明者によってなされた発明を前記実施例に基づき具体的
に説明したが、本発明は、前記実施例、に限定されるも
のではなく、その要旨を逸脱しない範囲において、種々
変形し得ることは勿論である。
本願において開示された第1の発明と第2の発れば、次
のとおりである。
のとおりである。
第1の発明によれば、バイポーラトランジスタを有する
半導体集積回路装置において、高集積化及び動作速度の
高速化を図ることができると共に、エミッタ領域の表面
の荒れを低減し、電気的特性を向上することができる。
半導体集積回路装置において、高集積化及び動作速度の
高速化を図ることができると共に、エミッタ領域の表面
の荒れを低減し、電気的特性を向上することができる。
第2の発明によれば、MISFETを有する半導体集積
回路装置において、高集積化及び動作速度の高速化を図
ることができると共に、ゲート電極形成領域の基板表面
の荒れを低減し、電気的特性を向上することができる。
回路装置において、高集積化及び動作速度の高速化を図
ることができると共に、ゲート電極形成領域の基板表面
の荒れを低減し、電気的特性を向上することができる。
第1図は、第1の発明の実施例である半導体集積回路装
置のバイポーラトランジスタを示す要部断面図、 第2図乃至第9図は、第1図に示[7たバイポーラトラ
ンジスタを各製造工程毎に示す要部断面図、第10図は
、第2の発明の実施例である半導体集積回路装置のMI
SFETを示す要部断面図、第11図乃至第18図は、
第10図に示したMI 8 F E Tを各製造工程毎
に示す要部断面図、第19図は、第1の発明と、第2の
発明を組み合せた、本発明の変形例であるB1−CMO
Sデバイスの要部断面図である。 第20図は、第19図に示したB*−cMosデバイス
のバイポーラ領域の要部平面図、第21図は、第19図
に示したB1−CMOSデバイスのPチャネル型MI
5FET領域の要部平面図である。 図中、1・・・半導体基板、2・・・エピタキシャル層
、3.4,12,15.16・・・半導体領域、6,8
゜11・・・絶縁膜、7・・・ペース電極、9・・・ア
ンダーカット部、10・・・珪素膜、14・・・エミッ
タ電極、20・・・ウェル領域、22・・・ソース電極
又は、ドレイン電極、23・・・半導体領域、24・・
・ゲート絶縁膜、26・・・ゲート電極、300・・・
コレクタ引き出し領域、C0NT・・・接続孔である。 第 図 第 図 第 図 ](ρ−J 第 図 第 図 第 図 1(ρ−J
置のバイポーラトランジスタを示す要部断面図、 第2図乃至第9図は、第1図に示[7たバイポーラトラ
ンジスタを各製造工程毎に示す要部断面図、第10図は
、第2の発明の実施例である半導体集積回路装置のMI
SFETを示す要部断面図、第11図乃至第18図は、
第10図に示したMI 8 F E Tを各製造工程毎
に示す要部断面図、第19図は、第1の発明と、第2の
発明を組み合せた、本発明の変形例であるB1−CMO
Sデバイスの要部断面図である。 第20図は、第19図に示したB*−cMosデバイス
のバイポーラ領域の要部平面図、第21図は、第19図
に示したB1−CMOSデバイスのPチャネル型MI
5FET領域の要部平面図である。 図中、1・・・半導体基板、2・・・エピタキシャル層
、3.4,12,15.16・・・半導体領域、6,8
゜11・・・絶縁膜、7・・・ペース電極、9・・・ア
ンダーカット部、10・・・珪素膜、14・・・エミッ
タ電極、20・・・ウェル領域、22・・・ソース電極
又は、ドレイン電極、23・・・半導体領域、24・・
・ゲート絶縁膜、26・・・ゲート電極、300・・・
コレクタ引き出し領域、C0NT・・・接続孔である。 第 図 第 図 第 図 ](ρ−J 第 図 第 図 第 図 1(ρ−J
Claims (1)
- 【特許請求の範囲】 1、ベース電極で囲まれた領域内からエミッタ電極を引
き出すバイポーラトランジスタにおいて、 a)珪素基板の主面上に第1絶縁膜を介在させ珪素膜を
主体とするベース電極形成層と第2絶縁膜を順次形成す
る工程と、 b)前記ベース電極形成層を異方性エッチングにより、
パターニングし、ベース電極を形成する工程と、 c)前記ベース電極で囲まれたエミッタ電極形成領域の
端部の前記第1絶縁膜を等方性エッチングでサイドエッ
チングし、アンダーカット部を形成する工程と、 d)前記アンダーカット部を埋込むように、前記珪素基
板全面上に珪素膜を堆積させる工程と、 e)前記アンダーカット部の一部を除き、前記珪素膜を
第3絶縁膜に形成する工程と、 f)前記第3絶縁膜のエミッタ形成領域をエッチングで
除去し、珪素基板の表面を露出させる工程と、 g)前記露出させた珪素基板の表面にエミッタ電極を形
成する工程とを具備することを特徴とする半導体集積回
路装置の製造方法。 2、前記ベース電極は所定導電型の不純物が導入されて
おり、このベース電極に導入された不純物は前記アンダ
ーカット部に埋込まれた珪素膜を通して珪素基板の主面
部に拡散され外部ベース領域を形成することを特徴とす
る特許請求の範囲第1項記載の半導体集積回路装置の製
造方法。 3、前記外部ベース領域は、前記ベース電極からの不純
物の拡散でその領域が規定され、前記ベース電極に対し
て自己整合で形成されることを特徴とする特許請求の範
囲第2項記載の半導体集積回路装置の製造方法。 4、前記アンダーカット部に埋込まれる珪素膜は、低圧
CVDで堆積された多結晶珪素膜であることを特徴とす
る特許請求の範囲第1項記載の半導体集積回路装置の製
造方法。 5、前記第3絶縁膜のエミッタ電極形成領域のエッチン
グは、異方性エッチングが使用されていることを特徴と
する特許請求の範囲第1項記載の半導体集積回路装置の
製造方法。6、前記ベース電極とエミッタ電極との電気
的な分離は、前記第3絶縁膜を異方性エッチングでエッ
チングした際にベース電極の側壁に残存する第3絶縁膜
で行われていることを特徴とする特許請求の範囲第5項
記載の半導体集積回路装置の製造方法。 7、前記第1絶縁膜、第3絶縁膜の夫々は酸化珪素膜で
あることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置の製造方法。 8、前記バイポーラトランジスタの活性ベース領域は、
前記ベース電極で囲まれた領域内の珪素基板の主面部に
所定導電型の不純物を導入することで形成され、エミッ
タ領域は、前記ベース電極で囲まれた領域内の珪素基板
の主面部にエミッタ電極を通して所定導電型の不純物を
導入することで形成されていることを特徴とする特許請
求の範囲第1項記載の半導体集積回路装置の製造方法。 9、MISFETを含む半導体集積回路装置において、 a)珪素基板の主面上に第1絶縁膜を介在させ珪素膜を
主体とする電極形成層と第2絶縁膜を順次形成する工程
と、 b)前記電極形成層に前記珪素基板と反対導電型の不純
物を導入する工程と、 c)前記電極形成層を異方性エッチングでパターニング
し、所定の間隔で互いに離隔されたソース電極とドレイ
ン電極の夫々を形成する工程と、 d)互いに対向する側の前記ソース電極の端部及びドレ
イン電極の端部の夫々の前記第1絶縁膜を等方性エッチ
ングでサイドエッチングし、アンダーカット部を形成す
る工程と、 e)前記アンダーカット部を埋込むように、前記珪素基
板の全面上に珪素膜を堆積する工程と、 f)前記アンダーカット部の一部を除き、前記珪素膜を
第3絶縁膜に形成する工程と、 g)前記第3絶縁膜のソース電極とドレイン電極との間
をエッチングで除去し、珪素基板の表面を露出させる工
程と、 h)前記露出させた珪素基板の表面にゲート絶縁膜を介
在させて、ゲート電極を形成する工程とを具備するとと
もに、前記第3絶縁膜を形成する工程と同一製造工程若
しくはそれ以後の工程で、前記アンダーカット部に埋込
まれた珪素膜を通して、ソース電極、ドレイン電極の夫
々に導入された不純物を珪素基板の主面部に拡散させ、
ソース領域、ドレイン領域の夫々を形成する工程とを具
備することを特徴とする半導体集積回路装置の製造方法
。 10、前記アンダーカット部に埋込まれる珪素膜は、低
圧CVDで堆積された多結晶珪素膜であることを特徴と
する特許請求の範囲第9項記載の半導体集積回路装置の
製造方法。11、前記第3絶縁膜のゲート電極形成領域
のエッチングは、異方性エッチングが使用されているこ
とを特徴とする特許請求の範囲第9項記載の半導体集積
回路装置の製造方法。12、前記ソース電極、ドレイン
電極の夫々とゲート電極との電気的な分離は、前記第3
絶縁膜を異方性エッチングでエッチングした際にソース
電極、ドレイン電極の夫々の側壁に残存する第3絶縁膜
で行われていることを特徴とする特許請求の範囲第11
項記載の半導体集積回路装置の製造方法。 13、前記第1絶縁膜、第3絶縁膜の夫々は酸化珪素膜
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29809988A JPH02144922A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29809988A JPH02144922A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02144922A true JPH02144922A (ja) | 1990-06-04 |
Family
ID=17855145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29809988A Pending JPH02144922A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02144922A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0476923A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | 半導体装置の製造方法 |
JPH04122029A (ja) * | 1990-09-13 | 1992-04-22 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-28 JP JP29809988A patent/JPH02144922A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0476923A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | 半導体装置の製造方法 |
JPH04122029A (ja) * | 1990-09-13 | 1992-04-22 | Nec Corp | 半導体装置の製造方法 |
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