JPH021399A - 電子素子とその電気的接続線を基板上に設置する方法とこの方法により得られる製品 - Google Patents

電子素子とその電気的接続線を基板上に設置する方法とこの方法により得られる製品

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JPH021399A
JPH021399A JP63316074A JP31607488A JPH021399A JP H021399 A JPH021399 A JP H021399A JP 63316074 A JP63316074 A JP 63316074A JP 31607488 A JP31607488 A JP 31607488A JP H021399 A JPH021399 A JP H021399A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電子素子とその電気的接続線を基板である例
えばＩＤカードや銀行用カードの上に設置する方法に関
するものである。また、本発明は、この方法により得ら
れる製品にも関する。
従来の技術 ＩＤカードが多くの分野で使用されている。使用される
分野としては、特に、銀行用カードやクレジットカード
の分野がある。しかし、長年の間、このようなカードに
は、同定用数値と所有者番号の他には、磁気的読み出し
により同定が可能になる磁気記録のみがなされていた。
数年前から、このようなカードは所有者の同定以外の用
途に使用されるようになっており、特に前払いの用途や
不正行為に対する保護に用いられている。この目的で、
カードに°は能動電子素子である例えば電子メモリが取
り付けられ、場合によってはこの能動電子素子にマイク
ロプロセサが接続されている。この結果として、このカ
ードは特に銀行に関する用途に使用することができる。
上記の技術により電子素子を搭載したクレジットカード
は多数の方法で製造することができる。
第１の方法によれば、カードの厚さ方向にキャビティを
設けてそこに電子素子を収容する。［積層（ｃｏ−１ａ
ｍｉｎａｔｉｏｎ）　Ｊ法として知られる別の方法によ
れば、プラスチック材料である例えばポリエポキシ、ポ
リエチレン、塩化−ポリビニルからなる薄い複数の層を
素子の周囲に積層させる。これら方法を実行するにあた
っては、カードの表面に堆積された金属層と電子素子の
端子を電気的に接続するためにさらに様々な操作が実行
される。
カード内に設けられたキャビティに電子素子を収容し、
このカード上に金属層を堆積させ、このカードの端子と
金属層の間の接続を実現するための方法の１つは、第１
図に図示されているように、非導電性である例えばポリ
エポキシからなるフィルム１を使用することである。こ
のフィルムは、一方の側にチップ（参照番号２）の形態
の電子素子を備え、他方の側には金属部分のないスペー
ス６と７によって相互に分離された金属層３．４．５を
備える。これら金属層３．４．５は穴８．９．１０を介
してフィルム１の他方の側と連通しており、これら穴を
通って導電ワイヤ１１．１２．１３の端部が公知の任意
の手段、例えば導電性接着剤によって対応する金属層に
接続される。各導電ワイヤの他端は、チップ２の出力端
子１４．１５または１６に接続される。
上記の操作が終了すると、チップ２を樹脂でコーティン
グし、この樹脂を熱で硬化させてチ・ノブを封止する。
次いでチップをカードのキャビティ内の所定の位置に収
容することができる。金属層は、単に、チップを嵌め込
み、支持用フィルム１を、必要な大きさに切断した後に
カードに接合するだけでキャビティの縁部に配置するこ
とができる。
発明が解決しようとする課題 ここに簡単に説明した方法には以下の欠点がある。すな
わち、フィルム１と、金属層３．４．５を保持するため
の接着剤とは１５０℃を越える温度には耐えることでき
ない。その結果として、チップ２を封止するのに使用さ
れる樹脂の硬化に要する時間が著しく長くなる。これは
、特に自動製造ラインでのコスト増となる。
そこで、本発明の目的は、電子素子とその電気的接続線
を基板上に設置するにあたって、コーティング用の樹脂
をより高温で硬化させることを可能とし、硬化時間を短
縮し、従ってコストを下げることができる方法を利用す
ることにより、上記の問題点を解決することである。
課題を解決するための手段 従って、本発明によれば、電子素子を収容するキャビテ
ィを有する基板に電子素子とその電気的接続線を設置す
る方法であって、 ａ）ウェハなどの作業用基板上に金属層を堆積させ、 ｂ）この金属層を互いに電気的に絶退された複数の金属
領域に分割し、 Ｃ）これら金属領域の一方の側にポリイミド層を堆積さ
せ、 ｄ）これら金属領域の一方の側に、出力端子を有する電
子素子を載せ、 Ｃ）この電子素子の出力端子を上記金属領域に電気的に
接続し、 ｆ）上記電子素子を（封詣でコーティングし、ｇ）ユニ
ット全体を高温に加熱して上記樹脂を素早く硬化させ、 ｈ）封止された上記電子素子がキャビティ内に収容され
るようにして上記ユニットを基板上の所定の位置に設置
する操作を含むことを特徴とする方法が提供される。
また、本発明によれば、この方法を実行することにより
得られ、キャビティと、このキャビティ内に配置された
電子素子とを有する支持用カードを備える製品であって
、上記電子素子がカードに接合された金属層上に直接に
設置されており、この金属層が、それぞれが１つのコン
タクトに対応する複数の領域に分割されていることを特
徴とする製品が提供される。
この方法の変形例においては、得られる製品は、ポリイ
ミド層を介して金属層に固定された電子素子を備えてい
る。
本発明の他の特徴ならびに利点は、添付の図面を参照し
た以下の説明によってさらによく理解できよう。
実施例 第１図は従来技術に対応するため、既に従来の技術の項
で説明した。
第２図は、中央部にキャビティ２１を有するメモリ付カ
ード２０の図である。このキャビティには、電子素子、
例えば第１図のチップ２が収容されることになる。従来
の方法では、チップを対応するキャビティ内に収容する
ためには、もちろんカード２０に対してフィルム１を逆
向きに載せてチップ２をキャビティ２１に嵌合させる必
要がある。
本発明では、支持用フィルム１０代わりに金属層２２、
例えば銅またはニッケルの層を利用する。
この金属層は厚さが数十ミクロン、例えば８０ミクロン
である。作業用支持体（図示せず）上に堆積されるこの
金属層２２は線２３〜３０に沿って分割され、それら線
２３〜３０は円形切り抜き部３１によって中央に続いて
いる。円形切り抜き部は、公知の方法、特にエツチング
などの化学的食刻法や、レーザ装置を用いた機械的方法
で形成することができる。
上記の様々な線２３〜３１は金属領域３２．３３を規定
する。これら金属領域は電気的に分離されていてコンタ
クトとして機能する。これら領域が互いに分離しないよ
うにするために、ポリイミドまたはシリコーンからなる
層３４を表面全体に堆積させる。
この堆積操作は金属上に液相で実施するため、金属と金
属領域の構造を変化させることなく堆積物が金属に付着
する。ポリイミドまたはシリコーンの代わりにエポキシ
樹脂を高温で堆積させることも可能である。ポリイミド
層は約数ミクロンの厚さであり、例えば３ミクロンであ
る。第３図では、このポリイミド層は透明であると仮定
している。
次の操作においては、電子素子３５を金属層２２上に載
せてこの金属層２２にボンディングする。このためには
２つの方法が可能である。１つは第３図のユニットを裏
返してポリイミド層３４を作業用支持体と接触させる方
法である（第４図）。もう１つの方法は、電子素子３５
をボンディングすべき位置のポリイミド層を公知の任意
の方法、例えばマスクを用いた化学的エツチングにより
除去する方法である。この第２の方法では、マスクは、
ポリイミド層を電子素子３５の位置だけでなくこの電子
素子と金属領域の間の電気的接続を形成すべき位置でも
除去できるようにパターニングされている。
ポリイミド層のうちの電子素子の領域がきれいにされる
と、高温に耐えるボンディング手段を利用して電子素子
３５をこの領域にボンディングする。
電子素子３５のこのボンディング操作のあとには電子素
子３５の各出力端子３７を導電ワイヤ３８を用いて金属
領域３２に電気的に接続する操作が実行される。各導電
ワイヤの端部は、公知の任意の手段、例えば導電性接着
剤を用いたボンディングによって接続される。
本発明の方法のこの段階では、電子素子３５と電気的接
続線３８が設置されたポリイミド層３４と金属層２２か
らなるユニットは、電子素子３５と電気的接続線３８を
封止できる準備が整っている。封止には公知の任意の方
法が利用されるが、特に、樹脂中でモールディングした
後に上記ユニットを加熱して樹脂を硬化させてコンパク
トなブロック（図示せず）を得るという方法が用いられ
る。金属層の支持用フィルムと保持用接着剤、すなわち
１５０℃を越える温度に耐えることのできない要素がこ
の金属層と支持用フィルムの間に存在していないため、
第３図と第４図にそれぞれ示したユニットは３００℃ま
で加熱することができる。従って封止用樹脂の硬化プロ
セスを著しく加速することができる。この結果、自動製
造ラインが簡単化され、時間とコストが節約される。
封止操作が終了すると電子素子／金属層のユニットをカ
ード２０（第２図）上に設置して、電子素子３５とこの
電子素子の電気的接続線を含むコンパクトなブロックを
キャビティ２１内に嵌め込むとともに、金属領域をキャ
ビティの縁部の上に載せて公知の任意の方法、特にボン
ディングによって固定する。第４図の場合には金属領域
がキャビティ２１の縁部の上に直接に載っているが、第
３図の場合にはポリイミド層３４が介在していることを
指摘しておく。
第４図の場合にはポリイミド層３４はカード上の所定の
位置に設置された後に金属領域の外側部分に位置するた
め、このポリイミド層を金属領域からきれいに除去して
金属領域が本来の電気的コンタクトの機能を果たすよう
にする必要がある。この除去操作は、公知の任意の方法
、例えばマスクを使用しない化学的エツチングや、研磨
などの機械的方法を用いて実行する。
第３図の実施例では、金属領域のポリイミド層とは反対
側に形成される可能性のあるポリイミドのパリを除去す
る。このパリ除去操作は、電子素子／金属層のユニット
をカード上に設置する前に実施しても設置後に実施して
もよい。このパリ除去操作中は、下に位置するポリイミ
ド層４４を傷めないように気を付ける必要がある。
反対側のポリイミド層またはポリイミドのパリを除去す
るこの操作の間、金属領域間のスペースに存在している
ポリイミドも除去される。その結果、金属領域が支持体
であるカード２０の中心にレリーフとなって現れ、キャ
ビティ２１とカードの外部環境の間に連通穴が存在する
ようになる。このような穴が生じないようにするために
は、キャビティのサイズにできるだけ近いサイズのカプ
セルを用いて封止を行う。また、ポリイミドが金属領域
間に残るようにする。これは、ポリイミドを除去するの
に化学的エツチングプロセスを利用してはならず、機械
的研摩を実行する必要があることを意味する。
第３図に対応する方法においては、ポリイミド層３４が
最＃製品の処置の位置に残る。別の方法によれば、ポリ
イミド層は、ユニットがカード上に設置された後に除去
することができるが、この場合には金属領域の機械的強
度が低下することに注意する必要がある。この問題を解
決するために、金属領域間のポリイミド接合部を所定の
位置に残し、ポリイミド層の代わりに上記ユニットをカ
ードに固定するのに使用される接着剤を用いることが提
案されている。
【図面の簡単な説明】
第１図は、従来技術による電子素子の支持用フィルムと
この電子素子の電気的接続の斜視図である。 第２図は、電子素子を収容するためのメモリ付カードの
斜視図である。 第３図は、本発明の方法を実行して得られる、基板の金
属層上に載せられた電子素子の斜視図である。 第４図は、本発明の別の実施態様の斜視図である。 （主な参照番号） ・・フィルム、　　　　　２・・チップ、４．５．２２
・・金属層、 ７・・スペース、 ９．１０・・穴、 １２．１３．３８・・導電ワイヤ、 １５．１６．３７・・出力端子、 ・カード、　　　　　　２１・・キャビティ、２３〜３
０・・区画、　　　　３１・・円形切り抜き部、３２．
３３・・金属領域、 ３４．４４・・ポリイミド層、　　３５・・電子素子代
理 人

Claims (9)

    【特許請求の範囲】
  1. （１）電子素子を収容するキャビティを有する基板に電
    子素子とその電気的接続線を設置する方法であって、 ａ）ウェハなどの作業用基板上に金属層を堆積させ、 ｂ）この金属層を互いに電気的に絶縁された複数の金属
    領域に分割し、 ｃ）これら金属領域の一方の側にポリイミド層を堆積さ
    せ、 ｄ）これら金属領域の一方の側に、出力端子を有する電
    子素子を載せ、 ｅ）この電子素子の出力端子を上記金属領域に電気的に
    接続し、 ｆ）上記電子素子を樹脂でコーティングし、ｇ）ユニッ
    ト全体を高温に加熱して上記樹脂を素早く硬化させ、 ｈ）封止された上記電子素子がキャビティ内に収容され
    るようにして上記ユニットを基板上の所定の位置に設置
    する操作を含むことを特徴とする方法。
  2. （２）上記電子素子を上記金属層の上記ポリイミド層と
    は反対側に載せ、上記方法は、 −上記ポリイミド層を除去して、上記金属領域間のポリ
    イミド接合部を傷めることなくこれら金属領域をきれい
    にする操作をさらに含むことを特徴とする請求項１に記
    載の方法。
  3. （３）ポリイミド層を除去する上記操作により、上記金
    属領域間のポリイミド接合部も除去することを特徴とす
    る請求項２に記載の方法。
  4. （４）上記電子素子を上記ポリイミド層の側に載せ、上
    記電子素子の出力端子の電気的接続操作の前に、金属領
    域のうちの少なくとも電気的接続を行う位置のポリイミ
    ド層を除去する操作を実行することを特徴とする請求項
    １に記載の方法。
  5. （５）ポリイミド層を除去する上記操作が、上記電子素
    子が載せられる位置にも関係することを特徴とする請求
    項４に記載の方法。
  6. （６）上記ユニットを上記基板上に設置する操作の前に
    、上記金属領域間のポリイミド接合部を傷めることなく
    上記ポリイミド層を除去する操作を実行することを特徴
    とする請求項４または５に記載の方法。
  7. （７）ポリイミドの代わりにシリコーンおよび／または
    エポキシ樹脂を使用することを特徴とする請求項１に記
    載の方法。
  8. （８）請求項２に記載の方法により得られ、キャビティ
    と、このキャビティ内に配置された電子素子とを有する
    支持用カードを備える製品であって、上記電子素子が上
    記金属層の一方の側に直接に設置され、カードに対して
    上記金属層のこの側が固定されていることを特徴とする
    製品。
  9. （９）請求項１に記載の方法により得られ、キャビティ
    と、このキャビティ内に配置された電子素子とを有する
    支持用カードを備える製品であって、上記電子素子が、
    上記金属層のポリイミド層で覆われた側に設置され、こ
    の側がカードに固定されていることを特徴とする製品。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7325543B2 (en) 2003-08-01 2008-02-05 Asahi Glass Company, Limited Covering material for solar thermal power generating system and solar thermal power generating system formed by spreading the covering material
JP2008277825A (ja) * 2007-04-26 2008-11-13 Infineon Technologies Ag チップモジュールおよびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2664721B1 (fr) * 1990-07-10 1992-09-25 Gemplus Card Int Carte a puce renforcee.
DE4224103A1 (de) * 1992-07-22 1994-01-27 Manfred Dr Ing Michalk Miniaturgehäuse mit elektronischen Bauelementen
FR2695234B1 (fr) * 1992-08-26 1994-11-04 Gemplus Card Int Procédé de marquage d'une carte à puce.
US5581445A (en) * 1994-02-14 1996-12-03 Us3, Inc. Plastic integrated circuit card with reinforcement structure for protecting integrated circuit module
FR2724477B1 (fr) * 1994-09-13 1997-01-10 Gemplus Card Int Procede de fabrication de cartes sans contact
RU2156521C2 (ru) * 1996-05-17 2000-09-20 Сименс Акциенгезелльшафт Несущий элемент для полупроводниковой микросхемы
FR2777675B1 (fr) 1998-04-15 2001-12-07 Rue Cartes Et Systemes De Procede de fabrication d'une carte a microcircuit et carte a microcircuit obtenue par mise en oeuvre de ce procede
JP4749656B2 (ja) 2001-02-09 2011-08-17 台湾積體電路製造股▲ふん▼有限公司 半導体デバイスの製造方法及びこの方法により得られる半導体デバイス
DE10217262A1 (de) * 2002-04-18 2003-11-06 Pall Corp Filtermodul und Verfahren zur Herstellung eines gefüllten Filtermoduls
US20060175711A1 (en) * 2005-02-08 2006-08-10 Hannstar Display Corporation Structure and method for bonding an IC chip

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3248385A1 (de) * 1982-12-28 1984-06-28 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit integriertem schaltkreis
DE3466108D1 (en) * 1983-06-09 1987-10-15 Flonic Sa Method of producing memory cards, and cards obtained thereby
WO1985002060A1 (fr) * 1983-10-24 1985-05-09 Sintra-Alcatel, S.A. Procede de substitution d'un composant electronique connecte aux pistes conductrices d'un substrat porteur
JPS6095941A (ja) * 1983-10-31 1985-05-29 Toshiba Corp 半導体装置
JPS6115289A (ja) * 1984-06-29 1986-01-23 Mitsubishi Plastics Ind Ltd メモリ−カ−ド
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7325543B2 (en) 2003-08-01 2008-02-05 Asahi Glass Company, Limited Covering material for solar thermal power generating system and solar thermal power generating system formed by spreading the covering material
JP2008277825A (ja) * 2007-04-26 2008-11-13 Infineon Technologies Ag チップモジュールおよびその製造方法

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Publication number Publication date
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US4908937A (en) 1990-03-20

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