JP2820300B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JP2820300B2 JP2820300B2 JP1510425A JP51042589A JP2820300B2 JP 2820300 B2 JP2820300 B2 JP 2820300B2 JP 1510425 A JP1510425 A JP 1510425A JP 51042589 A JP51042589 A JP 51042589A JP 2820300 B2 JP2820300 B2 JP 2820300B2
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Description
【発明の詳細な説明】 技術分野 本発明は活性化信号に応答して、２入力の差動増幅を
行なうダイナミック動作型の差動増幅回路に関するもの
である。
行なうダイナミック動作型の差動増幅回路に関するもの
である。
背景技術 差動増幅回路は、例えば論理レベルの“H"または“L"
レベルの振り分け等の種々の用途に用いられている。論
理レベルの振り分けの例としては、トランジスタ・ト
ランジスタ・ロジック（TTL）入力の“H"レベル2.4V、
“L"レベル0.8VをMOS論理レベルとして“H"レベル5V、
“L"レベル0Vに変換するための半導体メモリのアドレス
バッファ等や、半導体メモリの記憶信号が“H"レベル
であるか、“L"レベルであるかを検知するセンスアンプ
等に用いられている。
レベルの振り分け等の種々の用途に用いられている。論
理レベルの振り分けの例としては、トランジスタ・ト
ランジスタ・ロジック（TTL）入力の“H"レベル2.4V、
“L"レベル0.8VをMOS論理レベルとして“H"レベル5V、
“L"レベル0Vに変換するための半導体メモリのアドレス
バッファ等や、半導体メモリの記憶信号が“H"レベル
であるか、“L"レベルであるかを検知するセンスアンプ
等に用いられている。
前記の場合における従来の差動増幅回路の一構成例
を第２図に示す。
を第２図に示す。
この差動増幅回路は、活性化信号のφ１の“H"レベル
により、第１の入力信号Ain（例えば、2.4Vまたは0.8
V）と第２の入力信号Vr（例えば1.5V）との差動をと
り、ラッチ信号φ２の“H"レベルにより、差動的に決ま
った値を保持し、それを相補的な出力信号A,（例え
ば、5Vまたは0V）の形で出力する回路であり、Ｐチャネ
ル型の電界効果トランジスタ（以下、FETという）１〜
４、及びＮチャネル型FET5〜13より構成されている。な
お、第２図のVccは電源電位（第１の電位）、Vssは接地
電位（第２の電位）である。
により、第１の入力信号Ain（例えば、2.4Vまたは0.8
V）と第２の入力信号Vr（例えば1.5V）との差動をと
り、ラッチ信号φ２の“H"レベルにより、差動的に決ま
った値を保持し、それを相補的な出力信号A,（例え
ば、5Vまたは0V）の形で出力する回路であり、Ｐチャネ
ル型の電界効果トランジスタ（以下、FETという）１〜
４、及びＮチャネル型FET5〜13より構成されている。な
お、第２図のVccは電源電位（第１の電位）、Vssは接地
電位（第２の電位）である。
第３図は第２図の動作波形図であり、この図を参照し
つつ第２図の動作を説明する。
つつ第２図の動作を説明する。
活性化信号φ１及びラッチ信号φ２は最初“L"レベル
（＝Vssレベル）であり、出力信号A,はFET1,2を介し
て電源電位Vccにプリチャージされている。
（＝Vssレベル）であり、出力信号A,はFET1,2を介し
て電源電位Vccにプリチャージされている。
活性化信号φ１が“H"レベルになると、FET7,8がオン
し、FET5,7,9を通して出力信号が放電すると共に、FE
T6,8,10を通して出力信号Ａが放電する。ここで、例え
ば入力信号Ainが0.8V、入力信号Vrが1.5Vであると、FET
9,10のうち、入力信号Vrをゲート入力とするFET10のコ
ンダクタンスの方が、入力信号Ainをゲート入力するFET
9のコンダクタンスより大きい。そのため、出力信号Ａ
の方がより速く放電し、出力信号Ａの電位がの電位
より低くなる。出力信号A,に電位差ができると、FET
5,6にコンダクタンスの差が生じる。さらに出力信号Ａ
の電位がVcc−｜Vtp｜、（但し、VtpはＰチャネル型FET
の閾値電圧）より低くなると、FET3がオンし、そのFET3
を通して出力信号を電源電位Vcc側に充電しはじめ、
出力信号A,の電位差がさらに大きくなる。
し、FET5,7,9を通して出力信号が放電すると共に、FE
T6,8,10を通して出力信号Ａが放電する。ここで、例え
ば入力信号Ainが0.8V、入力信号Vrが1.5Vであると、FET
9,10のうち、入力信号Vrをゲート入力とするFET10のコ
ンダクタンスの方が、入力信号Ainをゲート入力するFET
9のコンダクタンスより大きい。そのため、出力信号Ａ
の方がより速く放電し、出力信号Ａの電位がの電位
より低くなる。出力信号A,に電位差ができると、FET
5,6にコンダクタンスの差が生じる。さらに出力信号Ａ
の電位がVcc−｜Vtp｜、（但し、VtpはＰチャネル型FET
の閾値電圧）より低くなると、FET3がオンし、そのFET3
を通して出力信号を電源電位Vcc側に充電しはじめ、
出力信号A,の電位差がさらに大きくなる。
さらに、ラッチ信号φ２が“H"レベル（＝Vccレベ
ル）になると、FET13がオンし、出力信号Ａが接地電位V
ssレベルになると共に、出力信号が電源電位Vccレベ
ルとなり、その出力信号ＡがFET12,13を介して接地電位
Vssに、出力信号がFET3を介して電源電位Vccにそれぞ
れクランプされる。クランプ後は、入力信号Ain，Vrの
電位変化に関係なく、出力信号A,が電位Vss，Vccレベ
ルに保持される。
ル）になると、FET13がオンし、出力信号Ａが接地電位V
ssレベルになると共に、出力信号が電源電位Vccレベ
ルとなり、その出力信号ＡがFET12,13を介して接地電位
Vssに、出力信号がFET3を介して電源電位Vccにそれぞ
れクランプされる。クランプ後は、入力信号Ain，Vrの
電位変化に関係なく、出力信号A,が電位Vss，Vccレベ
ルに保持される。
このような従来の差動増幅回路は活性化信号φ１及び
ラッチ信号φ２の２本の制御信号を必要とする上に、そ
の信号φ1,φ２における信号遅延のタイミング制御も必
要となる。このφ1,φ２の信号遅延が短かすぎると、出
力信号Ａとの電位差を十分に確保できない状態でラッ
チ信号φ２が“H"レベルに立上ることにより、誤動作を
起こしやすかった。反対に、φ1,φ２の信号遅延が長す
ぎると、ラッチまでに時間がかかって入力信号Ain，Vr
のレベルを長く保持しなければならず、動作速度が遅く
なっていた。
ラッチ信号φ２の２本の制御信号を必要とする上に、そ
の信号φ1,φ２における信号遅延のタイミング制御も必
要となる。このφ1,φ２の信号遅延が短かすぎると、出
力信号Ａとの電位差を十分に確保できない状態でラッ
チ信号φ２が“H"レベルに立上ることにより、誤動作を
起こしやすかった。反対に、φ1,φ２の信号遅延が長す
ぎると、ラッチまでに時間がかかって入力信号Ain，Vr
のレベルを長く保持しなければならず、動作速度が遅く
なっていた。
この発明の目的は誤動作を起こすことが少ない差動増
幅回路を提供することにある。
幅回路を提供することにある。
この発明の他の目的は動作速度の速い差動増幅回路を
提供することにある。
提供することにある。
発明の開示 本発明は、第１乃至第４のノードと、 前記第１のノードに接続される第１の制御電極を有
し、前記第２のノードと第１の電位を有する第１電源と
の間に接続される第１のトランジスタと、 前記第２のノードに接続される第２の制御電極を有
し、前記第１電源と前記第１のノードとの間に接続され
る第２のトランジスタと、 前記第２のノードに接続される第３の制御電極を有
し、前記第１のノードと前記第３のノードとの間に接続
される第３のトランジスタと、 前記第１のノードに接続される第４の制御電極を有
し、前記第２のノードと前記第４のノードとの間に接続
される第４のトランジスタと、 第１または第２の論理レベルを有する活性化信号が与
えられる第５の制御電極を有し、ソース電極またはドレ
イン電極の一方の電極が前記第３のノードに接続された
第５のトランジスタと、 第１の入力電位を有する第１の入力信号が与えられる
第６の制御電極を有し、前記第１の電位より低い第２の
電位を有する第２電源と前記第５のトランジスタのソー
ス電極またはドレイン電極の他方の電極との間に接続さ
れる第６のトランジスタを備えた第１電位決定回路と、 前記活性化信号が与えられる第７の制御電極を有し、
ソース電極またはドレイン電極の一方の電極が前記第４
のノードに接続された第７のトランジスタと、 前記第１の入力電位とは異なる第２の入力電位を有す
る第２の入力信号が与えられる第８の制御電極を有し、
前記第２の電源と前記第７のトランジスタのソース電極
またはドレイン電極の他方の電極との間に接続される第
８のトランジスタを備えた第２電位決定回路と、 第９の制御電極を有し、前記第２電源と前記第３のノ
ードとの間に接続される第９のトランジスタと、 入力が前記第１のノードに接続され、出力が前記第９
の制御電極に接続される第１のインバータを備えた第１
の電位検出回路であって、前記第１のノードの電位が前
記第１の電位と前記第２の電位との間の所定電位より小
さくなった時、前記第９のトランジスタを導通状態にす
る前記第１の電位検出回路と、 第10の制御電極を有し、前記第２の電源と前記第４の
ノードとの間に接続される第10のトランジスタと、 入力が前記第２のノードに接続され、出力が前記第10
の制御電極に接続される第２のインバータを備えた第２
の電位検出回路であって、前記第２のノードの電位が所
定電位より小さくなった時、前記第10のトランジスタを
導通状態にする前記第２の電位検出回路と、 前記活性化信号が与えられる第11の制御電極を有し、
前記第１電源と前記第１のノードとの間に接続される第
11のトランジスタと、 前記活性化信号が与えられる第12の制御電極を有し、
前記第１電源と前記第２のノードとの間に接続される第
12のトランジスタとを備え、 前記活性化信号が前記第１の論理レベルの場合、前記
第11及び第12のトランジスタが導通状態、前記第５及び
第７のトランジスタが実質的に非導通状態になり、前記
第１及び第２のノードの電位が実質的に前記第１の電位
になり、 前記活性化信号が前記第１の論理レベルから前記第２
の論理レベルに変化し、前記第11及び第12のトランジス
タが実質的に非導通状態、前記第５及び第７のトランジ
スタが導通状態になり、前記第１及び第２の入力信号が
前記第６及び第８の制御電極に与えられた場合、前記第
１及び第２のノードの電位が、前記第１及び第２の入力
電位の差に基づいてそれぞれ前記第１の電位から前記所
定電位に向かって放電し始め、前記第１または第２のノ
ードの一方のノード電位が前記所定電位に到達すると、
該一方のノードに接続される前記第１または第２の電位
検出回路が前記第９または第10のトランジスタを導通状
態にせしめることにより、該一方のノードの電位が実質
的に前記第２の電位に設定されると共に、該一方のノー
ドに接続される制御電極を有する前記第１または第２の
トランジスタが導通状態になり他方のノードの電位が実
質的に前記第１の電位に設定される差動増幅回路であ
る。
し、前記第２のノードと第１の電位を有する第１電源と
の間に接続される第１のトランジスタと、 前記第２のノードに接続される第２の制御電極を有
し、前記第１電源と前記第１のノードとの間に接続され
る第２のトランジスタと、 前記第２のノードに接続される第３の制御電極を有
し、前記第１のノードと前記第３のノードとの間に接続
される第３のトランジスタと、 前記第１のノードに接続される第４の制御電極を有
し、前記第２のノードと前記第４のノードとの間に接続
される第４のトランジスタと、 第１または第２の論理レベルを有する活性化信号が与
えられる第５の制御電極を有し、ソース電極またはドレ
イン電極の一方の電極が前記第３のノードに接続された
第５のトランジスタと、 第１の入力電位を有する第１の入力信号が与えられる
第６の制御電極を有し、前記第１の電位より低い第２の
電位を有する第２電源と前記第５のトランジスタのソー
ス電極またはドレイン電極の他方の電極との間に接続さ
れる第６のトランジスタを備えた第１電位決定回路と、 前記活性化信号が与えられる第７の制御電極を有し、
ソース電極またはドレイン電極の一方の電極が前記第４
のノードに接続された第７のトランジスタと、 前記第１の入力電位とは異なる第２の入力電位を有す
る第２の入力信号が与えられる第８の制御電極を有し、
前記第２の電源と前記第７のトランジスタのソース電極
またはドレイン電極の他方の電極との間に接続される第
８のトランジスタを備えた第２電位決定回路と、 第９の制御電極を有し、前記第２電源と前記第３のノ
ードとの間に接続される第９のトランジスタと、 入力が前記第１のノードに接続され、出力が前記第９
の制御電極に接続される第１のインバータを備えた第１
の電位検出回路であって、前記第１のノードの電位が前
記第１の電位と前記第２の電位との間の所定電位より小
さくなった時、前記第９のトランジスタを導通状態にす
る前記第１の電位検出回路と、 第10の制御電極を有し、前記第２の電源と前記第４の
ノードとの間に接続される第10のトランジスタと、 入力が前記第２のノードに接続され、出力が前記第10
の制御電極に接続される第２のインバータを備えた第２
の電位検出回路であって、前記第２のノードの電位が所
定電位より小さくなった時、前記第10のトランジスタを
導通状態にする前記第２の電位検出回路と、 前記活性化信号が与えられる第11の制御電極を有し、
前記第１電源と前記第１のノードとの間に接続される第
11のトランジスタと、 前記活性化信号が与えられる第12の制御電極を有し、
前記第１電源と前記第２のノードとの間に接続される第
12のトランジスタとを備え、 前記活性化信号が前記第１の論理レベルの場合、前記
第11及び第12のトランジスタが導通状態、前記第５及び
第７のトランジスタが実質的に非導通状態になり、前記
第１及び第２のノードの電位が実質的に前記第１の電位
になり、 前記活性化信号が前記第１の論理レベルから前記第２
の論理レベルに変化し、前記第11及び第12のトランジス
タが実質的に非導通状態、前記第５及び第７のトランジ
スタが導通状態になり、前記第１及び第２の入力信号が
前記第６及び第８の制御電極に与えられた場合、前記第
１及び第２のノードの電位が、前記第１及び第２の入力
電位の差に基づいてそれぞれ前記第１の電位から前記所
定電位に向かって放電し始め、前記第１または第２のノ
ードの一方のノード電位が前記所定電位に到達すると、
該一方のノードに接続される前記第１または第２の電位
検出回路が前記第９または第10のトランジスタを導通状
態にせしめることにより、該一方のノードの電位が実質
的に前記第２の電位に設定されると共に、該一方のノー
ドに接続される制御電極を有する前記第１または第２の
トランジスタが導通状態になり他方のノードの電位が実
質的に前記第１の電位に設定される差動増幅回路であ
る。
図面の簡単な説明 第１図はこの発明の第１の実施例を示す差動増幅回路
の回路図、第２図は従来の差動増幅回路の回路図、第３
図は第２図の動作波形図、第４図は第１図の動作波形
図、第５図はこの発明の第２の実施例を示す差動増幅回
路の回路図、第６図は第５図の動作波形図である。
の回路図、第２図は従来の差動増幅回路の回路図、第３
図は第２図の動作波形図、第４図は第１図の動作波形
図、第５図はこの発明の第２の実施例を示す差動増幅回
路の回路図、第６図は第５図の動作波形図である。
発明を実施するための最良の形態 この発明をより詳細に詳述するため、第１図及び第４
〜６図を参照して説明する。
〜６図を参照して説明する。
第１図はこの発明の第１の実施例であるダイナミック
動作型の差動増幅回路の回路図である。この差動増幅回
路は、活性化信号φの“H"レベルにより、第１の入力信
号Ain（例えば2.4Vまたは0.8V）と第２の入力信号V
r（例えば1.5V）との電位差を検知して、第１の入力信
号Ainと第２の入力信号との大小関係によって相補的な
一定の出力信号（例えば5Vと0V）の形で出力する回路で
ある。この差動増幅回路はフリップフロップ回路20（以
下FF回路という）Ｎチャネル型トランジスタ27〜30（第
５乃至第８のトランジスタ）、33（第９のトランジス
タ）、34（第10のトランジスタ）およびインバータ３」
（第２のインバータ）、32（第１のインバータ）から構
成されている。FF回路20はＰチャンネル型FET21（第11
のトランジスタ）、22（第12のトランジスタ）、23（第
２のトランジスタ）、24（第１のトランジスタ）及びＮ
チャンネル型FET25（第３のトランジスタ）、26（第４
のトランジスタ）を有しており、第１の電位である電源
電位Vcc（第１電源）には並列接続されたＰチャネル型F
ET21,23のソースが共通接続され、これらのドレインは
出力ノードN1に共通接続されている。さらにこの第１の
出力ノードN1にはＮチャネル型FET25のドレインが接続
され、このＮチャネル型FET25のソースは第１のノードN
3に接続されている。これらと同様にＰチャネル型FET2
2,24が電源電位Vccと第２の出力ノードN2との間に並列
接続されており、Ｎチャネル型FET26が第２の出力ノー
ドと第２のノードN4との間に接続されている。さらにＰ
チャネル型FET23とＮチャネル型FET25とのゲートは第２
の出力ノードN2に共通に接続され、Ｐチャネル型FET24
とＮチャネル型FET26とのゲートは第１の出力ノードN1
に共通に接続されている。Ｐチャネル型FET21,22のゲー
トには活性化信号φが共通に与えられる。第1,第２のノ
ードN3,N4にはＮチャネル型FET27,28のドレインがそれ
ぞれ接続され、これらFET27,28のゲートには活性化信号
φが与えられる。また、Ｎチャネル型FET27,28のソース
にはＮチャネル型FET29,30のドレインがそれぞれ接続さ
れ、これらFETのソースは第２の電位である接地電位Vss
（第２電源）に接続されている。第1,第２のノードN3,N
4には、さらにＮチャネル型FET33,34のドレインがそれ
ぞれ接続されており、これらFET33,34のソースは電源電
位Vssに接続されている。さらに、これらFET33,34のゲ
ートにはインバータ32,31の出力が接続されている。イ
ンバータ32,31の入力はそれぞれ第1,第２の出力ノードN
1,N2に接続されている。出力ノードN1,N2には出力信号
A,が出力される。またＮチャネル型FET29,30のゲート
には、入力信号Ain，Vrがそれぞれ与えられる。なお、
インバータ31とFET34及びインバータ32とFET33とで電位
設定手段を構成する。
動作型の差動増幅回路の回路図である。この差動増幅回
路は、活性化信号φの“H"レベルにより、第１の入力信
号Ain（例えば2.4Vまたは0.8V）と第２の入力信号V
r（例えば1.5V）との電位差を検知して、第１の入力信
号Ainと第２の入力信号との大小関係によって相補的な
一定の出力信号（例えば5Vと0V）の形で出力する回路で
ある。この差動増幅回路はフリップフロップ回路20（以
下FF回路という）Ｎチャネル型トランジスタ27〜30（第
５乃至第８のトランジスタ）、33（第９のトランジス
タ）、34（第10のトランジスタ）およびインバータ３」
（第２のインバータ）、32（第１のインバータ）から構
成されている。FF回路20はＰチャンネル型FET21（第11
のトランジスタ）、22（第12のトランジスタ）、23（第
２のトランジスタ）、24（第１のトランジスタ）及びＮ
チャンネル型FET25（第３のトランジスタ）、26（第４
のトランジスタ）を有しており、第１の電位である電源
電位Vcc（第１電源）には並列接続されたＰチャネル型F
ET21,23のソースが共通接続され、これらのドレインは
出力ノードN1に共通接続されている。さらにこの第１の
出力ノードN1にはＮチャネル型FET25のドレインが接続
され、このＮチャネル型FET25のソースは第１のノードN
3に接続されている。これらと同様にＰチャネル型FET2
2,24が電源電位Vccと第２の出力ノードN2との間に並列
接続されており、Ｎチャネル型FET26が第２の出力ノー
ドと第２のノードN4との間に接続されている。さらにＰ
チャネル型FET23とＮチャネル型FET25とのゲートは第２
の出力ノードN2に共通に接続され、Ｐチャネル型FET24
とＮチャネル型FET26とのゲートは第１の出力ノードN1
に共通に接続されている。Ｐチャネル型FET21,22のゲー
トには活性化信号φが共通に与えられる。第1,第２のノ
ードN3,N4にはＮチャネル型FET27,28のドレインがそれ
ぞれ接続され、これらFET27,28のゲートには活性化信号
φが与えられる。また、Ｎチャネル型FET27,28のソース
にはＮチャネル型FET29,30のドレインがそれぞれ接続さ
れ、これらFETのソースは第２の電位である接地電位Vss
（第２電源）に接続されている。第1,第２のノードN3,N
4には、さらにＮチャネル型FET33,34のドレインがそれ
ぞれ接続されており、これらFET33,34のソースは電源電
位Vssに接続されている。さらに、これらFET33,34のゲ
ートにはインバータ32,31の出力が接続されている。イ
ンバータ32,31の入力はそれぞれ第1,第２の出力ノードN
1,N2に接続されている。出力ノードN1,N2には出力信号
A,が出力される。またＮチャネル型FET29,30のゲート
には、入力信号Ain，Vrがそれぞれ与えられる。なお、
インバータ31とFET34及びインバータ32とFET33とで電位
設定手段を構成する。
次に、この第１の実施例の差動増幅回路の動作を第４
図の動作波形図を参照しつつ説明する。
図の動作波形図を参照しつつ説明する。
活性化信号φは当初“L"レベル（＝Vssレベル）であ
るため、FET21,22はオン状態である。このため、出力信
号A,はFET21,22を介して電源電位Vccにプリチャージ
されている。
るため、FET21,22はオン状態である。このため、出力信
号A,はFET21,22を介して電源電位Vccにプリチャージ
されている。
活性化信号φが“H"レベル（＝Vccレベル）になる
と、FET27,28がオンし、FET25,27,29を通して出力信号
が放電すると共に、FET26,28,30を通して出力信号Ａ
が放電する。ここで、例えば入力信号Ainが0.8V、入力
信号Vrが1.5Vであると、FET29,30のうち、入力信号Vrを
ゲート入力とするFET30のコンダクタンスの方が、入力
信号Ainをゲート入力するとFET29のコンダクタンスより
大きい。そのため、出力信号Ａの方がよりも速く放電
し、出力信号Ａの電位がの電位より低くなる。出力信
号A,に電位差ができると、FET25,26にもコンダクタン
スの差が生じる。さらに出力信号Ａの電位がVcc−｜Vtp
｜より低くなると、FET23がオンし、そのFET23を通して
出力信号を電源電位Vcc側に充電しはじめ、出力信号
A,の電位差がさらに大きくなる。
と、FET27,28がオンし、FET25,27,29を通して出力信号
が放電すると共に、FET26,28,30を通して出力信号Ａ
が放電する。ここで、例えば入力信号Ainが0.8V、入力
信号Vrが1.5Vであると、FET29,30のうち、入力信号Vrを
ゲート入力とするFET30のコンダクタンスの方が、入力
信号Ainをゲート入力するとFET29のコンダクタンスより
大きい。そのため、出力信号Ａの方がよりも速く放電
し、出力信号Ａの電位がの電位より低くなる。出力信
号A,に電位差ができると、FET25,26にもコンダクタン
スの差が生じる。さらに出力信号Ａの電位がVcc−｜Vtp
｜より低くなると、FET23がオンし、そのFET23を通して
出力信号を電源電位Vcc側に充電しはじめ、出力信号
A,の電位差がさらに大きくなる。
出力信号Ａの電位が下がり、それがインバータ31の閾
値電圧以下になると、そのインバータ31の出力側ノード
N5が“H"レベルとなり、FET34がオンし、FET26,34を介
して出力信号Ａを接地電位Vssレベルにクランプする。
また、出力信号Ａの電位降下により、FET23がオンし、
そのFET23を通して出力信号を電源電位Vccレベルにク
ランプする。この時、インバータ32の出力側ノードN6が
“L"レベルであるため、FET33はオンしない。出力信号
A,のクランプ後は、入力信号Ain，Vrの電位変化に関
係なく、出力信号A,が電位Vss，Vccレベルに保持され
る。
値電圧以下になると、そのインバータ31の出力側ノード
N5が“H"レベルとなり、FET34がオンし、FET26,34を介
して出力信号Ａを接地電位Vssレベルにクランプする。
また、出力信号Ａの電位降下により、FET23がオンし、
そのFET23を通して出力信号を電源電位Vccレベルにク
ランプする。この時、インバータ32の出力側ノードN6が
“L"レベルであるため、FET33はオンしない。出力信号
A,のクランプ後は、入力信号Ain，Vrの電位変化に関
係なく、出力信号A,が電位Vss，Vccレベルに保持され
る。
その後、活性化信号φが“L"になると、初期状態に戻
る。そして、例えば入力信号Ainとして2.4V（＞Vr）が
入力されると、前記とほぼ同様にして出力信号Ａが“H"
レベル（＝Vccレベル）、出力信号が“L"レベル（＝V
ssレベル）となる。
る。そして、例えば入力信号Ainとして2.4V（＞Vr）が
入力されると、前記とほぼ同様にして出力信号Ａが“H"
レベル（＝Vccレベル）、出力信号が“L"レベル（＝V
ssレベル）となる。
なお、インバータ31,32の閾値電圧は第１の電位
（Vcc）と第２の電位のほぼ中間ぐらいの値とするのが
望ましい。もし、インバータ31,32の閾値電圧が第１の
電位（Vcc）近傍だと誤動作により出力信号をクランプ
してしまう可能性が高く、また、この閾値電圧が第２の
電位（Vss）近傍だと出力信号をクランプするのに時間
がかかってしまうからである。
（Vcc）と第２の電位のほぼ中間ぐらいの値とするのが
望ましい。もし、インバータ31,32の閾値電圧が第１の
電位（Vcc）近傍だと誤動作により出力信号をクランプ
してしまう可能性が高く、また、この閾値電圧が第２の
電位（Vss）近傍だと出力信号をクランプするのに時間
がかかってしまうからである。
この第１の実施例では次のような利点を有している。
インバータ31,32で生成する出力信号A,の反転信号
でラッチ制御を行なうため、外部からのラッチ信号が不
要となり、活性化信号φのみで動作する。このため、活
性化信号φが“H"レベルになってから一定時間後に“H"
レベルとなる制御信号のタイミング制御が不要となり、
誤動作がなくなると共に動作速度の速い差動増幅が可能
となる。
でラッチ制御を行なうため、外部からのラッチ信号が不
要となり、活性化信号φのみで動作する。このため、活
性化信号φが“H"レベルになってから一定時間後に“H"
レベルとなる制御信号のタイミング制御が不要となり、
誤動作がなくなると共に動作速度の速い差動増幅が可能
となる。
次に、第５図及び第６図を参照しつつこの発明の第２
の実施例を説明する。第５図はこの発明の第２の実施例
を示す差動増幅回路の回路図であり、第１図と同一要素
には同一符号を付してその説明を省略する。この差動増
幅回路では、第１の実施例において、第２の電位である
接地電位Vssに代えて逆相活性化信号を用いると共
に、FET27,28を省略した。さらに電位設定手段を構成す
るインバータ31,32及びFET33,34のうち、FET33,34に代
えてFET29,30にそれぞれ並列に接続されたＮチャネル型
FET43,44を設けている。
の実施例を説明する。第５図はこの発明の第２の実施例
を示す差動増幅回路の回路図であり、第１図と同一要素
には同一符号を付してその説明を省略する。この差動増
幅回路では、第１の実施例において、第２の電位である
接地電位Vssに代えて逆相活性化信号を用いると共
に、FET27,28を省略した。さらに電位設定手段を構成す
るインバータ31,32及びFET33,34のうち、FET33,34に代
えてFET29,30にそれぞれ並列に接続されたＮチャネル型
FET43,44を設けている。
この第２の実施例の回路の動作を第６図の動作波形図
を参照しつつ説明する。
を参照しつつ説明する。
活性化信号φが“L"から“H"レベルになると、逆相活
性化信号が“H"から“L"レベルとなり、FET26,30を通
して出力信号Ａが放電すると共にFET25,29を通して出力
信号が放電する。ここで、第１の実施例と同様に入力
信号Ainが0.8V,入力信号Vrが1.5Vだとすると、FET30の
コンダクタンスがFET29のコンダクタンスより大きいた
め、出力信号Ａの方がよりも速く放電し、出力信号Ａ
の電位がの電位より低くなる。出力信号A,に電位差
が出来るとFET25,26にもコンダクタンスの差が生じ出力
信号A,の放電速度の差はますます大きくなる。さらに
出力信号Ａの電位がVcc−｜Vtp｜より低くなるとFET23
がオンし、出力信号が充電されはじめるため、出力信
号A,の電位差はさらに大きくなる。出力信号Ａの電位
が下がりインバータ31の閾値電圧以下になるとインバー
タ31によりその出力が“H"レベルとなりFET44がオンす
る。従って出力信号Ａが“L"レベルにクランプされ、出
力信号は電源電位Vccにクランプされる。
性化信号が“H"から“L"レベルとなり、FET26,30を通
して出力信号Ａが放電すると共にFET25,29を通して出力
信号が放電する。ここで、第１の実施例と同様に入力
信号Ainが0.8V,入力信号Vrが1.5Vだとすると、FET30の
コンダクタンスがFET29のコンダクタンスより大きいた
め、出力信号Ａの方がよりも速く放電し、出力信号Ａ
の電位がの電位より低くなる。出力信号A,に電位差
が出来るとFET25,26にもコンダクタンスの差が生じ出力
信号A,の放電速度の差はますます大きくなる。さらに
出力信号Ａの電位がVcc−｜Vtp｜より低くなるとFET23
がオンし、出力信号が充電されはじめるため、出力信
号A,の電位差はさらに大きくなる。出力信号Ａの電位
が下がりインバータ31の閾値電圧以下になるとインバー
タ31によりその出力が“H"レベルとなりFET44がオンす
る。従って出力信号Ａが“L"レベルにクランプされ、出
力信号は電源電位Vccにクランプされる。
上述した第２の実施例では活性化信号φと逆相活性化
信号の２本の制御信号が必要だが、逆相関係のタイミ
ング制御は容易に形成することが可能なため、（たとえ
ばインバータ一段で出来る）第１の実施例とほぼ同様の
降下が期待できる。また、第１の実施例に比べ、第２の
実施例ではFETが２つ少ないという利点がある。
信号の２本の制御信号が必要だが、逆相関係のタイミ
ング制御は容易に形成することが可能なため、（たとえ
ばインバータ一段で出来る）第１の実施例とほぼ同様の
降下が期待できる。また、第１の実施例に比べ、第２の
実施例ではFETが２つ少ないという利点がある。
産業上の利用可能性 以上詳細に説明したように、本発明によれば、出力信
号が一定電位以下になるとラッチ制御を行うようにした
ので、外部からのラッチ信号が不要となり、活性化−ラ
ッチ間の細かいタイミング制御が不要となる。そのた
め、制御が簡単で、誤動作がなく、動作速度の速い安定
した差動増幅が可能となる。
号が一定電位以下になるとラッチ制御を行うようにした
ので、外部からのラッチ信号が不要となり、活性化−ラ
ッチ間の細かいタイミング制御が不要となる。そのた
め、制御が簡単で、誤動作がなく、動作速度の速い安定
した差動増幅が可能となる。
Claims (1)
- 【請求項１】第１のノードと、第２のノードと、第３の
ノードと、第４のノードと、 前記第１のノードに接続される第１の制御電極を有し、
前記第２のノードと第１の電位を有する第１電源との間
に接続される第１のトランジスタと、 前記第２のノードに接続される第２の制御電極を有し、
前記第１電源と前記第１のノードとの間に接続される第
２のトランジスタと、 前記第２のノードに接続される第３の制御電極を有し、
前記第１のノードと前記第３のノードとの間に接続され
る第３のトランジスタと、 前記第１のノードに接続される第４の制御電極を有し、
前記第２のノードと前記第４のノードとの間に接続され
る第４のトランジスタと、 第１または第２の論理レベルを有する活性化信号が与え
られる第５の制御電極を有し、ソース電極またはドレイ
ン電極の一方の電極が前記第３のノードに接続された第
５のトランジスタと、 第１の入力電位を有する第１の入力信号が与えられる第
６の制御電極を有し、前記第１の電位より低い第２の電
位を有する第２電源と前記第５のトランジスタのソース
電極またはドレイン電極の他方の電極との間に接続され
る第６のトランジスタを備えた第１電位決定回路と、 前記活性化信号が与えられる第７の制御電極を有し、ソ
ース電極またはドレイン電極の一方の電極が前記第４の
ノードに接続された第７のトランジスタと、 前記第１の入力電位とは異なる第２の入力電位を有する
第２の入力信号が与えられる第８の制御電極を有し、前
記第２の電源と前記第７のトランジスタのソース電極ま
たはドレイン電極の他方の電極との間に接続される第８
のトランジスタを備えた第２電位決定回路と、 第９の制御電極を有し、前記第２電源と前記第３のノー
ドとの間に接続される第９のトランジスタと、 入力が前記第１のノードに接続され、出力が前記第９の
制御電極に接続される第１のインバータを備えた第１の
電位検出回路であって、前記第１のノードの電位が前記
第１の電位と前記第２の電位との間の所定電位より小さ
くなった時、前記第９のトランジスタを導通状態にする
前記第１の電位検出回路と、 第10の制御電極を有し、前記第２の電源と前記第４のノ
ードとの間に接続される第10のトランジスタと、 入力が前記第２のノードに接続され、出力が前記第10の
制御電極に接続される第２のインバータを備えた第２の
電位検出回路であって、前記第２のノードの電位が所定
電位より小さくなった時、前記第10のトランジスタを導
通状態にする前記第２の電位検出回路と、 前記活性化信号が与えられる第11の制御電極を有し、前
記第１電源と前記第１のノードとの間に接続される第11
のトランジスタと、 前記活性化信号が与えられる第12の制御電極を有し、前
記第１電源と前記第２のノードとの間に接続される第12
のトランジスタとを備え、 前記活性化信号が前記第１の論理レベルの場合、前記第
11及び第12のトランジスタが導通状態、前記第５及び第
７のトランジスタが実質的に非導通状態になり、前記第
１及び第２のノードの電位が実質的に前記第１の電位に
なり、 前記活性化信号が前記第１の論理レベルから前記第２の
論理レベルに変化し、前記第11及び第12のトランジスタ
が実質的に非導通状態、前記第５及び第７のトランジス
タが導通状態になり、前記第１及び第２の入力信号が前
記第６及び第８の制御電極に与えられた場合、前記第１
及び第２のノードの電位が、前記第１及び第２の入力電
位の差に基づいてそれぞれ前記第１の電位から前記所定
電位に向かって放電し始め、前記第１または第２のノー
ドの一方のノード電位が前記所定電位に到達すると、該
一方のノードに接続される前記第１または第２の電位検
出回路が前記第９または第10のトランジスタを導通状態
にせしめることにより、該一方のノードの電位が実質的
に前記第２の電位に設定されると共に、該一方のノード
に接続される制御電極を有する前記第１または第２のト
ランジスタが導通状態になり他方のノードの電位が実質
的に前記第１の電位に設定されることを特徴とする差動
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1510425A JP2820300B2 (ja) | 1988-10-11 | 1989-10-06 | 差動増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25554288 | 1988-10-11 | ||
| JP63-255542 | 1988-10-11 | ||
| JP1510425A JP2820300B2 (ja) | 1988-10-11 | 1989-10-06 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2820300B2 true JP2820300B2 (ja) | 1998-11-05 |
Family
ID=26542271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1510425A Expired - Fee Related JP2820300B2 (ja) | 1988-10-11 | 1989-10-06 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820300B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| JPS63197089A (ja) * | 1987-02-12 | 1988-08-15 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-10-06 JP JP1510425A patent/JP2820300B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| JPS63197089A (ja) * | 1987-02-12 | 1988-08-15 | Hitachi Ltd | 半導体記憶装置 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20070828 Year of fee payment: 9 |
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|
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