JPH0212969A - スイッチオフ機構を有する電力用半導体部品 - Google Patents

スイッチオフ機構を有する電力用半導体部品

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JPH0212969A
JPH0212969A JP1099898A JP9989889A JPH0212969A JP H0212969 A JPH0212969 A JP H0212969A JP 1099898 A JP1099898 A JP 1099898A JP 9989889 A JP9989889 A JP 9989889A JP H0212969 A JPH0212969 A JP H0212969A
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mct
unit cells
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Friedhelm Bauer
フリートヘルム　バウエル
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ABB Asea Brown Boveri Ltd
ABB AB
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ABB Asea Brown Boveri Ltd
Asea Brown Boveri AB
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電力用電子部品の分野に係る。特に、本発明
は、スイッチオフ機構を有する電力用半導体部品であっ
て、複数のユニットセルが互いに隣接配置されそして半
導体基体においてアノードとカソードとの間に並列に接
続されており、上記ユニットセル各々は、電界効果制御
式の短絡回路によってスイッチオフすることのできるＭ
Ｏ８制御サイリスタ（ＭＣＴ＝ＭＯＳＣｏｎｔｒｏｌｌ
ｅｄ　Ｔｈｙｒｉｓｔｏｒ）として構成され、そして上
記部品の電界効果制御式のスイッチオンを確保する更に
別の手段が設けられているような電力用半導体部品に係
る。
従来の技術 このような部品は、例えば、１９８６年発行のＩＥＥＥ
　Ｔｒａｎｓ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、
　ＥＤ−３３の第１６０９−１６１８頁に掲載されたＶ
、Ａ、に、テンプル氏の論文から知ることができる。
過去何年間に、電力用電子部品においては、ＭＯＳ制御
式部品の開発が益々盛んに行なわれるようになってきた
。このような傾向は、Ｄ　Ｍ　ＯＳ構造を有するユニポ
ーラ電力用ＭＯＳＦＥＴによって始まったものである。
これらのＭＯＳ制御式部品の利点は、主として、ゲート
電極の入力インピーダンスが高いことに基づいている。
これにより、比較的低い消費電力で部品をトリガするこ
とができる。
然し乍ら、ＤＭＯ８ＦＥＴには、重大な欠点がある。即
ち、ユニポーラ特性での導通であるために、これら部品
では高いオン状態抵抗において高いブレークダウン電圧
を印加しなければならず、最大電流レベルが制限される
。
この問題に対しては、Ｉ　Ｇ　Ｂ　”「（Ｉｎｓｕｌａ
ＬｅｄＧａｔｅ旦１ｐｏｌａｒ　Ｔｒａｎｓｉｓｔ、ｏ
ｒ）による解決策が最近提供されている（この点につい
ては、１９８４年発行のＩＥＥＥ　Ｔｒａｎｓ、　Ｅｌ
ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ−３１の第８２
１−８２８頁に掲載されたＢ、Ｊ、バリガ氏等の論文を
参照されたい）。
ＩＧＢＴは、ＤＭＯＳＦＥＴにはゾ類似したカソード構
造を有している。簡単にいうと、これは、ＤＭＯＳＦＥ
Ｔ及びバイポーラトランジスタより成るカスケード回路
と考えることができる。
高抵抗のｎ型のベース層におけるバイポーラ電流伝達特
性により、この領域は導電率を調整することができ、こ
れにより、高い逆電圧のか）る部品の場合でもオン状態
抵抗として低い値を得ることができる。
現在では、更に、最も高い電力クラスの部品、即ち、サ
イリスタの場合でも、ＭＯＳゲートにより電力用半導体
部品を制御するという前記の概念を達成することが提案
されている（この点については、Ｖ、Ａ、に、テンプル
氏の前記論文を参照されたい）。
複数の並列接続されたユニットセルが互いに隣接配置さ
れたこのようなＭＯＳ制御サイリスタ、即ちＭ　ＣＴ　
（ＭＯＳＣｏｎｔｒｏｌｌｅｄ　Ｔｈｙｒｉｓｔｏｒ）
においては、スイッチ可能なエミッタ短絡回路によって
エミッタをｐ型ベースに短絡することによってスイッチ
オフが達成される。この目的のために、エミッタと一体
化されそしてｎ又はｐチャンネルＭＯＳＦＥＴとして本
来任意に構成することのできるＭＯＳ　Ｆ　ＥＴがスイ
ッチとして使用される。
簡単な回路技術という点に鑑み、ＭＯＳゲートを用いて
サイリスタをスイッチオフするだけでなく、スイッチオ
ンもすることが本来的に所望される。これは、もしでき
るならば、単一のゲート電極で達成しなければならない
。
このような条件を満たす構造体は、Ｖ、Ａ。
Ｋ、テンプル氏の論文（その第５図）に既に提案されて
いる。これは、スイッチオン／スイッチオフの複合セル
であり、元のＭＣＴユニットセルの内部に更に別のＤＭ
ＯＳ構造体が使用され、基体表面までプルアップされた
ｎ型ベース層のチャンネルを経てｎ型ベース層に電子が
注入される。
発明が解決しようとする課題 然し乍ら、これらの公知のスイッチオン／スイッチオフ
セルは、２つの問題を提起する。
即ち、スイッチオンするために用いられるｒ〕ＭＯＳ　
Ｆ　ＥＴのチャンネルは、表面まで引っ張られたｎ型ベ
ース層によって形成される。典型的なサイリスタの場合
、ｎ型ベース層の深さは、少なくとも２０マイクロメー
タの範囲で変化する。それ故、この寸法は、ＤＭＯＳＦ
ＥＴのチャンネル長さにはゾ対応する。従って、これは
、約１マイクロメータであるＩＧＢＴの典型的なチャン
ネル長さよりも著しく大きなものである。この大きなチ
ャンネル長さにより、ｎ型ベース層に注入される電子が
少数となり、スイッチオン中のプラズマの効率的な発生
を防ぎ、スイッチオン時間を長くする。
一方、複合スイッチオン／スイッチオフセルを用いると
、せいぜいスイッチオフ素子と同程度のスイッチオン素
子が部品内に存在するだけとなる。それ故、部品に課せ
られた要求に対しこれら素子の数及び分布を互いに独立
して最適化することはできない。
そこで、本発明の１つの目的は、スイッチオフ機構を有
する電力用半導体部品であって、スイッチング特性を著
しく改善すると同時に、より簡単に最適化することので
きる新規な部品を提供することである。
課厘を解決するための手段 この目的は、前記で述べた形式の部品であって、上記更
に別の手段は、上記ＭＣＴユニットセル間に配置されて
これらセルと並列に接続された更に別のユニットセルを
備え、そしてこれら更に別のユニットセルの各々は、絶
縁ゲートを含むバイポーラトランジスタ（ＩＧＢＴ）の
構造を有していることを特徴とする電力用半導体部品に
おいて達成される。
それ故、本発明の要旨は、前記の複合スイッチオン／ス
イッチオフセルに代わって、並列接＋、りされた２つの
別々のＭＣＴ及びＩ　Ｇ　Ｂ　Ｔユニットセルを用いる
ことである。
このように、スイッチオンの役割を果たすＩＧＢＴユニ
ットセルは、そのチャンネル長さに対して最適に設計す
ることができる。更に、ＩＧＢＴユニットセルは、スイ
ッチオン状態においてオン状態電流の若干を引き継ぐと
共に、ＭＣＴユニットセルのスイッチオフ機能をサポー
トすることができる。最後に、ＭＣＴユニットよりも多
数のＩＧＢＴユニットを設けて、部品内に電流フィラメ
ントが形成されるのを防ぐことができる。
それ故、本発明の好ましい実施例においては、各ＭＣＴ
ユニットセルは、アノードとカソードとの間に、ｐ＋ド
ープのｐ型エミッタ層と、ｎドープのｎ型ベース層と、
ｎドープのｎ型ベース層と、ｎドープのチャンネル領域
が横方向に隣接したｎ＋ドープのｎ型エミッタ領域と、
埋設されたｐ＋ドープのソース領域とで構成された一連
の層を備えており、上記ＭＣＴユニットセルにおいて、
上記ソース領域、チャンネル領域及びｎ型ベース層は、
半導体基体のカソード側の面において互いに隣に現われ
、そして各々の場合に、その上に配置される絶縁ゲート
電極とでｐチャンネルＭＯＳＦＥＴを形成し、各ＩＧＢ
Ｔユニットセルは、アノードとカソードとの間に、ｐ＋
ドープのｐ型エミッタ層と、ｎドープのｎ型ベース層と
、ｎドープのチャンネル領域が横方向に隣接したｐ＋ド
ープのｐ十型領域と、埋設されたｎ＋ドープのソース領
域とで構成された一連の層を備えており、上記ＩＧＢＴ
ユニットセルにおいて、ソース領域、チャンネル領域及
びｎ型ベース層は、半導体基体のカソード側の而におい
て互いに隣に現われ、そして各々の場合に、その上に配
置される絶縁ゲート電極とでｎチャンネルＭＯＳ　Ｆ　
ＥＴを形成し、両方の基本的なセルのｐ型エミッタ層及
びｎ型ベース層は、各々の場合に、半導体基体上に各々
横方向に延びる共通のｐ型エミッタ帰又はｎ型ベース層
の一部分である。
然し乍ら、同様に、ｎチャンネルＭＯＳＦＥＴ′ＩＪ（
ＭＣＴユニットセルに用いられそしてｐチャンネルＭＯ
ＳＦＥＴがＩＧＢＴユニットセルに用いられる相補的な
部品も実現することができる。
更に別の実施例は請求項２以降から明らかであろう。
本発明及びそれに付随する多数の効果は、添付図面を参
照した以下の詳細な説明より容易に理解されよう。
実施例 添付図面は、全体にわたって同じ又は対応する部分が同
じ参照番号で示されており、特に、第１図は、前記出版
物の第３ｂ図から知られているＭＯＳ制御サイリスタの
ＭＣＴユニットセルの断面図である。
このユニットセルにおいては、複数の色々にドープされ
た層が半導体基体１４においてアノードＡとカソードに
との間にある層シーケンスで配置されている。この層シ
ーケンスは、ｐ＋ドープのｐ型エミッタ層９と、ｎ−ド
ープのｎ型ベース層８と、ｎドープのｎ型ベース層７と
、ｎドープのチャンネル領域５が横方向に隣接したｎ＋
ドープのｎ型エミッタ領域６と、埋設されたｐ＋ドープ
のソース領域４と゛で構成される。
ｎ型のエミッタ領域６は、半導体基体１４のカソード側
の面において埋設ソース領域４間に現われ、この点にお
いて該領域への接触は、金属化の形態のカソード接触部
ｌによって行なわれる。
ｐ型エミッタ層９．ｎ型ベース層８、ｎ型ベース層７及
びｎ型エミッタ領域６は、この領域において通常のｐｎ
ｐｎサイリスタ構造体を形成する。
このサイリスタのスイッチオフ動作は、カソード側にあ
るＭＯＳ制御の短絡回路をスイッチオンすることによっ
て行なわれ、この短絡回路は、ｎ型ベース層７をカソー
ド接触部１に短絡する。
このために、ソース領域４、チャンネル領域５及びｎ型
ベース層７は、カソード側の基体表面において互いに隣
合って現われ、そして各々の場合にその点にｐチャンネ
ル領域　Ｓ　Ｆ　ＥＴを形成し、これは、その上に配置
されてゲート絶縁材２によって絶縁された絶縁ゲート電
ｗ！３によって制御される。
サイリスタがスイッチオンになった場合には、ｐ型エミ
ッタ届９からｎ型ベース層へ注入されるホール（第１図
に丸で示す）がｎ型エミッタ領域６を経てカソードにへ
引き込まれる。
ゲート電極３が充分に負にバイアスされると、基体表面
の下のチャンネル領域５にｐ型の導通逆転チャンネルが
形成され、該チャンネルは、導電率が高いことにより、
ホール電流の大部分を引継ぎ、従って、サイリスタ領域
の電流を保持電流のレベルより下げ、ひいては、サイリ
スタをスイッチオフにする。
第１図に示された構造体は、サイリスタのスイッチオフ
機構のみに関連したものである。従って、スイッチオン
するためには、更に別の手段を設けなければならない。
Ｖ、Ａ、に、テンプル氏の前記論文からも知られている
１つの手段について第２図を参照して以下に説明する。
第２図においては、第１図に示されたユニットセルが、
スイッチオフ機能に加えてスイッチオン機能を行なうよ
うに拡張されており、即ち、複合スイッチオン／スイッ
チオフセルを構成する。
ゲート電極３より下のｐ型ベース領域７及びｎ型ベース
層８がカソード側の基体表面まで引っ張り上げられてい
るという点でスイッチオンの追加機能が実現される。又
、ｎ型ベース層７の表面付近の領域は、チャンネル領域
を形成し、各々の場合に、隣接するチャンネル領域５及
びｎ型ベース層８と共にｎチャンネルＭＯＳＦＥＴを形
成する。
ゲート？ｔｔ極が充分正にバイアスされると、これら第
２Ｍ０３ＦＥＴのｎチャンネルが導通状態になる。従っ
て、電子がｎ型ベース層８に入り、次いで、ｐ型エミッ
タ層９からのホールの注入を引き起こす。チャンネル領
域５における第１Ｍ０３ＦＥＴのｐチャンネルは、この
ゲートバイアスでは非導通である。それ故、短絡回路が
スイッチオフとなり、従って、サイリスタは、トリガの
ための最大スタンバイ状態にあり、その結果、開始され
たプラズマが妨げを受けずに分散することができ、サイ
リスタをオン状態にセットする。
この説明から明らかなように、トリガプロセスは、電子
がｎ型ベース層８に入るところのｎチャンネルの特性に
厳密に基づくものである。従って、良好なトリガ動作を
得るためには、ｎチャンネルの抵抗をできるだけ低くし
なければならず、即ち、所与の導電率に対して長さをで
きるだけ短くしなければならない。
然し乍ら、この条件は、第２図に示されたｌ’ｌ’＆造
では不完全に満たされるに過ぎない。というのは、ｎチ
ャンネルの長さを独立して最適化することができず、ｎ
型ベース層８の比較的大きな深さによって厳密に決定さ
れるからである。
それ故、本発明によれば、全く異なった経路が得られ、
即ち、スイッチオン／スイッチオフ機能はもはや複合ユ
ニットセルによって実行されず、Ｂ、Ｊ、バリガ氏等の
論文から知られているＩＧＢＴ構造を有する別のユニッ
トセルが第１図においてＭＣＴユニットセルと並列に接
続される。
第３図に示された構造体の左側の部分は、第１図から明
らかなＭＯＳ制御短絡回路を有するＭＣＴユニットセル
を形成する。このＭＣＴユニットセルは、本質的にスイ
ッチオフプロセスを果たす。
この構造体の右側の部分は、それ自体既に知られている
ＩＧＢＴユニットセルを形成する。ｐ型エミッタ層９及
びｎ型ベース層８は、連続的な層と同時に構成される。
ｐ型のベース層７は、ＭＣＴユニットセルの外部で表面
へと引っ張られ、これは、マスクをしてインプランテー
ションを行なった後に拡散を行なうだけで達成すること
ができる。
ｐ型エミッタ層９及びｎ型ベース層８に加えて、ＩＧＢ
Ｔユニットセルは、ｐドープのチャンネル領域１２が横
方向に隣接したｐ十型領域１３と、埋設したｎ＋ドープ
のソース領域１１とを備えており、このソース領域は、
チャンネル領域１２及びｎ型ベース層８と共に各々の場
合にｎチャンネルＭＯＳＦＥＴを形成する。
サイリスタのスイッチオン動作は、Ｉ　Ｇ　ｒ３　’Ｖ
ユニットセルによって確保される。この場合に、ゲート
電極３はその全てが同じ電位にあるのが好ましく、これ
により、隣接するＭＣＴ及びＩＧＩ”３Ｔユニツトセル
は、同じゲート電極（第３図に示す）で均一にトリガさ
れる。
ＩＧＢＴユニットセルの機能は、次の通りである。Ｉ　
ＧＢＴ構遺体は、ｎチャンネル型の部品である。それ故
、当該ゲート電極３が充分に正にバイアスされたときに
は、ｎチャンネルが導通し、原理的には、第２図の構造
体のトリガプロセスについて述べたものと同じ状態が生
じる。
負のゲートバイアスでスイッチオフする場合には、ＭＣ
Ｔユニットセルの短絡回路が既知のやり方でスイッチオ
ンしそしてＩＧＢＴユニットセルのｎチャンネルが阻止
され、その結果、電流が確実に保持電流より低くなる。
第２図の構成体に勝る第３図の＋か成体の利点は、次の
ような点から得られる。即ち、第２図の基本的な構造体
は、ｎ型ベース層７に局部的に埋設されるｎ型エミッタ
領域６を儂えている。ｎ型エミッタ領域６は、更に、ソ
ース領域４と、短絡回路をスイッチングするためのｐチ
ャンネル間Ｏ３ＦＥＴのチャンネルを表わすチャンネル
領域５とを備えている。
チャンネル領域５に続いて、サイリスタをトリガするｎ
チャンネル長ＯＳ　Ｆ　ＥＴのためのソース領域がある
。チャンネルは、この場合、表面まで引っ張られたｎ型
ベース層７によって形成される。前記したように、この
構造体は、第３図によるＭＣＴユニットセル及びＩ　Ｇ
ＢＴユニットセルの複合体と同様に機能する。
典型的なサイリスタの場合に、ｎ型ベース層７の深さは
、少なくとも２０マイクロメータの領域になければなら
ない。この寸法は、ｎチャンネルＭＯＳＦＥＴのチャン
ネル長さにはＳ゛対応ることが明らかであろう。
それ故、チャンネル長さは、約１マイクロメータである
ＩＧＢＴの典型的なチャンネル長さよりも実質的に大き
い。この点については、この条件により、ＩＧＢＴが第
２図の１１り遺体よりも多数の電子をベースに注入する
。これにより得られる重要な結１冒よ、プラズマが実質
的により効率的に確立されることである。ＩＧＢＴのス
イッチオン時間は短いことが知られているので、部品全
体を確実にトリガするに充分なプラズマが短い時間の後
に得られる。
ここに提案するＭＣＴ−ＩＧＢＴの組合せは、２つの部
品を並列接続したものである。従って、ＩＧＢＴユニッ
トセルは、オン状態電流の一部分を受は持つ。
更に重要なことは、Ｉ　ＧＢＴがスイッチオフ中に実質
的に能動的な役割を果たせることである。
これは、ｎ型ベース層８がらホールを引き出し、従って
、ＭＣＴのスイッチオフプロセスを支援する。
又、ＭＣＴに生じる問題、即ち、スイッチオフ中に電流
フィラメントが生じる問題を解決するためにもこの条件
を使用することができる。本発明による部品では、ＭＣ
Ｔ及びＩＧＢＴユニットセルを互いに独立して異なった
個数及び分布で設けることができるので、２：１よりも
大きな比で、好ましくは約３：１の比でＩＧＢＴ及びＭ
ＣＴユニットセルを組み込むことが可能であり且つ効果
的である。
ＩＧＢＴユニットセルの数が大きいので、このような混
合部品は、フィラメントの形成がない（ＩＧＢＴでは生
じない）が、一方、ＭＣＴユニットセルにより純粋なＩ
ＧＢＴよりも実質的に低いオン状態抵抗をもっことにな
る。
更に、二のような部品は、第３図とは相補的な構造で、
ｎチャンネルＭＣＴ及びｐチャンネルＩＧＢＴの組合せ
として借成できることも指摘しておく。
上記の技術に鑑み、本発明において種々の変更や修正が
なされ得ることが明らかであろう。それ故、本発明は、
特許請求の範囲内において、」ユ記とは別のやり方で実
施できることを理解されたい。
【図面の簡単な説明】
第１図は、公知技術によるＭＯＳ制御式サイリスタのＭ
ＣＴユニットセルを示す図、第２図は、公知技術による
ＭＯＳ制御式サイリスタの複合スイッチオン／スイッチ
オフセルを示す図、そして 第３図は、本発明による隣接配置のＭ　ＣＴ及びＩＧＢ
Ｔユニットセルの実施例を示す図である。 １・・・カソード接触部 ２・・・ゲート絶縁材 ３・・・ゲート電極 ４　・　・ ５　・　・ ６　・　・ ７　・　・ ８　・　・ ９　・　・ １０　・ １１　・ ｌ　２　・ １３　・ １４　・ Ａ　・　・ Ｋ　・　・ ・埋設したｐ＋ドープのソース領域 ・ｎドープの隣接領域 ・ｎ＋ドープのｎ型エミッタ領域 ・ｎドープのｎ型ベース層 ・ｎ−ドープのｎ型ベース層 ・ｐ＋ドープのｐ型エミッタ層 ・・アノード接触部 ・・埋設したｎ＋ドープのソース領域 ・・ｎドープのチャンネル領域 ・・ｐ十型の領域 ・・半導体基体 ・アノード ・カソード Ｆ　Ｉ　Ｇ、１ ＦＩＧ、２ ＦＩＧ、３

Claims (7)

    【特許請求の範囲】
  1. （１）スイッチオフ機構を有する電力用半導体部品であ
    って、 ａ）複数のユニットセルが互いに隣接配置されそして半
    導体基体（１４）においてアノード（Ａ）とカソード（
    Ｋ）との間に並列に接続されており、ｂ）上記ユニット
    セル各々は、電界効果制御式の短絡回路によってスイッ
    チオフすることのできるＭＯＳ制御サイリスタ（ＭＣＴ
    ＝￥Ｍ￥ＯＳ￥Ｃ￥ｏｎｔｒｏｌｌｅｄ￥Ｔ￥ｈｙｒｉ
    ｓｔｏｒ）として構成され、そしてｃ）上記部品の電界
    効果制御式のスイッチオンを確保する更に別の手段が設
    けられているような電力用半導体部品において、 ｄ）上記更に別の手段は、上記ＭＣＴユニットセル間に
    配置されてこれらセルと並列に接続された更に別のユニ
    ットセルを備え、そして ｅ）これら更に別のユニットセルの各々は、絶縁ゲート
    を含むバイポーラトランジスタ（ＩＧＢＴ＝￥Ｉ￥ｎｓ
    ｕｌａｔｅｄ￥Ｇ￥ａｔｅ￥Ｂ￥ｉｐｏｌａｒ￥Ｔ￥ｒ
    ａｎｓｉｓｔｏｒ）の構造を有していることを特徴とす
    る電力用半導体部品。
  2. （２）ａ）各ＭＣＴユニットセルは、アノード（Ａ）と
    カソード（Ｋ）との間に、ｐ＋ドープのｐ型エミッタ層
    と、ｎドープのｎ型ベース層と、ｐドープのｐ型ベース
    層（７）と、ｎドープのチャンネル領域（５）が横方向
    に隣接したｎ＋ドープのｎ型エミッタ領域（６）と、埋
    設されたｐ＋ドープのソース領域（４）とで構成された
    一連の層を備えており、ｂ）上記ＭＣＴユニットセルに
    おいて、上記ソース領域（４）、チャンネル領域（５）
    及びｐ型ベース層（７）は、半導体基体（１４）のカソ
    ード側の面において互いに隣に現われ、そして各々の場
    合に、その上に配置される絶縁ゲート電極（３）とでｐ
    チャンネルＭＯＳＦＥＴを形成し、 ｃ）各ＩＧＢＴユニットセルは、アノード （Ａ）とカソード（Ｋ）との間に、ｐ＋ドープのｐ型エ
    ミッタ層と、ｎドープのｎ型ベース層と、ｐドープのチ
    ャンネル領域（１２）が横方向に隣接したｐ＋ドープの
    ｐ＋型領域（１３）と、埋設されたｎ＋ドープのソース
    領域（１１）とで構成された一連の層を備えており、 ｄ）上記ＩＧＢＴユニットセルにおいて、ソース領域（
    １１）、チャンネル領域（１２）及びｎ型ベース層は、
    半導体基体（１４）のカソード側の面において互いに隣
    に現われ、そして各々の場合に、その上に配置される絶
    縁ゲート電極（３）とでｎチャンネルＭＯＳＦＥＴを形
    成し、 ｅ）両方の基本的なセルのｐ型エミッタ層及びｎ型ベー
    ス層は、各々の場合に、半導体基体（１４）上に各々横
    方向に延びる共通のｐ型エミッタ層（９）又はｎ型ベー
    ス層（８）の一部分である請求項１に記載の電力用半導
    体部品。
  3. （３）全てのユニットセルの上記一連の層をそれらの相
    補的な一連の層と交換した請求項２に記載の電力用半導
    体部品。
  4. （４）全てのユニットセルのゲート電極（３）は、同じ
    電位にある請求項２及び３の一方に記載の電力用半導体
    部品。
  5. （５）部品当たりのＭＣＴユニットセル及びＩＧＢＴユ
    ニットセルの個数は異なる請求項１に記載の電力用半導
    体部品。
  6. （６）ＩＧＢＴユニットセルの個数とＭＣＴユニットセ
    ルの個数との比は、２：１よりも大きい請求項５に記載
    の電力用半導体部品。
  7. （７）上記比は約３：１である請求項６に記載の電力用
    半導体部品。
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