CN103972086A - 一种mos栅控晶闸管的制造方法 - Google Patents
一种mos栅控晶闸管的制造方法 Download PDFInfo
- Publication number
- CN103972086A CN103972086A CN201410226744.5A CN201410226744A CN103972086A CN 103972086 A CN103972086 A CN 103972086A CN 201410226744 A CN201410226744 A CN 201410226744A CN 103972086 A CN103972086 A CN 103972086A
- Authority
- CN
- China
- Prior art keywords
- doped layer
- type doped
- type
- gate control
- control thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title abstract description 6
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 230000012010 growth Effects 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 238000002513 implantation Methods 0.000 claims description 27
- 238000000137 annealing Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 abstract description 5
- 230000008021 deposition Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000008094 contradictory effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- NOWRLNPOENZFHP-ARHDFHRDSA-N 1-[(1S,2S,4S,5R)-4-hydroxy-5-(hydroxymethyl)bicyclo[3.1.0]hexan-2-yl]thymine Chemical compound O=C1NC(=O)C(C)=CN1[C@@H]1[C@H]2C[C@@]2(CO)[C@@H](O)C1 NOWRLNPOENZFHP-ARHDFHRDSA-N 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
本发明涉及半导体技术，具体的说是涉及一种MOS栅控晶闸管的制造方法。本发明的方法的主要步骤为：制备衬底；进行正面P型杂质离子注入，在N型漂移区上层形成P型掺杂层，所述P型掺杂层的浓度为不均匀的；在N型漂移区上层进行栅氧热生长，栅氧层上进行多晶硅栅淀积；进行正面N型杂质离子注入，在P型掺杂层上层形成N型掺杂层，所述N型掺杂层的浓度为不均匀的；在N型掺杂层上层制作P+阴极接触区；在P型衬底背面制作阳极区。本发明的有益效果为，在不损害器件耐压及正向导通能力情况下，能提高器件的dV/dt抗性能力，并且本发明的实现方式能与现有工艺相兼容。本发明尤其适用于MOS栅控晶闸管的制造。
Description
技术领域
本发明涉及半导体技术，具体的说是涉及一种MOS栅控晶闸管的制造方法。
背景技术
MCT全名为MOS控制晶闸管，是V.A.K.Temple在1982年提出的结构，其同时具备了MOSFET驱动简单与晶闸管电流导通能力强的优点。基本上来说MCT是一个带有两个固有MOSFET的晶闸管。一个MOSFET负责器件开启，另一个负责关断。根据开启沟道的种类可以将MCT分为N-MCT与P-MCT，他们都具有极低的导通损耗与大电流容量，而N-MCT相比P-MCT具有更好的动态特性。在早期的应用中，研究者将其应用在功率整流相关领域，但是其三个主要缺点限制了其作为功率开关整流的应用，一是无电流饱和能力，二是关断能力较弱，三是正向耐压时，需在栅极加负压。
由于MCT缺乏电流饱和能力，研究者开始将MCT应用在脉冲功率领域，其di/dt性能、脉冲幅度等指标优越。在电容性脉冲功率源应用中，MCT在电源向电容两端充电时要承受电容两端的高电压，为了提高充电速度，电压上升率dV/dt一般较高，更高的dV/dt也就意味着更快的充电速度。对于MOS控制双极型开关器件，普遍存在一种由于两端电压迅速上升而产生较大的寄生电容充放电位移电流现象，此位移电流能导致器件误开启的可能，导致MCT开关无法达到所需的电位，使电容在充电完成之前提前放电。器件所能承受的dV/dt值越高，代表该器件具有更强的dV/dt抗性，应用在脉冲放电领域中可以实现更短充电时间与稳定性，实现更高的脉冲重复频率，低的dV/dt抗性能力意味着在高dV/dt情形下，器件由于两端电压迅速上升而导致误开启的可能性增大，尤其当MCT应用在脉冲放电中，特别是重复性脉冲快速操作中，器件会面临正向电压的快速上升，即高dV/dt值，器件的误开启可能性很大。一种常规N-MCT制造方法如图1所示，其结构如图2所示。包括以下步骤：衬底2的制备，P阱3一次离子注入退火，栅氧6热生长、多晶硅栅7淀积，N阱4一次离子注入退火，P+阴极接触区5一次离子注入退火，翻转硅片到背面进行阳极区1一次离子注入退火。然而此制造方法存在着这样的问题：P阱3一次离子注入退火过程中若注入剂量过低容易造成dV/dt抗性能力不足，过高时则会使得正向耐压时发生雪崩击穿，即器件耐压与dV/dt抗性能力存在着矛盾关系。N阱4一次离子注入退火过程中若注入剂量过低会造成电流导通能力的下降，造成脉冲放电时的di/dt降低，过高则会造成dV/dt抗性能力不足，即器件电流导通能力与dV/dt 抗性能力存在着矛盾关系。
发明内容
本发明所要解决的，就是针对传统MCT制造方法中存在耐压及正向导通能力与dV/dt抗性能力存在的矛盾关系，在传统工艺的基础上，提出了解决该矛盾的具有高dV/dt抗性的MCT制造方法。
本发明解决上述技术问题所采用的技术方案是：一种MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
a.制备衬底，具体为在P型衬底上层外延生长N型漂移区；
b.进行正面P型杂质离子注入，在N型漂移区上层形成P型掺杂层，所述P型掺杂层的浓度为不均匀的，具体为靠近MOS栅控晶闸管器件的栅极沟道区一侧的浓度低于另一侧的浓度；
c.在N型漂移区上层进行栅氧热生长，栅氧层上进行多晶硅栅淀积；
d.进行正面N型杂质离子注入，在P型掺杂层上层形成N型掺杂层，所述N型掺杂层的浓度为不均匀的，具体为靠近MOS栅控晶闸管器件的栅极沟道区一侧的浓度低于另一侧的浓度；
e.在N型掺杂层上层制作P+阴极接触区；
f.在P型衬底背面制作阳极区。
本发明的总的技术方案，是在正面P型杂质离子注入退火时，制造一层横向变掺杂层的P型掺杂层，使得在P阱3中，靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的dV/dt抗性能力，靠近栅沟道处一端的掺杂浓度相对较低保证正向耐压时不发生雪崩击穿。正面N型杂质离子注入退火时，制造一层横向变掺杂层的N型掺杂层，使得在N阱4中，靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的正向电流导通能力，靠近栅沟道处掺杂浓度相对较低，保证器件的dV/dt抗性能力。从而解决传统MCT中耐压及正向导通能力与dV/dt抗性能力的矛盾关系
具体的，步骤b中所述在N型漂移区上层形成P型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的P型掺杂层，所述明暗 相间的掩膜板为靠近MOS栅控晶闸管器件的栅极沟道区一侧的透明区少于另一侧的透明区。
具体的，步骤b中所述在N型漂移区上层形成P型掺杂层的具体方法为：
采用多张掩膜板多次离子注入退火形成浓度不均匀的P型掺杂层。
具体的，所述P型掺杂层在注入窗口内表面掺杂浓度可优选从4×1017cm-3变化到1.5×1017cm-3。
具体的，步骤d中所述在P型掺杂层形成N型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的N型掺杂层，所述明暗相间的掩膜板为靠近MOS栅控晶闸管器件的栅极沟道区一侧的透明区少于另一侧的透明区。
具体的，步骤d中所述在P型掺杂层形成N型掺杂层的具体方法为：
采用多张掩膜板多次离子注入退火形成浓度不均匀的N型掺杂层。
具体的，所述N型掺杂层在注入窗口内表面掺杂浓度可优选从1×1019cm-3变化到1.5×1018cm-3。
本发明的有益效果为，在不损害器件耐压及正向导通能力情况下，能提高器件的dV/dt抗性能力，并且本发明的实现方式能与现有工艺相兼容。
附图说明
图1是常规MCT制造方法流程图；
图2是MCT结构剖面示意图；
图3为本发明提供的一种具有高dV/dt抗性的MCT制造方法流程图；
图4为横向变掺杂的P阱3形成过程示意图；
图5为横向变掺杂的N阱4形成过程示意图；
图6为本发明具有高dV/dt抗性的MCT与常规MCT表面掺杂浓度对比图；
图7为测量脉冲放电参数的电路图；
图8为本发明具有高dV/dt抗性的MCT与常规MCT在dV/dt值为75kV/μs与90kV/μs时的阳极电压变化曲线；
图9为本发明具有高dV/dt抗性的MCT与常规MCT在dV/dt值为75kV/μs与90kV/μs时的阳极电流变化曲线；
图10是dV/dt抗性与栅电压之间的关系示意图；
图11是不同电容值下两种MCT的di/dt特性对比图。
具体实施方式
下面结合附图，详细描述本发明的技术方案
本发明提出了一种具有高dV/dt抗性的MCT制造方法，能解决传统MCT制造方法中耐压及正向导通能力与dV/dt抗性能力的矛盾关系。主要方法为：在正面P型杂质离子注入退火制备P阱3时，利用一张明暗相间的掩膜板一次离子注入或多张掩膜板多次离子注入，制造一层横向变掺杂层的P型掺杂层，使得在靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的dV/dt抗性能力，靠近栅沟道处一端的掺杂浓度相对较低保证正向耐压时不发生雪崩击穿。在正面N型杂质离子注入退火制备N阱4时，利用一张明暗相间的掩膜板一次离子注入或多张掩膜板多次离子注入制造一层横向变掺杂层的N型掺杂层，使得靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的正向电流导通能力，靠近栅沟道处N阱掺杂浓度相对较低，保证器件的dV/dt抗性能力。
如图3所示，本发明的主要制造流程包括：
a.制备衬底，具体为在P型衬底上层外延生长N型漂移区；
b.进行正面P型杂质离子注入，在N型漂移区上层形成P型掺杂层，所述P型掺杂层的浓度为不均匀的，具体为靠近MOS栅控晶闸管器件的栅极沟道区一侧的浓度低于另一侧的浓度；
c.在N型漂移区上层进行栅氧热生长，栅氧层上进行多晶硅栅淀积；
d.进行正面N型杂质离子注入，在P型掺杂层上层形成N型掺杂层，所述N型掺杂层的浓度为不均匀的，具体为靠近MOS栅控晶闸管器件的栅极沟道区一侧的浓度低于另一侧的浓度；
e.在N型掺杂层上层制作P+阴极接触区；
d.在P型衬底背面制作阳极区。
如图4所示，步骤b中所述在N型漂移区上层形成P型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的P型掺杂层，所述明暗相间的掩膜板为靠近MOS栅控晶闸管器件的栅极沟道区一侧的透明区少于另一侧的透明区。
如图5所示，步骤d中所述在P型掺杂层形成N型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的N型掺杂层，所述明暗相间的掩膜板为靠近MOS栅控晶闸管器件的栅极沟道区一侧的透明区少于另一侧的透明区。
在实施过程中，可根据实际情况，在基本结构不变的前提下，进行一系列的变通互换。例如，采用外延制造工艺，自对准工艺，正面、背面交叉进行制造步骤。
借助MEDICI与tsuprem4仿真软件，对比了本发明的高dV/dt抗性的MCT与常规MCT各参数性能，进一步说明本发明优势，两种器件正向耐压都为1400V。图6给出了两种MCT器件的表面浓度分布，可以看到，本发明的高dV/dt抗性的MCT在靠近源端处P型杂质表面浓度相比常规MCT更高，而在栅端关断沟道处N型杂质表面浓度相比常规MCT更低。图7给出了用于测量脉冲放电参数的电路图，在此电路基础上，对比了两种器件的dV/dt与di/dt能力。图8与图9给出了在栅压为-15V时的仿真结果，图8中的电压曲线说明了本发明的高dV/dt抗性的MCT可以在dV/dt值为75kV/μs时仅需0.06μs就可以达到1000V的耐压，而此时常规MCT的电压则会在经历一个500V左右的峰值后迅速下降至零。当dV/dt值为90kV/μs时，器件两端电压上升更快，本发明的高dV/dt抗性的MCT达到最终耐压的时间也会降低，而常规MCT会在更早的时刻发生误触发开启。图9给出了电流随时间变化的曲线。本发明的高dV/dt抗性MCT能够更快的将充电过程中产生的位移电流引入阴极，因此电流在经历一个脉冲后逐渐下降为零，器件进入阻断状态。常规MCT由于此时无法保持关断，电流迅速上升，发生不可控的误触发，电流达到300A左右，而本发明的高dV/dt抗性MCT仅表现出小于50mA的峰值电流。以上这些结果表明了本发明的高dV/dt抗性MCT可以在更高的dV/dt值下仍保持关断，具有更高的dV/dt抗性。
进一步对不同栅压VG下，本发明的高dV/dt抗性的MCT与常规MCT的dV/dt抗性进行比对，结果如图10所示。从图中明显地可以看出，本发明的高dV/dt抗性的MCT在栅压小于-5V后即可以出现dV/dt抗性，常规MCT需要在栅压小于-13V后才可出现dV/dt抗性。这就表明了本发明的高dV/dt抗性的MCT相比常规MCT而言dV/dt抗性改善了近8V。为了进一步说明本发明在改善dV/dt能力的同时，没有牺牲正向导电能力，对比了能体现脉冲功 率应用中正向导电能力的di/dt值大小。如图11所示，对于从0.2μF到20μF的多个不同电容值，可以看出本发明高dV/dt抗性的MCT与常规MCT的di/dt能力基本保持一致。
综上，本发明的有益成果主要包括：
在正面P杂质离子注入退火制备P阱3时，利用一张明暗相间的掩膜板一次离子注入或多张掩膜板多次离子注入，制造一层横向变掺杂层的P型掺杂层，使得在靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的dV/dt抗性能力，靠近栅沟道处一端的掺杂浓度相对较低保证正向耐压时不发生雪崩击穿。在正面N型杂质离子注入退火制备N阱4时，利用一张明暗相间的掩膜板一次离子注入或多张掩膜板多次离子注入制造一层横向变掺杂层的N型掺杂层，使得在靠近源极欧姆接触处一端掺杂浓度相对较高，保证器件的正向电流导通能力，靠近栅沟道处掺杂浓度相对较低，保证器件的dV/dt抗性能力。从而解决传统MCT制造方法中存在的耐压及正向导通能力与dV/dt抗性能力存在的矛盾关系，且能与现有工艺相兼容。
在具体实施的过程中，在保证基本结构不变的前提下，可依据实际工艺过程，进行一系列的制造步骤变通互换。当所述半导体衬底为P型，且各步骤中掺杂类型P型与N型互换时，所述MOS栅控晶闸管为P沟道MOS栅控晶闸管器件。半导体衬底除了硅外，还可采用碳化硅、砷化镓、氮化镓或者锗硅复合材料。
Claims (5)
1.一种MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
a.制备衬底，具体为在P型衬底上层外延生长N型漂移区；
b.进行正面P型杂质离子注入，在N型漂移区上层形成P型掺杂层，所述P型掺杂层的浓度为不均匀的，具体为P型掺杂层靠近MOS栅控晶闸管栅极沟道区一侧的浓度低于另一侧的浓度；
c.在N型漂移区上层进行栅氧热生长，栅氧层上进行多晶硅栅淀积；
d.进行正面N型杂质离子注入，在P型掺杂层上层形成N型掺杂层，所述N型掺杂层的浓度为不均匀的，具体为N型掺杂层靠近MOS栅控晶闸管栅极沟道区一侧的浓度低于另一侧的浓度；
e.在N型掺杂层上层制作P+阴极接触区；
f.在P型衬底背面制作阳极区。
2.根据权利要求1所述的一种MOS栅控晶闸管的制造方法，其特征在于，步骤b中所述在N型漂移区上层形成P型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的P型掺杂层，所述明暗相间的掩膜板为靠近MOS栅控晶闸管栅极沟道区一侧的透明区少于另一侧的透明区。
3.根据权利要求1所述的一种MOS栅控晶闸管的制造方法，其特征在于，步骤b中所述在N型漂移区上层形成P型掺杂层的具体方法为：
采用多张掩膜板多次离子注入退火形成浓度不均匀的P型掺杂层。
4.根据权利要求1所述的一种MOS栅控晶闸管的制造方法，其特征在于，步骤d中所述在P型掺杂层形成N型掺杂层的具体方法为：
采用明暗相间的掩膜板进行离子注入退火工艺形成浓度不均匀的N型掺杂层，所述明暗相间的掩膜板为靠近MOS栅控晶闸管栅极沟道区一侧的透明区少于另一侧的透明区。
5.根据权利要求1所述的一种MOS栅控晶闸管的制造方法，其特征在于，步骤d中所述在P型掺杂层形成N型掺杂层的具体方法为：
采用多张掩膜板多次离子注入退火形成浓度不均匀的N型掺杂层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410226744.5A CN103972086A (zh) | 2014-05-26 | 2014-05-26 | 一种mos栅控晶闸管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410226744.5A CN103972086A (zh) | 2014-05-26 | 2014-05-26 | 一种mos栅控晶闸管的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103972086A true CN103972086A (zh) | 2014-08-06 |
Family
ID=51241450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410226744.5A Pending CN103972086A (zh) | 2014-05-26 | 2014-05-26 | 一种mos栅控晶闸管的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103972086A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114122125A (zh) * | 2021-11-08 | 2022-03-01 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121730A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 絶縁ゲート付サイリスタ |
| EP0340445B1 (de) * | 1988-04-22 | 1993-08-25 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| CN1144975A (zh) * | 1996-04-23 | 1997-03-12 | 西安电子科技大学 | 栅控晶闸管 |
| US20070221949A1 (en) * | 2006-03-21 | 2007-09-27 | Patrick Reginald Palmer | Power Semiconductor Devices |
| CN102623492A (zh) * | 2012-04-06 | 2012-08-01 | 电子科技大学 | 一种mos场控晶闸管 |
| CN102969245A (zh) * | 2012-12-07 | 2013-03-13 | 株洲南车时代电气股份有限公司 | 一种逆导型集成门极换流晶闸管制作方法 |
-
2014
- 2014-05-26 CN CN201410226744.5A patent/CN103972086A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0340445B1 (de) * | 1988-04-22 | 1993-08-25 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| JPH05121730A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 絶縁ゲート付サイリスタ |
| CN1144975A (zh) * | 1996-04-23 | 1997-03-12 | 西安电子科技大学 | 栅控晶闸管 |
| US20070221949A1 (en) * | 2006-03-21 | 2007-09-27 | Patrick Reginald Palmer | Power Semiconductor Devices |
| CN102623492A (zh) * | 2012-04-06 | 2012-08-01 | 电子科技大学 | 一种mos场控晶闸管 |
| CN102969245A (zh) * | 2012-12-07 | 2013-03-13 | 株洲南车时代电气股份有限公司 | 一种逆导型集成门极换流晶闸管制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114122125A (zh) * | 2021-11-08 | 2022-03-01 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
| CN114122125B (zh) * | 2021-11-08 | 2024-06-04 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070181927A1 (en) | Charge balance insulated gate bipolar transistor | |
| CN104393034B (zh) | 一种mos栅控晶闸管的制造方法 | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN107785366A (zh) | 集成有结型场效应晶体管的器件及其制造方法 | |
| CN104143568A (zh) | 具有终端结构的场截止型igbt器件及其制造方法 | |
| JP2005510061A (ja) | トレンチ・ゲート半導体装置とその製造方法 | |
| CN104022149B (zh) | 一种集成反向pin管的mos场控晶闸管及其制备方法 | |
| CN102184945A (zh) | 一种槽栅型mosfet器件 | |
| CN106952942A (zh) | 一种p型多晶硅沟槽结构的肖特基二极管及其制备方法 | |
| CN109087946B (zh) | 一种沟槽栅mos控制晶闸管及其制作方法 | |
| CN113594232A (zh) | 一种多插指埋栅结构的增强型高压hemt器件及其制备方法 | |
| CN102832122A (zh) | 双极穿通半导体器件及这种半导体器件的制造方法 | |
| CN107564959B (zh) | 一种mos栅控晶闸管及其制作方法 | |
| CN109461769B (zh) | 一种沟槽栅igbt器件结构及其制作方法 | |
| CN103972086A (zh) | 一种mos栅控晶闸管的制造方法 | |
| CN104299990A (zh) | 绝缘栅双极晶体管及其制造方法 | |
| WO2023093132A1 (zh) | Iegt结构及其制作方法 | |
| CN113838914B (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
| CN102290436B (zh) | 新型绝缘栅双极晶体管背面结构及其制备方法 | |
| CN104992968B (zh) | 一种绝缘栅双极型晶体管及其制造方法 | |
| CN204179089U (zh) | 等间距固定电荷区soi耐压结构及soi功率器件 | |
| CN102790077A (zh) | 一种绝缘栅双极型晶体管 | |
| CN105702720A (zh) | 一种绝缘栅双极型晶体管的关断性能提升方法 | |
| CN209104157U (zh) | 一种沟槽栅igbt器件结构 | |
| CN107785416A (zh) | 结型场效应晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140806 |