JP2782638B2 - Ｍｏｓコントロールサイリスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
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- H01L29/70—Bipolar devices
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Description
【０００１】
【産業上の利用分野】本発明は、ｐｎｐｎ４層構造を有
し、二つのＭＯＳゲートでオン，オフする電圧駆動型の
電力用スイッチング素子であるＭＯＳコントロールサイ
リスタに関する。
し、二つのＭＯＳゲートでオン，オフする電圧駆動型の
電力用スイッチング素子であるＭＯＳコントロールサイ
リスタに関する。
【０００２】
【従来の技術】ターンオフ可能なサイリスタとして、ゲ
ートターンオフサイリスタ（ＧＴＯ）が一般に使われて
いる。しかし、ＧＴＯは電流駆動型素子であるため、よ
り大きなゲート駆動電力を要する等の欠点がある。そこ
でこの欠点を克服するためにゲートを電圧駆動型にした
ＭＯＳゲートサイリスタが発表された。これはＭＯＳゲ
ートでワイドベーストランジスタを駆動する構造で、絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と同じ
である。しかしＩＧＢＴは、内部寄生サイリスタをラッ
チングさせないが、ＭＯＳゲートサイリスタはそれをラ
ッチングさせるため、ターンオフの際ゲート電圧だけで
なくアノード電圧を反転させなくてはならない。
ートターンオフサイリスタ（ＧＴＯ）が一般に使われて
いる。しかし、ＧＴＯは電流駆動型素子であるため、よ
り大きなゲート駆動電力を要する等の欠点がある。そこ
でこの欠点を克服するためにゲートを電圧駆動型にした
ＭＯＳゲートサイリスタが発表された。これはＭＯＳゲ
ートでワイドベーストランジスタを駆動する構造で、絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と同じ
である。しかしＩＧＢＴは、内部寄生サイリスタをラッ
チングさせないが、ＭＯＳゲートサイリスタはそれをラ
ッチングさせるため、ターンオフの際ゲート電圧だけで
なくアノード電圧を反転させなくてはならない。
【０００３】近年、ターンオンもターンオフも電圧駆動
型であるＭＯＳゲートを使ったサイリスタ（ＭＯＳ Co
ntrol Thyristor(ＭＣＴ))が発表された。これはｐ−ｎ
−ｐ−ｎサイリスタにターンオン用およびターンオフ用
のＭＯＳＦＥＴを組み込んだ構造となっている。すなわ
ち、図２に示すように、ｎ型低比抵抗のｎ+ 層１（第一
領域）の上にｐ型で低比抵抗のｐ+ 層２（第二領域）と
ｐ型で高比抵抗のｐ-層３（第三領域）を形成し、この
ｐ- 層３の表面層内に選択的にｎ層４（第四領域）を、
そのｎ層との表面層内に選択的にｐ層５（第五領域）
を、さらにこのｐ層５の表面層内に選択的にｐ+ 層６
（第六領域）とｎ+ 層７（第七領域）とを形成する。そ
して、ｎ層４のｐ- 層３およびｐ+ 層５にはさまれた表
面領域ならびにｐ層５のｎ層４およびｎ+ 層７にはさま
れた領域をチャネル領域として、その上にゲート絶縁膜
８を介してゲート電極９を形成する。また、ｐ+ 層６お
よびｎ + 層７の表面に共通に接触するアノード電極10と
ｎ+ 層１の表面に接触するカソード電極11とを設ける。
アノード電極10はゲート電極と絶縁膜12で絶縁されてい
る。
型であるＭＯＳゲートを使ったサイリスタ（ＭＯＳ Co
ntrol Thyristor(ＭＣＴ))が発表された。これはｐ−ｎ
−ｐ−ｎサイリスタにターンオン用およびターンオフ用
のＭＯＳＦＥＴを組み込んだ構造となっている。すなわ
ち、図２に示すように、ｎ型低比抵抗のｎ+ 層１（第一
領域）の上にｐ型で低比抵抗のｐ+ 層２（第二領域）と
ｐ型で高比抵抗のｐ-層３（第三領域）を形成し、この
ｐ- 層３の表面層内に選択的にｎ層４（第四領域）を、
そのｎ層との表面層内に選択的にｐ層５（第五領域）
を、さらにこのｐ層５の表面層内に選択的にｐ+ 層６
（第六領域）とｎ+ 層７（第七領域）とを形成する。そ
して、ｎ層４のｐ- 層３およびｐ+ 層５にはさまれた表
面領域ならびにｐ層５のｎ層４およびｎ+ 層７にはさま
れた領域をチャネル領域として、その上にゲート絶縁膜
８を介してゲート電極９を形成する。また、ｐ+ 層６お
よびｎ + 層７の表面に共通に接触するアノード電極10と
ｎ+ 層１の表面に接触するカソード電極11とを設ける。
アノード電極10はゲート電極と絶縁膜12で絶縁されてい
る。
【０００４】この素子は、アノード電極10を接地し、ゲ
ート電極９とカソード電極11に電圧を加えることにより
動作する。すなわち、ターンオン時、ゲート電極９に負
の電圧を印加すると、ｎ層４のｐ層５とｐ- 層３にはさ
まれた表面領域にｐチャネルが形成される。そこで、カ
ソード電極11に負の電圧を印加すると、形成されたｐチ
ャネルから正孔がカソードに向かって流れ出し、ｎ+ 層
１とｐ+ 層２との間のｎ+ ／ｐ+ 接合をオンにする。こ
れにより、ｎ+ 層１からｐ+ 層２への電子の注入が生じ
る。この電子はｐ- 層３およびｎ層４を通ってｎ層４と
ｐ層５, ｐ+ 層６との間のｐ／ｎ接合をオンにする。こ
れにより、ｐ層５, ｐ+層６からｎ層４への正孔の注入
が生じ、ｎｐｎｐサイリスタがオンする。そして、ｐ+
層２, ｐ - 層３およびｎ層４で伝導度変調が生じ、オン
抵抗が低くなる。
ート電極９とカソード電極11に電圧を加えることにより
動作する。すなわち、ターンオン時、ゲート電極９に負
の電圧を印加すると、ｎ層４のｐ層５とｐ- 層３にはさ
まれた表面領域にｐチャネルが形成される。そこで、カ
ソード電極11に負の電圧を印加すると、形成されたｐチ
ャネルから正孔がカソードに向かって流れ出し、ｎ+ 層
１とｐ+ 層２との間のｎ+ ／ｐ+ 接合をオンにする。こ
れにより、ｎ+ 層１からｐ+ 層２への電子の注入が生じ
る。この電子はｐ- 層３およびｎ層４を通ってｎ層４と
ｐ層５, ｐ+ 層６との間のｐ／ｎ接合をオンにする。こ
れにより、ｐ層５, ｐ+層６からｎ層４への正孔の注入
が生じ、ｎｐｎｐサイリスタがオンする。そして、ｐ+
層２, ｐ - 層３およびｎ層４で伝導度変調が生じ、オン
抵抗が低くなる。
【０００５】ターンオフ時、ゲート電極９に正の電圧を
印加すると、ｐ層５のｎ層４とｎ+層７にはさまれた表
面領域にｎチャネルが形成される。これにより、ｎ+ 層
７と共通にアノード電極10に接触するｐ+ 層６およびｎ
層４は同電位になるため、ｎ + 層１から注入された電子
がｎ層４とｐ層５およびｐ+ 層６との間のｐ／ｎ接合に
到達しても、形成されたｎチャネルを通ってアノードへ
流れ出し、ｐ層５からの正孔の注入が生じず、オフが完
了することになる。以上の動作は各領域の導電型が逆
で、ＭＯＳ構造がカソード電極側に設けられるＭＣＴに
おいて、印加電圧の極性を逆にした場合に同様に起き
る。
印加すると、ｐ層５のｎ層４とｎ+層７にはさまれた表
面領域にｎチャネルが形成される。これにより、ｎ+ 層
７と共通にアノード電極10に接触するｐ+ 層６およびｎ
層４は同電位になるため、ｎ + 層１から注入された電子
がｎ層４とｐ層５およびｐ+ 層６との間のｐ／ｎ接合に
到達しても、形成されたｎチャネルを通ってアノードへ
流れ出し、ｐ層５からの正孔の注入が生じず、オフが完
了することになる。以上の動作は各領域の導電型が逆
で、ＭＯＳ構造がカソード電極側に設けられるＭＣＴに
おいて、印加電圧の極性を逆にした場合に同様に起き
る。
【０００６】
【発明が解決しようとする課題】スイッチング素子とし
てのＭＣＴはターンオフの高速化が望まれる。ターンオ
フの高速化には、オン時にｐ+ 層２, ｐ- 層３, ｎ層４
の各領域に多数存在する過剰キャリアをいち早く掃き出
さなくてはならない。カソード電極11によってｐ + 層２
をｎ+ 層１に短絡するカソードショート構造は、オン時
にたまった過剰キャリアをｐ+ 層２からカソードへ掃き
出しやすいという利点があるものの、オン時にｎ+ 層１
からの電子の注入が少なくなり、ある時間を経てから急
激に伝導度変調が起こることから、過渡オン時の負性抵
抗現象を引き起こしやすく、そのためオン損失が大きく
なりがちである。そうかといって、ｐ+ 層２をカソード
電極11に短絡するカソードショート孔なしの通常のカソ
ード構造の場合には、負性抵抗現象は消えるが、ターン
オフ時のキャリア掃き出しの効果が低下し、ターンオフ
損失が大きくなる。
てのＭＣＴはターンオフの高速化が望まれる。ターンオ
フの高速化には、オン時にｐ+ 層２, ｐ- 層３, ｎ層４
の各領域に多数存在する過剰キャリアをいち早く掃き出
さなくてはならない。カソード電極11によってｐ + 層２
をｎ+ 層１に短絡するカソードショート構造は、オン時
にたまった過剰キャリアをｐ+ 層２からカソードへ掃き
出しやすいという利点があるものの、オン時にｎ+ 層１
からの電子の注入が少なくなり、ある時間を経てから急
激に伝導度変調が起こることから、過渡オン時の負性抵
抗現象を引き起こしやすく、そのためオン損失が大きく
なりがちである。そうかといって、ｐ+ 層２をカソード
電極11に短絡するカソードショート孔なしの通常のカソ
ード構造の場合には、負性抵抗現象は消えるが、ターン
オフ時のキャリア掃き出しの効果が低下し、ターンオフ
損失が大きくなる。
【０００７】本発明の目的は、このようなオン損失とタ
ーンオフ損失の間にトレードオフのある欠点を解消し
て、ターンオン時の負性抵抗現象が発生せず、かつター
ンオフ損失の少ないＭＣＴを提供することにある。
ーンオフ損失の間にトレードオフのある欠点を解消し
て、ターンオン時の負性抵抗現象が発生せず、かつター
ンオフ損失の少ないＭＣＴを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、高不純物濃度の第一導電型の第一領域
と、高不純物濃度の第二導電型の第二領域を介して第一
領域上に設けられた低不純物濃度の第二導電型の第三領
域と、第三領域の表面層内に選択的に形成された第一導
電型の第四領域と、第四領域の表面層内に選択的に形成
された第二導電型の第五領域と、第五領域の表面から第
四領域に突き抜けるように選択的に形成された高不純物
濃度の第二導電型の第六領域と、第五領域の表面層内に
第六領域に接して選択的に形成された第一導電型の第七
領域を有し、第四領域の第三領域および第五領域にはさ
まれた表面部ならびに第五領域の第四領域および第七領
域にはさまれた表面部をチャネル領域としてその表面上
に絶縁膜を介してゲート電極が設けられ、第一領域に第
一主電極、第六領域および第七領域に共通に第二主電極
が接触するＭＣＴにおいて、第一領域内に選択的に第一
主電極には接触するが第二領域に突き抜けない高不純物
濃度の第二導電型の第八領域が形成されたものとする。
そして、第八領域の第一主電極に接触する面積が第一主
電極の全接触面積の２５％以上であること、また第八領
域の深さが第一領域の厚さの８０％以下であることが有
効である。
めに、本発明は、高不純物濃度の第一導電型の第一領域
と、高不純物濃度の第二導電型の第二領域を介して第一
領域上に設けられた低不純物濃度の第二導電型の第三領
域と、第三領域の表面層内に選択的に形成された第一導
電型の第四領域と、第四領域の表面層内に選択的に形成
された第二導電型の第五領域と、第五領域の表面から第
四領域に突き抜けるように選択的に形成された高不純物
濃度の第二導電型の第六領域と、第五領域の表面層内に
第六領域に接して選択的に形成された第一導電型の第七
領域を有し、第四領域の第三領域および第五領域にはさ
まれた表面部ならびに第五領域の第四領域および第七領
域にはさまれた表面部をチャネル領域としてその表面上
に絶縁膜を介してゲート電極が設けられ、第一領域に第
一主電極、第六領域および第七領域に共通に第二主電極
が接触するＭＣＴにおいて、第一領域内に選択的に第一
主電極には接触するが第二領域に突き抜けない高不純物
濃度の第二導電型の第八領域が形成されたものとする。
そして、第八領域の第一主電極に接触する面積が第一主
電極の全接触面積の２５％以上であること、また第八領
域の深さが第一領域の厚さの８０％以下であることが有
効である。
【０００９】
【作用】第八領域が第二領域と連結されておらず、第八
領域の下に第一領域が残っていて完全なカソードショー
トあるいはアノードショート構造でないため、ターンオ
フ時には第一導電型の第一領域と第二導電型の第二領域
の間の接合の約0.８Ｖの拡散電位分の電圧が第一主電極
に印加されれば、必ず第一領域から第二, 第三領域の少
数キャリアの注入が生じ、負性抵抗現象は発生しない。
またターンオフ時には、第一主電極電位の変化dV／dtに
よって掃き出された第二, 第三領域の多数キャリアは、
主に第八領域を通って第一主電極へ流れ出すため、第一
領域からの少数キャリアの再注入が抑えられる結果とな
る。よってターンオフ時の電流が減少し、ターンオフ損
失が低減する。
領域の下に第一領域が残っていて完全なカソードショー
トあるいはアノードショート構造でないため、ターンオ
フ時には第一導電型の第一領域と第二導電型の第二領域
の間の接合の約0.８Ｖの拡散電位分の電圧が第一主電極
に印加されれば、必ず第一領域から第二, 第三領域の少
数キャリアの注入が生じ、負性抵抗現象は発生しない。
またターンオフ時には、第一主電極電位の変化dV／dtに
よって掃き出された第二, 第三領域の多数キャリアは、
主に第八領域を通って第一主電極へ流れ出すため、第一
領域からの少数キャリアの再注入が抑えられる結果とな
る。よってターンオフ時の電流が減少し、ターンオフ損
失が低減する。
【００１０】
【実施例】図１は本発明の一実施例のＭＣＴを示し、図
２と共通の部分には同一の符号が付されているが、ｎ+
層１の一部にｎ+ 層の厚さより浅いｐ+ 層13 (第八領
域)が形成されている点が異なっている。この素子は次
の工程で製造される。
２と共通の部分には同一の符号が付されているが、ｎ+
層１の一部にｎ+ 層の厚さより浅いｐ+ 層13 (第八領
域)が形成されている点が異なっている。この素子は次
の工程で製造される。
【００１１】先ず比抵抗0.01Ω・cmのｎ+ 基板１の表面
上にエピタキシャル法で比抵抗0.１Ω・cmで厚さ２０μ
ｍのｐ+ 層２, 比抵抗２００Ω・cmで厚さ１８０μｍの
ｐ-層３を積層する。ｐ- 層３の表面上にゲート酸化膜
８を介して、多結晶シリコン層を形成し、パターニング
してゲート電極９とする。次にそのゲート電極９をマス
クとしてイオン注入を行い、熱拡散してｎ層４を形成し
たのち、同じくゲート電極９および必要によりレジスト
膜をマスクとしてｐ層５, ｐ+ 層６, ｎ+ 層７をイオン
注入と熱拡散により形成する。またｎ+ 層１の表面から
の酸化膜マスクを用いてのイオン注入と熱拡散によりｐ
+ 層13を形成する。このあと、ＰＳＧなどで絶縁膜12を
形成し、Al蒸着膜からアノード電極10, カソード電極11
を形成する。ｎ+ 基板１の比抵抗、ｐ+ 層２, ｐ- 層３
の比抵抗, 厚さは従来のＭＣＴと同じであるが、本発明
によるｐ+ 層13は、５μｍの厚さのｎ+ 層１に３μｍの
深さに形成され、その表面不純物濃度は2.０×1019／cm
3 で、全カソード電極面積に対し面積比で３０％であ
る。
上にエピタキシャル法で比抵抗0.１Ω・cmで厚さ２０μ
ｍのｐ+ 層２, 比抵抗２００Ω・cmで厚さ１８０μｍの
ｐ-層３を積層する。ｐ- 層３の表面上にゲート酸化膜
８を介して、多結晶シリコン層を形成し、パターニング
してゲート電極９とする。次にそのゲート電極９をマス
クとしてイオン注入を行い、熱拡散してｎ層４を形成し
たのち、同じくゲート電極９および必要によりレジスト
膜をマスクとしてｐ層５, ｐ+ 層６, ｎ+ 層７をイオン
注入と熱拡散により形成する。またｎ+ 層１の表面から
の酸化膜マスクを用いてのイオン注入と熱拡散によりｐ
+ 層13を形成する。このあと、ＰＳＧなどで絶縁膜12を
形成し、Al蒸着膜からアノード電極10, カソード電極11
を形成する。ｎ+ 基板１の比抵抗、ｐ+ 層２, ｐ- 層３
の比抵抗, 厚さは従来のＭＣＴと同じであるが、本発明
によるｐ+ 層13は、５μｍの厚さのｎ+ 層１に３μｍの
深さに形成され、その表面不純物濃度は2.０×1019／cm
3 で、全カソード電極面積に対し面積比で３０％であ
る。
【００１２】図３は、図１に示した本発明の実施例のＭ
ＣＴ (線31) と図２に示した従来のＭＣＴ (線32) のオ
ン電圧Ｖonとオフ損失Ｅoff とのトレードオフ曲線であ
る。図２から明らかなように本発明によるＭＣＴは従来
型のＭＣＴに比してトレードオフ特性が優れており、例
えばＶon＝2.５Ｖで比較するとＥoffは約４割減少とな
っている。
ＣＴ (線31) と図２に示した従来のＭＣＴ (線32) のオ
ン電圧Ｖonとオフ損失Ｅoff とのトレードオフ曲線であ
る。図２から明らかなように本発明によるＭＣＴは従来
型のＭＣＴに比してトレードオフ特性が優れており、例
えばＶon＝2.５Ｖで比較するとＥoffは約４割減少とな
っている。
【００１３】図４は、本発明の実施例のＭＣＴ (線41)
とｎ+ 層11全面にカソードショート孔を設けたＭＣＴ
(線42) のＶon−Ｅoff のトレードオフ曲線である。図
４から明らかなように、本発明によるＭＣＴはカソード
ショート型ＭＣＴに比べトレードオフ特性に優れてお
り、例えばＥoff ＝３mJで比較すると、Ｖonが3.０Ｖほ
ど低くなる。
とｎ+ 層11全面にカソードショート孔を設けたＭＣＴ
(線42) のＶon−Ｅoff のトレードオフ曲線である。図
４から明らかなように、本発明によるＭＣＴはカソード
ショート型ＭＣＴに比べトレードオフ特性に優れてお
り、例えばＥoff ＝３mJで比較すると、Ｖonが3.０Ｖほ
ど低くなる。
【００１４】図１の構造でｐ+ 層13のカソード電極11と
の接触面積比が小さくなると、Ｖonは低くなるがＥoff
が増大するので２５％以上であることが望ましく、また
ｐ+層13の深さが３μｍより深くなるとＥoff は減少す
るが負性抵抗現象を引き起こしやすくなるのでｎ+ 層１
の厚さの８０％以下であることが望ましい。
の接触面積比が小さくなると、Ｖonは低くなるがＥoff
が増大するので２５％以上であることが望ましく、また
ｐ+層13の深さが３μｍより深くなるとＥoff は減少す
るが負性抵抗現象を引き起こしやすくなるのでｎ+ 層１
の厚さの８０％以下であることが望ましい。
【００１５】以上の実施例はＭＯＳ構造がアノード電極
側に設けられるＭＣＴについて述べたが、ＭＯＳ構造を
カソード電極側に設けたＭＣＴにおいてもアノード電極
に接触するｐ層にそれより浅いｎ+ 層を設けることによ
り同様に実施することができる。
側に設けられるＭＣＴについて述べたが、ＭＯＳ構造を
カソード電極側に設けたＭＣＴにおいてもアノード電極
に接触するｐ層にそれより浅いｎ+ 層を設けることによ
り同様に実施することができる。
【００１６】
【発明の効果】本発明によれば、ＭＣＴの半導体素体の
ＭＯＳ構造の設けられる面と反対側の面で主電極に接触
する第一導電型の領域の一部に、その上の第二導電型の
領域には連結されない第二導電型の領域を設けて主電極
に接触させることにより、オン抵抗とターンオフ損失の
トレードオフ特性が優れ、オン時の負性抵抗現象の起こ
らないＭＣＴを得ることができた。
ＭＯＳ構造の設けられる面と反対側の面で主電極に接触
する第一導電型の領域の一部に、その上の第二導電型の
領域には連結されない第二導電型の領域を設けて主電極
に接触させることにより、オン抵抗とターンオフ損失の
トレードオフ特性が優れ、オン時の負性抵抗現象の起こ
らないＭＣＴを得ることができた。
【図１】本発明の一実施例のＭＣＴの断面図
【図２】従来のＭＣＴの断面図
【図３】本発明の実施例と従来例のＭＣＴのオン電圧,
オフ損失のトレードオフ特性線図
オフ損失のトレードオフ特性線図
【図４】本発明の実施例とカソードショート型のＭＣＴ
のオン電圧, オフ損失のトレードオフ特性線図
のオン電圧, オフ損失のトレードオフ特性線図
１ ｎ+ 層 (第一領域) ２ ｐ+ 層（第二領域） ３ ｐ- 層（第三領域） ４ ｎ層（第四領域） ５ ｐ層（第五領域） ６ ｐ+ 層（第六領域） ７ ｎ+ 層（第七領域） ８ ゲート絶縁膜 ９ ゲート電極 １０ アノード電極 １１ カソード電極 １３ ｐ+ 層（第八領域）
Claims (3)
- 【請求項１】高不純物濃度の第一導電型の第一領域と、
高不純物濃度の第二導電型の第二領域を介して第一領域
上に設けられた低不純物濃度の第二導電型の第三領域
と、第三領域の表面層内に選択的に形成された第一導電
型の第四領域と、第四領域の表面層内に選択的に形成さ
れた第二導電型の第五領域と、第五領域の表面から第四
領域に突き抜けるように選択的に形成された高不純物濃
度の第二導電型の第六領域と、第五領域の表面層内に第
六領域に接して選択的に形成された第一導電型の第七領
域を有し、第四領域の第三領域および第五領域にはさま
れた表面部ならびに第五領域の第四領域および第七領域
にはさまれた表面部をチャネル領域としてその表面上に
絶縁膜を介してゲート電極が設けられ、第一領域に第一
主電極，第六領域および第七領域に共通に第二主電極が
接触するものにおいて、第一領域内に選択的に第一主電
極には接触するが第二領域に突き抜けない高不純物濃度
の第二導電型の第八領域が形成されたことを特徴とする
ＭＯＳコントロールサイリスタ。 - 【請求項２】請求項１記載のものにおいて、第八領域の
第一主電極に接触する面積が第一主電極の全接触面積の
２５％以上であるＭＯＳコントロールサイリスタ。 - 【請求項３】請求項１あるいは２記載のものにおいて、
第八領域の深さが第一領域の厚さの８０％以下であるＭ
ＯＳコントロールサイリスタ。
Priority Applications (3)
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|---|---|---|---|
| JP2408559A JP2782638B2 (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓコントロールサイリスタ |
| US07/806,257 US5306929A (en) | 1990-12-28 | 1991-12-13 | MOS controlled thyristor |
| DE4142807A DE4142807C2 (de) | 1990-12-28 | 1991-12-23 | MOS-gesteuerter Thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408559A JP2782638B2 (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓコントロールサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312978A JPH04312978A (ja) | 1992-11-04 |
| JP2782638B2 true JP2782638B2 (ja) | 1998-08-06 |
Family
ID=18517999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408559A Expired - Lifetime JP2782638B2 (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓコントロールサイリスタ |
Country Status (3)
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|---|---|
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| JP (1) | JP2782638B2 (ja) |
| DE (1) | DE4142807C2 (ja) |
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-
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- 1991-12-23 DE DE4142807A patent/DE4142807C2/de not_active Expired - Fee Related
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