JPH0212841A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0212841A JPH0212841A JP16402288A JP16402288A JPH0212841A JP H0212841 A JPH0212841 A JP H0212841A JP 16402288 A JP16402288 A JP 16402288A JP 16402288 A JP16402288 A JP 16402288A JP H0212841 A JPH0212841 A JP H0212841A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ ｕ Ｓ ｎ等のいわゆるハードソルダーに
より素子チップをマウントする構造で、しかもＨｅａｔ
ｆｉｉｎｋ）構造である半導体装置に関する。
より素子チップをマウントする構造で、しかもＨｅａｔ
ｆｉｉｎｋ）構造である半導体装置に関する。
従来、この種の半導体装置の構造としては、第３図に示
す様にＦＥＴ等の動作部を形成したＧ ａ Ａ ｓ等の
半導体層ｌの裏面にスパッタによりＴｉ層２を形成し、
これにメツキ法により３０μｍ以上のＡｕ層３を形成し
たものがある。
す様にＦＥＴ等の動作部を形成したＧ ａ Ａ ｓ等の
半導体層ｌの裏面にスパッタによりＴｉ層２を形成し、
これにメツキ法により３０μｍ以上のＡｕ層３を形成し
たものがある。
上述した従来の構造ではＡ ｕ Ｓ ｎ合金等のいわゆ
るハードソルダーを用いてチップをマウントした場合、
マウント時の熱及びその後にチップに加わるポンディン
グあるいは封着等の熱によりＳｎがチップ裏面より拡散
し、熱伝導性の良いＡｕ層に替り、熱伝導性の劣るＡ
ｕ Ｓ ｎ合金層が厚く形成され、または、この形成が
進行し本来熱の良導性を目的としたＰＨ８構造の目的を
十分に発揮出来ない欠点があった。
るハードソルダーを用いてチップをマウントした場合、
マウント時の熱及びその後にチップに加わるポンディン
グあるいは封着等の熱によりＳｎがチップ裏面より拡散
し、熱伝導性の良いＡｕ層に替り、熱伝導性の劣るＡ
ｕ Ｓ ｎ合金層が厚く形成され、または、この形成が
進行し本来熱の良導性を目的としたＰＨ８構造の目的を
十分に発揮出来ない欠点があった。
本発明は、従来の構造の欠点であった熱伝導性の劣るＡ
ｕＳｎ合金層の形成を抑制するために、熱良導体である
Ａｇ層の上に、これを被う様に５００Å以上のＴｉ層を
被着することにより密着性を良くし、この上にＳｎの拡
散を抑制する機能をもたせるためにｐｔ層を１０００Å
以上形成し、酸化を防止しマウント面を安定にするため
に、さらにこの上にＡｕ層を１０００Å以上形成してい
る。また、熱良導層としてＡｕより熱伝導性の良いＡｇ
を用いている。
ｕＳｎ合金層の形成を抑制するために、熱良導体である
Ａｇ層の上に、これを被う様に５００Å以上のＴｉ層を
被着することにより密着性を良くし、この上にＳｎの拡
散を抑制する機能をもたせるためにｐｔ層を１０００Å
以上形成し、酸化を防止しマウント面を安定にするため
に、さらにこの上にＡｕ層を１０００Å以上形成してい
る。また、熱良導層としてＡｕより熱伝導性の良いＡｇ
を用いている。
次に、本発明について図面を参照してより詳細に説明す
る。
る。
第１図および第２図は本発明の一実施例を示すもので、
第１図はチップ縦断面図を示し、第２図はチップをマウ
ントした場合の縦断面図を示す。
第１図はチップ縦断面図を示し、第２図はチップをマウ
ントした場合の縦断面図を示す。
図中１はＦＥＴの動作部を上面に形成したＧａＡｓ等の
半導体層であり、この裏面にはスパッタ法によりＴｉ層
２を５００人程変形成し、この上にＡｇメツキ層３を３
０μｍ程度形成する。さらにＡｇメツキ層を被う様にＴ
ｉ層４を５００人、Ｐｔ上層を例えば２０００人形成し
、さらにＡｕ層６を２０００人形成する。
半導体層であり、この裏面にはスパッタ法によりＴｉ層
２を５００人程変形成し、この上にＡｇメツキ層３を３
０μｍ程度形成する。さらにＡｇメツキ層を被う様にＴ
ｉ層４を５００人、Ｐｔ上層を例えば２０００人形成し
、さらにＡｕ層６を２０００人形成する。
上記チップをマウントした図が第２図であり、図中７は
Ａ ｕ Ｓ ｎソルダー、８はＣ，ｕステムを示す。こ
こで、マウント、ポンディング封着時の３００〜３５０
℃程度の組立工程時の加熱によりソルダー７中に含まれ
るＳｎがＡｕ層６に拡散しても、Ｐｔ層中における拡散
は極めて遅いため上層のＡｇ層３には及ばない。
Ａ ｕ Ｓ ｎソルダー、８はＣ，ｕステムを示す。こ
こで、マウント、ポンディング封着時の３００〜３５０
℃程度の組立工程時の加熱によりソルダー７中に含まれ
るＳｎがＡｕ層６に拡散しても、Ｐｔ層中における拡散
は極めて遅いため上層のＡｇ層３には及ばない。
従って放熱性を目的とするＡｇ層３の熱良導性は上記加
熱後も保持される。
熱後も保持される。
また、上記実施例において、Ｇ ａ Ａ ｓ素子のかわ
りに、Ｓｉ素子についても同様に適用することが可能で
あり、同様の効果が説明できることは言うまでもない。
りに、Ｓｉ素子についても同様に適用することが可能で
あり、同様の効果が説明できることは言うまでもない。
以上説明した様に、本発明は半導体チップの裏面に薄い
Ｔｉ層と３０μｍ以上の厚さを有するＡｇ層を形成し、
さらにこれを被う様にＴｉ、Ｐｔ、Ａｕ層を各々５００
人、１０００人、１０００Å以上積層した構造を用いる
ことにより、組立工程等の加熱工程においてＡ ｕ Ｓ
ｎ等のマウントソルダーがＡｇ層まで拡散し、熱伝導
性を劣化させることを抑制できる効果がある。
Ｔｉ層と３０μｍ以上の厚さを有するＡｇ層を形成し、
さらにこれを被う様にＴｉ、Ｐｔ、Ａｕ層を各々５００
人、１０００人、１０００Å以上積層した構造を用いる
ことにより、組立工程等の加熱工程においてＡ ｕ Ｓ
ｎ等のマウントソルダーがＡｇ層まで拡散し、熱伝導
性を劣化させることを抑制できる効果がある。
第１図は本発明の一実施例を示す縦断面図であり、第２
図は本発明の一実施例による半導体シップの使用例を示
す縦断面図である。第３図は従来例を示す断面図である
。 １・・・・・・ＦＥＴ等の動作部を形成したＧ ａ Ａ
ｓ層、２・・・・・・Ｔｉ層（５００人）、３・・・
・・・Ａｇメツキ層（３０μｍ）、４−− Ｔ ｉ層（
５００人）、Ｓｐｔ層（２０００人）、６−− Ａ ｕ
層（２０００人）を示す。 代理人 弁理士 内 原 音 振 ！ 図 茅 回 草 国
図は本発明の一実施例による半導体シップの使用例を示
す縦断面図である。第３図は従来例を示す断面図である
。 １・・・・・・ＦＥＴ等の動作部を形成したＧ ａ Ａ
ｓ層、２・・・・・・Ｔｉ層（５００人）、３・・・
・・・Ａｇメツキ層（３０μｍ）、４−− Ｔ ｉ層（
５００人）、Ｓｐｔ層（２０００人）、６−− Ａ ｕ
層（２０００人）を示す。 代理人 弁理士 内 原 音 振 ！ 図 茅 回 草 国
Claims (1)
- 【特許請求の範囲】 １、半導体チップの裏面に、第１のチタン層、銀層、第
２のチタン層、白金層、金層をこの順に形成したことを
特徴とする半導体装置。 ２、前記銀層は３０μｍ以上の厚さを有し、前記第２の
チタン層は５００Å以上の厚さを有し、前記白金層は１
０００Å以上の厚さを有し、前記金層は１０００Å以上
の厚さを有することを特徴とする請求項２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16402288A JPH0212841A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16402288A JPH0212841A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212841A true JPH0212841A (ja) | 1990-01-17 |
Family
ID=15785303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16402288A Pending JPH0212841A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220362891A1 (en) * | 2019-10-08 | 2022-11-17 | Rogers Germany Gmbh | Method for producing a metal-ceramic substrate, solder system, and metal-ceramic substrate produced using such a method |
-
1988
- 1988-06-29 JP JP16402288A patent/JPH0212841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220362891A1 (en) * | 2019-10-08 | 2022-11-17 | Rogers Germany Gmbh | Method for producing a metal-ceramic substrate, solder system, and metal-ceramic substrate produced using such a method |
| US11945054B2 (en) * | 2019-10-08 | 2024-04-02 | Rogers Germany Gmbh | Method for producing a metal-ceramic substrate, solder system, and metal-ceramic substrate produced using such a method |
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