JP2649847B2 - 並列及び直列入出力端を有する集積記憶回路 - Google Patents
並列及び直列入出力端を有する集積記憶回路Info
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- JP2649847B2 JP2649847B2 JP1215895A JP21589589A JP2649847B2 JP 2649847 B2 JP2649847 B2 JP 2649847B2 JP 1215895 A JP1215895 A JP 1215895A JP 21589589 A JP21589589 A JP 21589589A JP 2649847 B2 JP2649847 B2 JP 2649847B2
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- G—PHYSICS
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Description
【発明の詳細な説明】 〔発明の分野〕 この発明は、集積記憶回路に関する。
更に詳述すると、この発明は、各列がそれら自身のセ
ンスアンプ回路を持ち、これらセンスアンプ回路が各々
のセンスアンプ回路出力端において外部へ提供する出力
信号を形成するような集積記憶回路に関する。
ンスアンプ回路を持ち、これらセンスアンプ回路が各々
のセンスアンプ回路出力端において外部へ提供する出力
信号を形成するような集積記憶回路に関する。
上述した種類の記憶回路は、例えば、米国特許第3,93
0,239号明細書（又は、特公昭54−10412）から既知であ
る。
0,239号明細書（又は、特公昭54−10412）から既知であ
る。
上記特許の明細書には、付加的なシフトレジスタを使
用してメモリ中におけるデータの直列書き込み及び読み
出しの高速化を可能にした集積記憶回路が述べられてい
る。しかしながら、このような集積記憶回路には上述し
た付加的なシフトレジスタを設けるために大きなチップ
表面積を必要とするという問題がある。
用してメモリ中におけるデータの直列書き込み及び読み
出しの高速化を可能にした集積記憶回路が述べられてい
る。しかしながら、このような集積記憶回路には上述し
た付加的なシフトレジスタを設けるために大きなチップ
表面積を必要とするという問題がある。
したがって、この発明の目的は、データをメモリから
或いはメモリへ高速で、かつ直列か又は並列かの任意の
形で、それでいて付加的なシフトレジスタを必要とせ
ず、従って集積回路上のチップ表面積を小さいままに維
持することができるような、集積記憶回路を提供するこ
とを目的としている。
或いはメモリへ高速で、かつ直列か又は並列かの任意の
形で、それでいて付加的なシフトレジスタを必要とせ
ず、従って集積回路上のチップ表面積を小さいままに維
持することができるような、集積記憶回路を提供するこ
とを目的としている。
上記目的を達成するため、本発明による集積回路は、
各センスアンプ回路が保持機能を有し、各々が前記セン
スアンプ回路の各対の一部をなす多数のセンスアンプ回
路を選択する選択手段が設けられ、かつ、前記センスア
ンプ回路対のある対内の一方のセンスアンプ回路の情報
を当該対内の他方のセンスアンプ回路の情報により直接
置換して上記一方のセンスアンプ回路の情報が破壊され
るようにする転送手段が設けられたことを特徴としてい
る。上記転送手段によれば、ある記憶セルへの又はある
記憶セルからの情報を、隣の列から直接転送するか又は
隣の列へ直接供給することが可能になる。このように、
情報は、ある列から他の列へ伝送することができるか
ら、その情報はいかなる列においても利用可能になる。
さらに、情報をメモリへ或いはメモリから並列に任意に
書き込んだり読み出したりすることができる。また、こ
の集積回路のメモリは、外部から供給されるデータによ
り、当該チップに接続された一個の入力端子のみを介し
て直列にプログラムすることができる。次いで、例え
ば、当該集積回路のオンチップ−マイクロプロセサは、
例えば数ビットからなる命令等のデータを、メモリから
並列に読み出すことができる。
各センスアンプ回路が保持機能を有し、各々が前記セン
スアンプ回路の各対の一部をなす多数のセンスアンプ回
路を選択する選択手段が設けられ、かつ、前記センスア
ンプ回路対のある対内の一方のセンスアンプ回路の情報
を当該対内の他方のセンスアンプ回路の情報により直接
置換して上記一方のセンスアンプ回路の情報が破壊され
るようにする転送手段が設けられたことを特徴としてい
る。上記転送手段によれば、ある記憶セルへの又はある
記憶セルからの情報を、隣の列から直接転送するか又は
隣の列へ直接供給することが可能になる。このように、
情報は、ある列から他の列へ伝送することができるか
ら、その情報はいかなる列においても利用可能になる。
さらに、情報をメモリへ或いはメモリから並列に任意に
書き込んだり読み出したりすることができる。また、こ
の集積回路のメモリは、外部から供給されるデータによ
り、当該チップに接続された一個の入力端子のみを介し
て直列にプログラムすることができる。次いで、例え
ば、当該集積回路のオンチップ−マイクロプロセサは、
例えば数ビットからなる命令等のデータを、メモリから
並列に読み出すことができる。
本発明による集積記憶回路は、センスアンプ回路及び
必要とされる付加的な転送手段（例えばスイッチング素
子）をシフトレジスタとして使用することができ、これ
によりセンスアンプ回路が２重の機能を持つことになる
という、利点を有している。なお、上記の付加的なスイ
ッチング素子は前記先行技術文献におけるシフトレジス
タよりも実質的により少ないチップ表面積しか必用とし
ないので、当該集積記憶回路の全体の表面積はより小さ
い。
必要とされる付加的な転送手段（例えばスイッチング素
子）をシフトレジスタとして使用することができ、これ
によりセンスアンプ回路が２重の機能を持つことになる
という、利点を有している。なお、上記の付加的なスイ
ッチング素子は前記先行技術文献におけるシフトレジス
タよりも実質的により少ないチップ表面積しか必用とし
ないので、当該集積記憶回路の全体の表面積はより小さ
い。
また、本発明による集積記憶回路のある実施例は、前
記対における一方及び他方のセンスアンプ回路が直に隣
接し、かつ、前記一方のセンスアンプ回路の利得が、制
御信号に応じて、前記他方のセンスアンプ回路の利得よ
り高くなるか又は等しくなることを特徴としている。ｎ
番目の列から（ｎ＋１）番目の列への情報の転送、或い
はその逆に（ｎ＋１）番目の列からｎ番目の列への情報
の転送の方向は、対応する列におけるセンスアンプ回路
の各利得に依存する。この場合、情報の転送は、対応す
るセンスアンプ回路の利得が高い方の列から対応するセ
ンスアンプ回路の利得の低い方の列へと行われるから、
その情報の転送方向は規定されることになる。また、あ
る対におけるセンスアンプ回路は直に隣接しているか
ら、それらセンスアンプ回路間の接続には、ほんの少し
のチップ表面積しか必要としない。
記対における一方及び他方のセンスアンプ回路が直に隣
接し、かつ、前記一方のセンスアンプ回路の利得が、制
御信号に応じて、前記他方のセンスアンプ回路の利得よ
り高くなるか又は等しくなることを特徴としている。ｎ
番目の列から（ｎ＋１）番目の列への情報の転送、或い
はその逆に（ｎ＋１）番目の列からｎ番目の列への情報
の転送の方向は、対応する列におけるセンスアンプ回路
の各利得に依存する。この場合、情報の転送は、対応す
るセンスアンプ回路の利得が高い方の列から対応するセ
ンスアンプ回路の利得の低い方の列へと行われるから、
その情報の転送方向は規定されることになる。また、あ
る対におけるセンスアンプ回路は直に隣接しているか
ら、それらセンスアンプ回路間の接続には、ほんの少し
のチップ表面積しか必要としない。
また、本発明による集積記憶回路の他の好ましい実施
例は、センスアンプ回路が結合入出力端を有しているこ
とを特徴としている。結果として、典型的なフリップフ
ロップ構成が達成され、その場合において、ある列にお
けるフリップフロップが主なる機能を持つときはその隣
の列におけるフリップフロップは従の機能を持つことに
なる。かくして、付加的なスイッチング手段を使用しな
くても、記憶セルからの情報の直列読み出しに加えて記
憶セルへの情報の直列書込も可能になる。
例は、センスアンプ回路が結合入出力端を有しているこ
とを特徴としている。結果として、典型的なフリップフ
ロップ構成が達成され、その場合において、ある列にお
けるフリップフロップが主なる機能を持つときはその隣
の列におけるフリップフロップは従の機能を持つことに
なる。かくして、付加的なスイッチング手段を使用しな
くても、記憶セルからの情報の直列読み出しに加えて記
憶セルへの情報の直列書込も可能になる。
また、この発明は、プロセサと、データバスと、メモ
リ回路とを有し、上記プロセサが、上記データバスを介
して、上述した本発明の集積記録回路のように構成され
た上記メモリ回路に接続されているような集積回路にも
関する。かくして、上記プロセサの如何なるプログラミ
ングでも（例えば、上記プロセサが32ビット幅の命令を
有している場合でも）該集積回路の１個のみの接続ピン
を必要とするだけであるから（並列にプログラミングす
る場合には、32個の接続ピンが必要であるのとは対照的
に）、当該集積回路をコンパクトなケースに収容するこ
とができる。
リ回路とを有し、上記プロセサが、上記データバスを介
して、上述した本発明の集積記録回路のように構成され
た上記メモリ回路に接続されているような集積回路にも
関する。かくして、上記プロセサの如何なるプログラミ
ングでも（例えば、上記プロセサが32ビット幅の命令を
有している場合でも）該集積回路の１個のみの接続ピン
を必要とするだけであるから（並列にプログラミングす
る場合には、32個の接続ピンが必要であるのとは対照的
に）、当該集積回路をコンパクトなケースに収容するこ
とができる。
第１図は、本発明による集積記憶回路の一実施例の一
部分を示している。この集積記憶回路は、ｍ行及びｎ列
に配列されれた記憶セルMi,jのマトリクスを有し、ここ
でｍ及びｎは各々行及び列の数である。列ｊ（本実施例
では、ｉは偶数とする）における各記憶セルMi,jは２本
のビット線（BITj及び▲▼）により相互に接続
され、又、同一の行ｉにおける全ての記憶セルは行選択
信号WLiを入力するようになっている。また、この集積
記憶回路は、各列ｊにおいて、結合入出力端を具備する
センスアンプ回路Ajを有している。これら全てのセンス
アンプ回路Ajは、アンプ制御線SAを介して共通制御信号
を入力する。又、奇数列及び遇数列における各センスア
ンプ回路は、第１の選択線FODD及び第２の選択線FEVEN
を各々介して他の制御信号も入力する。又、この集積記
憶回路は、各列ｊにおいて、前記センスアンプ回路Ajの
結合入出力端に結合するスイッチ可能なカスコード素子
SLj及びSRjを有している。これらカスコード素子は、デ
ータ線Djおよび▲▼に各々接続される一方、各列ｊ
において、ビット線BITj及び▲▼に各々接続さ
れている。上記素子SLj及びSRjは、全ての列ｊにおいて
共通の読出制御線▲▼に接続さる一方、奇数列
（1,…,j−1,j＋1,…）及び遇数列（2,…j,j＋2,…）に
おいては各々第１の書込線WRODD及び第２の書込線WREVE
Nに接続されている。更に、この集積記憶回路は、スイ
ッチング素子Ｌ及びＲを有している。これらスイッチン
グ素子は、２つの隣合う列ｊ及びｊ＋１に関しては、デ
ータ線DjをDj+1に、またデータ線▲▼を▲
▼に各々接続することができる。この場合、素子Ljおよ
びRjは、制御信号を前記第２の選択線FEVENに供給する
と、列Ｊを隣の列ｊ＋１に接続し、素子Lj-1およびRj-1
は、前記第１の選択線FODD上の制御信号により、奇数列
ｊ−１を偶数列ｊに接続する。
部分を示している。この集積記憶回路は、ｍ行及びｎ列
に配列されれた記憶セルMi,jのマトリクスを有し、ここ
でｍ及びｎは各々行及び列の数である。列ｊ（本実施例
では、ｉは偶数とする）における各記憶セルMi,jは２本
のビット線（BITj及び▲▼）により相互に接続
され、又、同一の行ｉにおける全ての記憶セルは行選択
信号WLiを入力するようになっている。また、この集積
記憶回路は、各列ｊにおいて、結合入出力端を具備する
センスアンプ回路Ajを有している。これら全てのセンス
アンプ回路Ajは、アンプ制御線SAを介して共通制御信号
を入力する。又、奇数列及び遇数列における各センスア
ンプ回路は、第１の選択線FODD及び第２の選択線FEVEN
を各々介して他の制御信号も入力する。又、この集積記
憶回路は、各列ｊにおいて、前記センスアンプ回路Ajの
結合入出力端に結合するスイッチ可能なカスコード素子
SLj及びSRjを有している。これらカスコード素子は、デ
ータ線Djおよび▲▼に各々接続される一方、各列ｊ
において、ビット線BITj及び▲▼に各々接続さ
れている。上記素子SLj及びSRjは、全ての列ｊにおいて
共通の読出制御線▲▼に接続さる一方、奇数列
（1,…,j−1,j＋1,…）及び遇数列（2,…j,j＋2,…）に
おいては各々第１の書込線WRODD及び第２の書込線WREVE
Nに接続されている。更に、この集積記憶回路は、スイ
ッチング素子Ｌ及びＲを有している。これらスイッチン
グ素子は、２つの隣合う列ｊ及びｊ＋１に関しては、デ
ータ線DjをDj+1に、またデータ線▲▼を▲
▼に各々接続することができる。この場合、素子Ljおよ
びRjは、制御信号を前記第２の選択線FEVENに供給する
と、列Ｊを隣の列ｊ＋１に接続し、素子Lj-1およびRj-1
は、前記第１の選択線FODD上の制御信号により、奇数列
ｊ−１を偶数列ｊに接続する。
以下の説明においては、論理値ロー及び論理値ハイの
信号を、単に、「ロー」及び「ハイ」と呼ぶ。
信号を、単に、「ロー」及び「ハイ」と呼ぶ。
次に、第１図に示した集積記憶回路の部分の動作を、
記憶セルMi,jから情報を読み出す場合、及び記憶セル
Mi,jに情報を書き込む場合について順に説明する。
記憶セルMi,jから情報を読み出す場合、及び記憶セル
Mi,jに情報を書き込む場合について順に説明する。
記憶セルMi,jの一行から情報を読み出すためには、下
記の制御信号が以下のような論理レベルを呈する。すな
わち、先ずワード線WLi上の制御信号（行選択信号）が
ハイとなり、これにより列ｉの全ての記憶セルMi,jが選
択される。この結果、全てのビット線BIT及び▲
▼上に論理信号が現れる。次いで、読出制御線▲
▼上の制御信号がローとなり、これにより全ての列1,
2,…,j,…,nにおけるカスコード素子SLj-1,SRj-1,SLj,S
Rj,SLj+1,SRj+1等が、ビット線BITj及び▲▼を
センスアンプ回路Ajとデータ線Dj及び▲▼に各々接
続する。次いで、アンプ制御線SA上にハイの制御信号が
現れると、各センスアンプ回路Ajはビット線BIT及び▲
▼上並びにデータ線Dj及び▲▼上の情報を受
け取り、これら情報の信号を増幅するとともにそれらを
一時保持する。
記の制御信号が以下のような論理レベルを呈する。すな
わち、先ずワード線WLi上の制御信号（行選択信号）が
ハイとなり、これにより列ｉの全ての記憶セルMi,jが選
択される。この結果、全てのビット線BIT及び▲
▼上に論理信号が現れる。次いで、読出制御線▲
▼上の制御信号がローとなり、これにより全ての列1,
2,…,j,…,nにおけるカスコード素子SLj-1,SRj-1,SLj,S
Rj,SLj+1,SRj+1等が、ビット線BITj及び▲▼を
センスアンプ回路Ajとデータ線Dj及び▲▼に各々接
続する。次いで、アンプ制御線SA上にハイの制御信号が
現れると、各センスアンプ回路Ajはビット線BIT及び▲
▼上並びにデータ線Dj及び▲▼上の情報を受
け取り、これら情報の信号を増幅するとともにそれらを
一時保持する。
各センスアンプ回路Ajの出力端及びデータ線Dj及び▲
▼上に存在する情報は、次いで、例えばオンチップ
−マイクロプロセサ等の、図示せぬ他の回路に並列に転
送される。しかしながら、一つの行ｉの記憶セルMi,jの
読出後に各センスアンプ回路Ajの出力端に存在する情報
を、例えばマイクロプロセサ等の、当該集積記憶回路中
の図示せぬ回路へ、並列の代わりに直列に転送すること
も可能である。本発明による上記のような情報の直列の
提供は、以下のようにして実現される。すなわち、列ｊ
におけるデータ線Dj及び▲▼は、スイッチング素子
Lj及びRjを介して、すぐ隣の列j+1のデータ線Dj+1及び
▲▼に接続される。図は、スイッチング素子L
j-1及びRj-1が列ｊ−１におけるデータ線Dj-1及び▲
▼を列ｊにおけるデータ線Dj及び▲▼に接続
し、又、スイッチング素子Lj及びRjが列ｊにおけるデー
タ線Dj及び▲▼を列ｊ＋１におけるデータ線Dj+1及
び▲▼に接続することを示している。スイッチ
ング素子Lj-1及びRj-1、スイッチング素子Lj+1及びRj+1
等が選択線FODD上のハイの選択信号により選択され、こ
の間スイッチング素子Lj及びRj、スイッチング素子Lj+2
及びRj+2（図示略）等が選択線FEVEN上のロー信号によ
り選択されていないと、情報は列ｊ−１から列ｊへ、又
はその逆に列ｊから列ｊ−１へと流れ得ることになる。
同様に、情報は、列ｊ＋１から列ｊ＋２へ、又はその逆
に列ｊ＋２から列ｊ＋１へと流れ得ることになる。情報
の転送方向、すなわち列ｊから列ｊ＋１へか、又はその
逆に列ｊから列ｊ−１へかは、対応する列ｊ−1,j,j＋
1,j＋２におけるセンスアンプ回路Aj-1,Aj,Aj+1,Aj+2の
各利得に依存する。直列転送の間においては、アンプ制
御線SA上の制御信号はハイであるから、隣のセンスアン
プ回路から情報を入力しているセンスアンプ回路はその
情報を受け取り、かつ、保持することができる。この場
合、情報の転送は、より高い利得のセンスアンプ回路を
伴う列からより低い利得のセンスアンプ回路を有する列
へと行われる。そして、後者の列における情報は、セン
スアンプ回路の利得のより高い隣の列からの新しい情報
によりそこにもともとある情報が置換されるため、失わ
れることになる。
▼上に存在する情報は、次いで、例えばオンチップ
−マイクロプロセサ等の、図示せぬ他の回路に並列に転
送される。しかしながら、一つの行ｉの記憶セルMi,jの
読出後に各センスアンプ回路Ajの出力端に存在する情報
を、例えばマイクロプロセサ等の、当該集積記憶回路中
の図示せぬ回路へ、並列の代わりに直列に転送すること
も可能である。本発明による上記のような情報の直列の
提供は、以下のようにして実現される。すなわち、列ｊ
におけるデータ線Dj及び▲▼は、スイッチング素子
Lj及びRjを介して、すぐ隣の列j+1のデータ線Dj+1及び
▲▼に接続される。図は、スイッチング素子L
j-1及びRj-1が列ｊ−１におけるデータ線Dj-1及び▲
▼を列ｊにおけるデータ線Dj及び▲▼に接続
し、又、スイッチング素子Lj及びRjが列ｊにおけるデー
タ線Dj及び▲▼を列ｊ＋１におけるデータ線Dj+1及
び▲▼に接続することを示している。スイッチ
ング素子Lj-1及びRj-1、スイッチング素子Lj+1及びRj+1
等が選択線FODD上のハイの選択信号により選択され、こ
の間スイッチング素子Lj及びRj、スイッチング素子Lj+2
及びRj+2（図示略）等が選択線FEVEN上のロー信号によ
り選択されていないと、情報は列ｊ−１から列ｊへ、又
はその逆に列ｊから列ｊ−１へと流れ得ることになる。
同様に、情報は、列ｊ＋１から列ｊ＋２へ、又はその逆
に列ｊ＋２から列ｊ＋１へと流れ得ることになる。情報
の転送方向、すなわち列ｊから列ｊ＋１へか、又はその
逆に列ｊから列ｊ−１へかは、対応する列ｊ−1,j,j＋
1,j＋２におけるセンスアンプ回路Aj-1,Aj,Aj+1,Aj+2の
各利得に依存する。直列転送の間においては、アンプ制
御線SA上の制御信号はハイであるから、隣のセンスアン
プ回路から情報を入力しているセンスアンプ回路はその
情報を受け取り、かつ、保持することができる。この場
合、情報の転送は、より高い利得のセンスアンプ回路を
伴う列からより低い利得のセンスアンプ回路を有する列
へと行われる。そして、後者の列における情報は、セン
スアンプ回路の利得のより高い隣の列からの新しい情報
によりそこにもともとある情報が置換されるため、失わ
れることになる。
上記のようなセンスアンプ回路の利得の間の所要の差
別付けは、前記選択線FODD及びFEVEN上の信号によって
も実現される。選択線FODD上に選択信号があり選択線FE
VEN上に選択信号が無い場合は、例えば、センスアンプ
回路Aj-1の利得はセンスアンプ回路Ajの利得よりも高く
なる。第１図においては、センスアンプ回路Aj-1,Aj+1
等及びスイッチング素子Lj-1及びRj-1,スイッチング素
子Lj+1及びRj+1等が全て選択線FODDを介して制御信号を
入力し、センスアンプ回路AjAj+2等及びスイッチング素
子Lj及びRj,スイッチング素子Lj+2及びRj+2等が全て選
択線FEVENを介して制御信号を入力するようになってい
るので、情報の転送は列ｊから列ｊ＋１の方向へと行わ
れる。一方、センスアンプ回路Aj及びAj-1の駆動が逆に
なされ（選択線FODDとFEVENを介する各駆動を選択線FEV
ENとFODDを介する駆動により置き換え）かつスイッチン
グ素子LjとRjの駆動はそのままに維持するか、又は、ス
イッチング素子Lj,Rj及びスイッチング素子Lj-1,Rj-1の
駆動を逆にし、かつセンスアンプ回路Ajの駆動をそのま
まに維持すると、情報転送の方向は逆転し、情報は列ｊ
から列ｊ−１の方向へと転送される。しかしながら、簡
単なマルチプレクサ回路を追加しかつそれに制御信号を
印加するようにすれば、情報転送を列ｊから列ｊ＋１
へ、又は列ｊから列ｊ−１へと、所望のように行わせる
ことが可能になる。この場合、上記の付加的な制御信号
は、上記マルチプレクサ回路をして、センスアンプ回路
Aj,Aj+2等を選択線FODD又はFEVENの何れかに、又、セン
スアンプ回路Aj-1,Aj+1等を選択線FEVEN又はFODDの何れ
かに接続させる。前者の場合は、情報転送が右から左へ
と行われ、後者の場合は、左から右へと行われる。な
お、簡略化のため、以下においては、信号線上の信号を
その信号線の符号により参照する。
別付けは、前記選択線FODD及びFEVEN上の信号によって
も実現される。選択線FODD上に選択信号があり選択線FE
VEN上に選択信号が無い場合は、例えば、センスアンプ
回路Aj-1の利得はセンスアンプ回路Ajの利得よりも高く
なる。第１図においては、センスアンプ回路Aj-1,Aj+1
等及びスイッチング素子Lj-1及びRj-1,スイッチング素
子Lj+1及びRj+1等が全て選択線FODDを介して制御信号を
入力し、センスアンプ回路AjAj+2等及びスイッチング素
子Lj及びRj,スイッチング素子Lj+2及びRj+2等が全て選
択線FEVENを介して制御信号を入力するようになってい
るので、情報の転送は列ｊから列ｊ＋１の方向へと行わ
れる。一方、センスアンプ回路Aj及びAj-1の駆動が逆に
なされ（選択線FODDとFEVENを介する各駆動を選択線FEV
ENとFODDを介する駆動により置き換え）かつスイッチン
グ素子LjとRjの駆動はそのままに維持するか、又は、ス
イッチング素子Lj,Rj及びスイッチング素子Lj-1,Rj-1の
駆動を逆にし、かつセンスアンプ回路Ajの駆動をそのま
まに維持すると、情報転送の方向は逆転し、情報は列ｊ
から列ｊ−１の方向へと転送される。しかしながら、簡
単なマルチプレクサ回路を追加しかつそれに制御信号を
印加するようにすれば、情報転送を列ｊから列ｊ＋１
へ、又は列ｊから列ｊ−１へと、所望のように行わせる
ことが可能になる。この場合、上記の付加的な制御信号
は、上記マルチプレクサ回路をして、センスアンプ回路
Aj,Aj+2等を選択線FODD又はFEVENの何れかに、又、セン
スアンプ回路Aj-1,Aj+1等を選択線FEVEN又はFODDの何れ
かに接続させる。前者の場合は、情報転送が右から左へ
と行われ、後者の場合は、左から右へと行われる。な
お、簡略化のため、以下においては、信号線上の信号を
その信号線の符号により参照する。
情報を当該集積記憶回路の図示せぬ回路に直列に転送
するには、制御信号FODD及びFEVENは、時間的に見て、
以下のようなレベルを呈する。すなわち、制御信号SAが
ハイ、制御信号FODDがハイ、そして制御信号FEVENがロ
ーとなり、かくして、情報転送が列ｊ−１から列ｊへ、
列ｊ＋１から列ｊ＋２へ、等のように行われる。次い
で、制御信号FODDがローとなり、制御信号FEVENがハイ
となり、かくして、情報転送が列ｊから列ｊ＋１へ、列
ｊ＋２から列ｊ＋３へ、等のように行われる。そして、
制御信号FODDが再びハイ、制御信号FEVENが再びローと
なり、かくして、情報転送が次の列へとなされる。この
ように、全ての所望の情報が当該集積記憶回路における
図示せぬ回路に転送されるまで、制御信号FODDおよびFE
VENは交互にハイ及びローとなる。制御信号FODD及びFEV
ENの上述したシーケンスは、奇数列ｊ−1,j＋１等にお
けるメモリ情報を、当該記憶回路の最終列ｎを介して、
当該集積記憶回路の回路（図示略）へ提供することを保
証する。上述したのと同様の制御信号FODD及びFEVENの
シーケンスを用いるが、メモリ情報がセンスアンプ回路
Ajの結合入出力端で利用可能になった後における信号FO
DD及びFEVENの初期値を、各々ロー及びハイにすれば、
情報は遇数列j,j＋２等から当該集積記憶回路の図示せ
ぬ回路に提供される。従って、記憶セルMi,jの一行を完
全に直列に読み出すには、２つの工程を行う、すなわ
ち、奇数列ｊ−1,j＋１等の直列読出に続いて偶数列j,j
＋２等の直列読出を行うか、又は、偶数列の読出に続い
て当該記憶回路の奇数列の読出を行う必要がある。
するには、制御信号FODD及びFEVENは、時間的に見て、
以下のようなレベルを呈する。すなわち、制御信号SAが
ハイ、制御信号FODDがハイ、そして制御信号FEVENがロ
ーとなり、かくして、情報転送が列ｊ−１から列ｊへ、
列ｊ＋１から列ｊ＋２へ、等のように行われる。次い
で、制御信号FODDがローとなり、制御信号FEVENがハイ
となり、かくして、情報転送が列ｊから列ｊ＋１へ、列
ｊ＋２から列ｊ＋３へ、等のように行われる。そして、
制御信号FODDが再びハイ、制御信号FEVENが再びローと
なり、かくして、情報転送が次の列へとなされる。この
ように、全ての所望の情報が当該集積記憶回路における
図示せぬ回路に転送されるまで、制御信号FODDおよびFE
VENは交互にハイ及びローとなる。制御信号FODD及びFEV
ENの上述したシーケンスは、奇数列ｊ−1,j＋１等にお
けるメモリ情報を、当該記憶回路の最終列ｎを介して、
当該集積記憶回路の回路（図示略）へ提供することを保
証する。上述したのと同様の制御信号FODD及びFEVENの
シーケンスを用いるが、メモリ情報がセンスアンプ回路
Ajの結合入出力端で利用可能になった後における信号FO
DD及びFEVENの初期値を、各々ロー及びハイにすれば、
情報は遇数列j,j＋２等から当該集積記憶回路の図示せ
ぬ回路に提供される。従って、記憶セルMi,jの一行を完
全に直列に読み出すには、２つの工程を行う、すなわ
ち、奇数列ｊ−1,j＋１等の直列読出に続いて偶数列j,j
＋２等の直列読出を行うか、又は、偶数列の読出に続い
て当該記憶回路の奇数列の読出を行う必要がある。
記憶セルMi,jの行ｉへの情報の書込みも、同記憶セル
からの情報の並列又は直列での読み出しに関して既に説
明したように、２つの異なる方法により実現することが
できる。データ線へ情報を並列に提供する場合には、当
該情報は、ハイの制御信号SAによりセンスアンプ回路SA
により受け取られると共に保持される。次いで、ハイの
信号WRODD,WREVEN及びWLiにより、この情報は行ｉの記
憶セルMi,jに記憶される。他の例として、センスアンプ
回路Aj-1,Aj,Aj+1等によるのに代えて、データ線Dj-1及
び▲▼，データ線Dj及び▲▼，データ線D
j+1及び▲▼等に結合された他の駆動回路（第
１図には図示せず）によっても情報を記憶セルMi,jに記
憶することができる。一方、本実施例においては、記憶
セルの一つの行への情報の直列書込みは以下のようにし
て行われる。すなわち、先ず、当該記憶回路の第１の列
１のデータ線D1及び▲▼に情報が与えられる。そし
て、制御信号SAがハイにされる。次いで、制御信号FODD
がハイにされる一方、制御信号FEVENがローにされる。
結果として、隣の列２のセンスアンプ回路A2がこの情報
を受け取る。次いで、制御信号FEVENがハイにされ制御
信号FODDがローにされる。かくして当該情報は第３の列
３のセンスアンプ回路A3により受け取られる。次に、新
たな情報が第１の列１のデータ線D1及び▲▼に与え
られ、その後、制御信号FODDが再びハイとされ制御信号
FEVENがローとされ、以下同様の動作が行われる。この
様にして、情報は列ｊから列ｊ＋１へと直列にシフトさ
れる。記憶セルからの前述した直列読出と同様に、記憶
セルの一つの行への情報の直列書込みも２つの工程によ
り行わなければならない。すなわち、第１の工程におい
ては、記憶セルの例えばｉ番目の行の奇数列に対して書
込みが行われ、かつ、第２の工程においては該記憶セル
の遇数列に対して書込みが行われるが、又はこれらの逆
が行われる。この場合、制御信号WRODD及びWREVENを用
いてカスコード素子SL及びSRを駆動することにより、第
１及び第２の工程においてセンスアンプ回路にシフトさ
れた情報を、各々、奇数列及び遇数列の、又は、遇性列
及び奇数列の記憶セルに書き込むことができる。
からの情報の並列又は直列での読み出しに関して既に説
明したように、２つの異なる方法により実現することが
できる。データ線へ情報を並列に提供する場合には、当
該情報は、ハイの制御信号SAによりセンスアンプ回路SA
により受け取られると共に保持される。次いで、ハイの
信号WRODD,WREVEN及びWLiにより、この情報は行ｉの記
憶セルMi,jに記憶される。他の例として、センスアンプ
回路Aj-1,Aj,Aj+1等によるのに代えて、データ線Dj-1及
び▲▼，データ線Dj及び▲▼，データ線D
j+1及び▲▼等に結合された他の駆動回路（第
１図には図示せず）によっても情報を記憶セルMi,jに記
憶することができる。一方、本実施例においては、記憶
セルの一つの行への情報の直列書込みは以下のようにし
て行われる。すなわち、先ず、当該記憶回路の第１の列
１のデータ線D1及び▲▼に情報が与えられる。そし
て、制御信号SAがハイにされる。次いで、制御信号FODD
がハイにされる一方、制御信号FEVENがローにされる。
結果として、隣の列２のセンスアンプ回路A2がこの情報
を受け取る。次いで、制御信号FEVENがハイにされ制御
信号FODDがローにされる。かくして当該情報は第３の列
３のセンスアンプ回路A3により受け取られる。次に、新
たな情報が第１の列１のデータ線D1及び▲▼に与え
られ、その後、制御信号FODDが再びハイとされ制御信号
FEVENがローとされ、以下同様の動作が行われる。この
様にして、情報は列ｊから列ｊ＋１へと直列にシフトさ
れる。記憶セルからの前述した直列読出と同様に、記憶
セルの一つの行への情報の直列書込みも２つの工程によ
り行わなければならない。すなわち、第１の工程におい
ては、記憶セルの例えばｉ番目の行の奇数列に対して書
込みが行われ、かつ、第２の工程においては該記憶セル
の遇数列に対して書込みが行われるが、又はこれらの逆
が行われる。この場合、制御信号WRODD及びWREVENを用
いてカスコード素子SL及びSRを駆動することにより、第
１及び第２の工程においてセンスアンプ回路にシフトさ
れた情報を、各々、奇数列及び遇数列の、又は、遇性列
及び奇数列の記憶セルに書き込むことができる。
第２図は第１図に示した集積記憶回路の一部の好まし
い実施例、即ち、スイッチング素子Lj-1及びRj-1,スイ
ッチング素子Lj及びRj、並びに、センスアンプ回路
Aj-1,Aj,Aj+1等の好ましい実施例、を詳細に示すもので
ある。上記スイッチング素子Lj-1及びRj-1,スイッチン
グ素子Lj及びRj等の各々はｎ型トランジスタN5及びN6を
有し、また、各センスアンプ回路Ａは４個のｎ型トラン
ジスタN1,N2,N3,N4と２個のｐ型トランジスタP1,P2を有
している。上記トランジスタN1,N2の各ソースは互いに
接続されると共にトランジスタN3,N4の各ドレインに接
続されている。トランジスタN1,P1のドレイン及びトラ
ンジスタN2,P2のドレインは各々互いに接続されると共
に、トランジスタN2,P2のゲート及びトランジスタN1,P1
のゲートに各々接続され、かつ、データ線Ｄ及びに各
々接続されている。トランジスタP1,P2のソース及びト
ランジスタN3,N4のソースは電源供給端子V2及びV1に各
々接続されている。そして、列ｊにおけるトランジスタ
N3のゲート及びトランジスタN4のゲートは、制御信号SA
及び制御信号FEVENを各々入力する。
い実施例、即ち、スイッチング素子Lj-1及びRj-1,スイ
ッチング素子Lj及びRj、並びに、センスアンプ回路
Aj-1,Aj,Aj+1等の好ましい実施例、を詳細に示すもので
ある。上記スイッチング素子Lj-1及びRj-1,スイッチン
グ素子Lj及びRj等の各々はｎ型トランジスタN5及びN6を
有し、また、各センスアンプ回路Ａは４個のｎ型トラン
ジスタN1,N2,N3,N4と２個のｐ型トランジスタP1,P2を有
している。上記トランジスタN1,N2の各ソースは互いに
接続されると共にトランジスタN3,N4の各ドレインに接
続されている。トランジスタN1,P1のドレイン及びトラ
ンジスタN2,P2のドレインは各々互いに接続されると共
に、トランジスタN2,P2のゲート及びトランジスタN1,P1
のゲートに各々接続され、かつ、データ線Ｄ及びに各
々接続されている。トランジスタP1,P2のソース及びト
ランジスタN3,N4のソースは電源供給端子V2及びV1に各
々接続されている。そして、列ｊにおけるトランジスタ
N3のゲート及びトランジスタN4のゲートは、制御信号SA
及び制御信号FEVENを各々入力する。
この第２図に示す回路は以下のように動作する。すな
わち、制御信号FEVENがハイであり、制御信号FODDがロ
ーであり、かつ、制御信号SAがハイである場合は、トラ
ンジスタN3,N4は共に導通するので、比較的大きな電流
が第１の電源供給端子V1に流れる。結果として、センス
アンプ回路Ajの利得は、制御信号SAによってのみ駆動さ
れ制御信号FODDによっては駆動されないセンスアンプ回
路Aj+1の利得を越えることになる。かくして、第１図の
回路の動作の説明において既に述べたように、情報は列
ｊから隣の列ｊ＋１に転送される。
わち、制御信号FEVENがハイであり、制御信号FODDがロ
ーであり、かつ、制御信号SAがハイである場合は、トラ
ンジスタN3,N4は共に導通するので、比較的大きな電流
が第１の電源供給端子V1に流れる。結果として、センス
アンプ回路Ajの利得は、制御信号SAによってのみ駆動さ
れ制御信号FODDによっては駆動されないセンスアンプ回
路Aj+1の利得を越えることになる。かくして、第１図の
回路の動作の説明において既に述べたように、情報は列
ｊから隣の列ｊ＋１に転送される。
次に、第３図は、第１図に示したカスコード素子SLj
及びSRj,カスコード素子SLj+1及びSRj+1等の好ましい実
施例を詳細に示すものである。この図において、カスコ
ード素子SL及びSRの各々は、並列に接続されたｎ型トラ
ンジスタN7とｐ型トランジスタP3、及び並列に接続され
たｎ型トランジスタN8とＰ型トランジスタP4を有してい
る。この場合、遇数列（2,4,6…）におけるトランジス
タN7及びN8のゲートは制御信号WREVENに結合され、奇数
列（1,3,5…）におけるトランジスタN7及びN8のゲート
は制御信号WRODDに結合されている。又、各列における
カスコード素子SL及びSRのトランジスタP3及びP4のゲー
トは制御信号▲▼により制御される。
及びSRj,カスコード素子SLj+1及びSRj+1等の好ましい実
施例を詳細に示すものである。この図において、カスコ
ード素子SL及びSRの各々は、並列に接続されたｎ型トラ
ンジスタN7とｐ型トランジスタP3、及び並列に接続され
たｎ型トランジスタN8とＰ型トランジスタP4を有してい
る。この場合、遇数列（2,4,6…）におけるトランジス
タN7及びN8のゲートは制御信号WREVENに結合され、奇数
列（1,3,5…）におけるトランジスタN7及びN8のゲート
は制御信号WRODDに結合されている。又、各列における
カスコード素子SL及びSRのトランジスタP3及びP4のゲー
トは制御信号▲▼により制御される。
この第３図に示す回路は、以下のように動作する。な
お、カスコード素子SL及びSRの機能自体は第１図を参照
して既に説明したから、ここでは、上記ｎ型及びｐ型ト
ランジスタの動作についてのみ説明する。制御信号▲
▼がローの場合は、当該集積記憶回路の全てのカ
スコード素子SL及びSRにおけるトランジスタP3及びP4が
導通する。かくして、各列ｊにおいては、ビット線BITj
がデータ線Djに接続され、ビット線▲▼がデー
タ線ｊに接続される。トランジスタP3及びP4として
は、ｎ型トランジスタの代わりにｐ型トランジスタを使
用することが好ましい。これは、ビット線BITj及び▲
▼上の電圧が、記憶セルMi,jから情報が読み出さ
れた場合には、通常、制御信号▲▼の電圧とｐ
型トランジスタのスレシュホールド電圧VTHPとの和（こ
の和は、電源電圧が例えば5Vの場合、約1Vに等しい）よ
りも大きいから、トランジスタP3及びP4の各両端間に電
圧損失が発生しないからである。また、トランジスタN7
及びN8としては、ｎ型トランジスタを用いるのが好まし
い。これは、記憶セルMi,jをビット線BITj及び▲
▼に接続するトランジスタ（図には示されていない）
も通常ｎ型トランジスタであるから、ビット線BITj及び
▲▼を介して記憶セルMi,jに書込動作を行う場
合にローレベルに関してはスレシュホールド電圧損失が
発生しないからである。
お、カスコード素子SL及びSRの機能自体は第１図を参照
して既に説明したから、ここでは、上記ｎ型及びｐ型ト
ランジスタの動作についてのみ説明する。制御信号▲
▼がローの場合は、当該集積記憶回路の全てのカ
スコード素子SL及びSRにおけるトランジスタP3及びP4が
導通する。かくして、各列ｊにおいては、ビット線BITj
がデータ線Djに接続され、ビット線▲▼がデー
タ線ｊに接続される。トランジスタP3及びP4として
は、ｎ型トランジスタの代わりにｐ型トランジスタを使
用することが好ましい。これは、ビット線BITj及び▲
▼上の電圧が、記憶セルMi,jから情報が読み出さ
れた場合には、通常、制御信号▲▼の電圧とｐ
型トランジスタのスレシュホールド電圧VTHPとの和（こ
の和は、電源電圧が例えば5Vの場合、約1Vに等しい）よ
りも大きいから、トランジスタP3及びP4の各両端間に電
圧損失が発生しないからである。また、トランジスタN7
及びN8としては、ｎ型トランジスタを用いるのが好まし
い。これは、記憶セルMi,jをビット線BITj及び▲
▼に接続するトランジスタ（図には示されていない）
も通常ｎ型トランジスタであるから、ビット線BITj及び
▲▼を介して記憶セルMi,jに書込動作を行う場
合にローレベルに関してはスレシュホールド電圧損失が
発生しないからである。
なお、第２図及び第３図に示した各ｐ型トランジスタ
は、ｐチャンネルの電界効果トランジスタまたはバイポ
ーラpnpトランジスタの何れでもよく、又、第２図及び
第３図の各ｎ型トランジスタは、ｎチャンネル電界効果
トランジスタまたはバイポーラnpnトランジスタの何れ
でもよい。
は、ｐチャンネルの電界効果トランジスタまたはバイポ
ーラpnpトランジスタの何れでもよく、又、第２図及び
第３図の各ｎ型トランジスタは、ｎチャンネル電界効果
トランジスタまたはバイポーラnpnトランジスタの何れ
でもよい。
第１図は、本発明による集積記憶回路の一実施例を示す
ブロック図、 第２図は、第１図に示す記憶回路の一部の好ましい実施
例の詳細を示す回路図、 第３図は、第１図に示す記憶回路の他の部分の好ましい
実施例の詳細を示す回路図である。 Ａ……センスアンプ回路、BIT……ビット線、Ｄ……デ
ータ線、L,R……スイッチング素子、Ｍ……記憶セル、S
L,SR……カスコード素子。
ブロック図、 第２図は、第１図に示す記憶回路の一部の好ましい実施
例の詳細を示す回路図、 第３図は、第１図に示す記憶回路の他の部分の好ましい
実施例の詳細を示す回路図である。 Ａ……センスアンプ回路、BIT……ビット線、Ｄ……デ
ータ線、L,R……スイッチング素子、Ｍ……記憶セル、S
L,SR……カスコード素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロエロフ・ハーマン・ウィレム・サルタ ーズ オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 昭61−50285（ＪＰ，Ａ) 特開 昭61−80591（ＪＰ，Ａ) 特開 昭61−94295（ＪＰ，Ａ) 欧州公開178922（ＥＰ，Ａ２)
Claims (13)
- 【請求項１】各列がそれら自身のセンスアンプ回路を持
ち、これらセンスアンプ回路が各々のセンスアンプ回路
出力端において外部へ提供する出力信号を形成する集積
記憶回路において、 前記の各センスアンプ回路は保持機能を有し、 各々が前記センスアンプ回路の各対の一部をなす多数の
センスアンプ回路を選択する選択手段が設けられ、か
つ、 前記センスアンプ回路対のある対内の一方のセンスアン
プ回路の情報を当該対内の他方のセンスアンプ回路の情
報により直接置換して上記一方のセンスアンプ回路の情
報が破壊されるようにする転送手段が設けられ、 たことを特徴とする集積記憶回路。 - 【請求項２】請求項１に記載の集積記憶回路において、
前記対における一方及び他方のセンスアンプ回路が直に
隣接し、かつ、前記一方のセンスアンプ回路の利得が、
制御信号に応じて、前記他方のセンスアンプ回路の利得
より高くなるか又は等しくなることを特徴とする集積記
憶回路。 - 【請求項３】請求項１又は２に記載の集積記憶回路にお
いて、前記センスアンプ回路が、結合入出力端を有して
いることを特徴とする集積記憶回路。 - 【請求項４】請求項１ないし３のいずれかの項に記載の
集積記憶回路において、前記マトリクスのある列におけ
るセンスアンプ回路の各入力端は個別にスイッチ可能な
カスコード素子を介して対応する列のビット線に接続さ
れ、該カスコード素子は２つの異なる制御信号を入力す
るように構成されていることを特徴とする集積記憶回
路。 - 【請求項５】請求項１ないし３のいずれかの項に記載の
集積記憶回路において、前記転送手段の各々がｎ型のト
ランジスタを有していることを特徴とする集積記憶回
路。 - 【請求項６】請求項４に記載の集積記憶回路において、
前記スイッチ可能なカスコード素子の各々がｐ型トラン
ジスタとｎ型トランジスタとの並列接続を有しているこ
とを特徴とする集積記憶回路。 - 【請求項７】請求項５に記載の集積記憶回路において、
前記ｎ型トランジスタの制御電極は、奇数列からそれよ
り列数の増加する遇数列への間では第１の制御信号を入
力するよう構成され、偶数列からそれより列数の増加す
る奇数列への間では第２の制御信号を入力するよう構成
されていることを特徴とする集積記憶回路。 - 【請求項８】請求項６に記載の集積記憶回路において、
前記スイッチ可能なカスコード素子の各々のｐ型トラン
ジスタの制御電極は読出信号を入力するように構成さ
れ、奇数列及び遇数列における前記スイッチ可能なカス
コード素子の各ｎ型トランジスタの制御電極は第１の書
込信号及び第２の書込信号を各々入力するように構成さ
れていることを特徴とする集積記憶回路。 - 【請求項９】請求項７に記載の集積記憶回路において、
奇数列及び遇数列における前記センスアンプ回路は、前
記第１の制御信号及び前記第２の制御信号を各々入力す
るか、又は前記第２の制御信号及び前記第１の制御信号
を各々入力するように構成されていることを特徴とする
集積記憶回路。 - 【請求項１０】請求項９に記載の集積記憶回路であっ
て、かつ、前記各センスアンプ回路がｎ型トランジスタ
によりスイッチオン又はスイッチオフされる集積記憶回
路において、上記ｎ型トランジスタに並列に他のｎ型ト
ランジスタを付加的に接続し、この付加的トランジスタ
の制御電極が前記第１の制御信号又は前記第２の制御信
号を入力するように構成されていることを特徴とする集
積記憶回路。 - 【請求項１１】請求項５、６、７、８又は10に記載の集
積記憶回路において、前記ｎ型トランジスタはｎチャン
ネル電界効果トランジスタか又はバイポーラnpnトラン
ジスタの何れかであり、前記ｐ型トランジスタはｐチャ
ンネル電界効果トランジスタか又はバイポーラpnpトラ
ンジスタの何れかであることを特徴とする集積記憶回
路。 - 【請求項１２】プロセサと、データバスと、メモリ回路
とを有し、前記プロセサが、前記データバスを介して、
請求項１ないし11のいずれかの項に記載の集積記憶回路
のように構成された前記メモリ回路の並列入力端及び出
力端に接続されていることを特徴とする集積回路。 - 【請求項１３】請求項12に記載の集積回路において、前
記メモリ回路の直列入力／出力端が当該集積回路の接続
ピンに接続されていることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8802125A NL8802125A (nl) | 1988-08-29 | 1988-08-29 | Geintegreerde geheugenschakeling met parallelle en seriele in- en uitgang. |
| NL8802125 | 1988-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298889A JPH0298889A (ja) | 1990-04-11 |
| JP2649847B2 true JP2649847B2 (ja) | 1997-09-03 |
Family
ID=19852817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215895A Expired - Lifetime JP2649847B2 (ja) | 1988-08-29 | 1989-08-22 | 並列及び直列入出力端を有する集積記憶回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5014244A (ja) |
| EP (1) | EP0361561B1 (ja) |
| JP (1) | JP2649847B2 (ja) |
| KR (1) | KR970004068B1 (ja) |
| DE (1) | DE68914073T2 (ja) |
| FI (1) | FI894009A (ja) |
| IE (1) | IE63249B1 (ja) |
| NL (1) | NL8802125A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3035995B2 (ja) * | 1990-06-29 | 2000-04-24 | ソニー株式会社 | マルチポートメモリ |
| JPH04192809A (ja) * | 1990-11-27 | 1992-07-13 | Kawasaki Steel Corp | プログラマブル集積回路 |
| US5325500A (en) * | 1990-12-14 | 1994-06-28 | Xerox Corporation | Parallel processing units on a substrate, each including a column of memory |
| JP3432548B2 (ja) * | 1993-07-26 | 2003-08-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3517489B2 (ja) * | 1995-09-04 | 2004-04-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置 |
| US6061417A (en) * | 1998-12-03 | 2000-05-09 | Xilinx, Inc. | Programmable shift register |
| CN102442482A (zh) * | 2011-09-30 | 2012-05-09 | 王宁雷 | 一种保温箱 |
| EP3262646B1 (en) * | 2015-05-08 | 2019-03-13 | SanDisk Technologies LLC | Fast read for non-volatile storage |
| WO2016182753A1 (en) * | 2015-05-08 | 2016-11-17 | Sandisk Technologies Llc | Data mapping for non-volatile storage |
| US9703719B2 (en) | 2015-05-08 | 2017-07-11 | Sandisk Technologies Llc | Fast read for non-volatile storage |
| CN114097037A (zh) * | 2019-05-16 | 2022-02-25 | 艾克斯安耐杰克有限公司 | 可移位存储器和操作可移位存储器的方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4041474A (en) * | 1973-10-11 | 1977-08-09 | U.S. Philips Corporation | Memory matrix controller |
| US4445201A (en) * | 1981-11-30 | 1984-04-24 | International Business Machines Corporation | Simple amplifying system for a dense memory array |
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| US4644503A (en) * | 1983-12-30 | 1987-02-17 | International Business Machines Corporation | Computer memory system with integrated parallel shift circuits |
| JPS60178562A (ja) * | 1984-02-25 | 1985-09-12 | Fuji Xerox Co Ltd | デ−タ転送方法 |
| JPS6150285A (ja) * | 1984-08-20 | 1986-03-12 | Fujitsu Ltd | シリアルメモリ装置 |
| JPS6180591A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS6194295A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| EP0214050B1 (en) * | 1985-08-30 | 1991-08-14 | STMicroelectronics, Inc. | Parallel row-to-row data transfer in random access memories |
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| FR2600323B1 (fr) * | 1986-06-18 | 1991-02-15 | Omnium Traitement Valorisa | Dispositif de transfert de gaz et flottation dans le traitement d'eau a epurer |
| JPH07118193B2 (ja) * | 1986-09-18 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置 |
| US4897816A (en) * | 1989-04-03 | 1990-01-30 | Tektronix, Inc. | Serial dynamic memory shift register |
-
1988
- 1988-08-29 NL NL8802125A patent/NL8802125A/nl not_active Application Discontinuation
-
1989
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