JP2575220B2 - セル交換装置 - Google Patents
セル交換装置Info
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Description
の種々の情報をブロック化したセルを、高速で交換する
セル交換装置に関するものである。
た明細書および図面に示された従来のセル交換装置を示
すブロック図である。図において、11〜1nはパケットが
入力されるn本の入線であり、このパケットは固定長
で、それぞれがコード化された宛先情報を含むヘッダ部
を備えている。21〜2mは前記パケットがそのヘッダ部に
て指定された宛先に応じて出力されるm本の出線であ
る。31〜3lは入力された前記パケットが一時的に蓄積さ
れるl個のバッファであり、4はパケットが入力された
入線11〜1nを、空いているバッファ31〜3lに接続する空
きバッファ選択スイッチである。
れ、対応付けられたバッファ31〜3lに蓄積されるパケッ
トの、ヘッダ部のみを抽出して記憶するヘッダ記憶回路
である。61〜6lはこれら各ヘッダ記憶回路51〜5lに対応
して設けられ、対応するヘッダ記憶回路51〜5lの記憶内
容に該当する出力ラインに送出する出力のみを有意にす
る出線選択回路である。
れ、前記各出線選択回路61〜6lの送出する出力を受け
て、それを前記バッファ31〜3lのバッファ番号にコード
化するエンコーダである。81〜8mはエンコーダ71〜7m対
応に設けられ、各エンコーダ71〜7mにてコード化された
バッファ番号が書き込まれ、それが入力された順番に読
み出されるファーストイン・ファーストアウト(以下FI
FOという)タイプのFIFOメモリである。91〜9mは各出線
21〜2m対応に用意されて、対応するFIFOメモリ81〜8mか
ら出力されるバッファ番号によって制御され、バッファ
31〜3lに蓄積されているパケットをそのヘッダ部で指定
される出線21〜2mに出力するバッファ接続スイッチであ
る。
代わりにパケットを用いているが、マルチメディア情報
をブロック単位に分割し、それに宛先情報を含んだヘッ
ダを付加しているという点では、セルもパケットも同じ
ものを表現している。ただし、一般的にはパケットは1
つのブロックの長さが可変長として扱われるのに対し
て、セルは国際標準で規定された固定長として扱われて
いる点で異なっている。
部の信号のタイミングを示すタイムチャートで、バッフ
ァ31および3lが空いている時、入線11と1nから出線21宛
のパケットを同時に受信した場合の制御の流れを示して
いる。また、ここで扱われるパケットは前述のように固
定長であり、そのヘッダ部は宛先情報としてコード化さ
れた出線番号を含むものとする。
択スイッチ4はバッファ31〜3l中の空いている1つを選
択し、それをパケットの到着した入線11〜1nと接続す
る。ここで、第5図(イ)および(ロ)に示すように、
ヘッダ部にて同一の出線21の出線番号“1"が宛先として
指定されたパケットが、入線11と1nから同時に到着した
場合、空きバッファ選択スイッチ4は、例えば入線11〜
1nを若番順に、そして空いているバッファ31〜3lも若番
順に選んでそれらを接続する。従って、この場合、空き
バッファ選択スイッチ4によって入線11がバッファ3
1に、入線1nがバッファ3lにそれぞれ接続され、入線11
に到着したパケットAがバファ31に、入線1nに到着した
パケットBがバッファ3lにそれぞれ蓄積される。
って、前記パケットAはバファ31に対応するヘッダ記憶
回路51に、パケットBはバッファ3lに対応するヘッダ記
憶回路5lにも供給される。ここで、ヘッダ記憶回路51〜
5lは受け取った各パケットのヘッダ部のみを抽出してそ
の内容である出線番号を記憶するものである。従って、
ヘッダ記憶回路51および5lには、それぞれ出線21の出線
番号“1"が記憶される。これらヘッダ記憶回路51〜5lの
内容はそれぞれ対応する出線選択回路61〜6lに送られ、
各出線選択回路61〜6lは対応するヘッダ記憶回路51〜5l
の内容が指定する出線番号に対応した出力ラインに送出
される出力のみを有意、即ち“1"にし、他の出力ライン
へ送出される出力は無意、即ち“0"のままとする。
5図(ハ)に示すように“1"とし、出線選択回路6lはエ
ンコーダ71への出力を第5図(ニ)示すように“1"とす
る。ここで、エンコーダ71〜7mは出線選択回路61〜6l中
のいずれかの出力が“1"になると、該当する出線選択回
路61〜6lが対応付けられたバッファ31〜3lのバッファ番
号をコード化し、それを自身に対応付けられたFIFOメモ
リ81〜8mに格納する。第5図(ハ)および(ニ)のよう
に、2つの出線選択回路61および6lの出力が同時に“1"
になった場合、エンコーダ71はバッファ番号を、例えば
若番順にFIFOメモリ81に格納する。
番号が先に格納され、それに続いてバッファ3lのバッ
ファ番号が格納される。バッファ接続スイッチ91〜9m
は対応付けられたFIFOメモリ81〜8mから、そこに格納さ
れているバッファ番号を格納された順番に従って読み出
し、そのバッファ番号〜が付与されたバッファ31〜
3lを自身に対応付けられた出線21〜2mに接続する。
ようにFIFOメモリ81よりまずバファ番号を読み出し、
その接続処理の終了後、次のパケット番号を読み出
す。バッファ番号が読み出されると、まずバッファ31
を出線21に接続して、第5図(ヘ)に示すようにバッフ
ァ31に蓄積されたパケットAを出線21へ出力する。出線
21へのパケットAの送出が完了すると、前述のようにパ
ケット番号が読み出され、同時にしてバッファ3lが出
線21に接続されて、第5図(ト)のごとくバッファ3lに
蓄積されたパケットBが出線21へ出力される。従って、
出線21には、第5図(チ)に示すようにパケットAとB
が連続して出力される。
2mに送出する都度、該当するバッファ31〜3lを解放し、
それを空きバッファ選択スイッチ4に知らせて以降のパ
ケットの受信に備える。
で、バッファ31〜3lからセル(パケット)を読み出す
際、他のセルとの衝突を避けるために1つのバッファ31
〜3lには1つのセルしか蓄積することができず、セルの
書き込み数がバッファ31〜3lの数を超えた場合、そのセ
ルは廃棄されることになり、また、セルの廃棄率を下げ
るためには非常に多くのバッファ31〜3lを用意する必要
があり、さらに、その結果としてバッファ31〜3lと入線
11〜1nおよび出線21〜2mの接続のための、空きバッファ
選択スイッチ4およびバッファ接続スイッチ91〜9mの規
模が大きくなってしまうなどの問題点があった。
れたもので、バッファの数を少なくしてもセルが衝突し
て廃棄されることが少なく、バッファと入線および出線
とを接続するスイッチの規模を小さくすることのできる
セル交換装置を得ることを目的とする。
情報を含むヘッダ部よりなるセルを第1のスイッチを制
御してバッファメモリ書き込みまたは、前記書き込んだ
セルを第2のスイッチを制御してバッファメモリから読
み出し、このバッファメモリのバッファ番号とそのアド
レスを前記セルが順序逆転しないように管理する宛先別
待ち行列、および同時に複数のセルが同一の前記バッフ
ァメモリに書き込まれることのないように、書き込み管
理メモリで前記宛先別待ち行列をバッファ番号の表にし
て管理するようにしたものである。
先情報を含むヘッダ部よりなるセルを第1のスッチを制
御してバッファメモリに書き込みまたは、前記書き込ん
だセルを第2のスイッチを制御してバッファメモリから
読み出し、このバッファメモリのバッファ番号とそのア
ドレスを前記セルが順序逆転しないように管理する宛先
別待ち行列、および同時に複数のセルが同一の前記バッ
ファメモリに書き込まれることのないように、書き込み
管理メモリで前記宛先別待ち行列をバッファ番号の表に
して管理することにより、入力セルをバッファメモリか
ら読み出す時に生じる複数のセル間の競合を低減、防止
できるようになる。
1図において、1は入線番号I0,I1,…が付与されて、宛
先情報としての出線番号を含むヘッダ部とデータ部より
成るセルが入力される複数本(この実施例では4本)の
入線、2は出線番号O0,O1,…が付与されて、セルがその
ヘッダ部にて指定された宛先に応じて出力される複数本
(この実施例4本)の出線である。10は前記各入線1の
それぞれに対応して設けられ、対応する入線1より入力
されたセルのヘッダ部より宛先の出線2を検出するヘッ
ダ処理回路である。
され、指定されたアドレスに前記セルを蓄積して、その
アドレスを指定することによって書き込みの際の順序と
は無関係に蓄積されたセルを読み出すことができる複数
個(この実施例では6個)のバッファで、1つのバッフ
ァ11に複数個(例えば3個)のセルを蓄積できる点で第
4図に示す従来のバッファ31〜3lとは異なっている。12
はこのバッファ11の各々に対応して設けられ、例えばFI
FOタイプのメモリを用いて空きアドレスの管理を行い、
対応付けられたバッファ11にリードアドレスおよびライ
トアドレスを与える記憶制御回路である。
択的に接続する入線空間スイッチであり、14は各バッフ
ァ11を所定の出線2に選択的に接続する出線空間スイッ
チである。15は入線空間スイッチ13のスイッチングを制
御してセルが蓄積されるバッファ11の選択を行うととも
に、出線空間スイッチ14のスイッチングを制御して、バ
ッファ11に蓄積されたセルをそのヘッダ部で指定される
出線2に所定の順番で出力させるバッファ制御回路であ
る。
各入線1に対応付けられたヘッダ処理回路10にてセル到
着時に検出された当該セルの出線番号O0〜O3を受け、当
該セルを蓄積すべきバッファ11を選択する制御装置であ
る。17はこの制御装置16にて選択されたバッファ11を該
当するヘッダ処理回路10に接続するために、前記入線空
間スイッチ13のスイッチングを制御する書き込みバッフ
ァ選択回路である。18はこのバッファ選択回路17から送
られてくる前記出線番号O0〜O3を参照して到着したセル
を宛先別に分け、当該セルが書き込まれたバッファ11上
のライトアドレスを、そのバッファ11に対応する記憶制
御回路12より得て、それを後述する宛先別待ち行列に書
き込むアドレス交換回路である。
によって構成されて前記出線2の各々に対応して設けら
れている。この宛先別待ち行列19には、それが対応付け
られた出線2毎に、当該出線2を宛先とするセルが蓄積
されたバッファ11上のライトアドレスが前記アドレス交
換回路18によって、セルが到着した順番に書き込まれ
る。20はこの宛先別待ち行列19を参照してバッファ11か
ら読み出すセルを決定し、その宛先別待ち行列19から読
み成したアドレスをリードアドレスとして、該当するバ
ッファ11に対応付けられた記憶制御回路12へ送るととも
に、出線空間スイッチ14のスイッチングを制御して、前
記バッファ11を該当する出線2に接続する読み出しバッ
ファ選択回路である。
力される複数のセルが同一のバッファ11に書き込まれる
ことのないように、前記宛先別待ち行列19の状態をバッ
ファ番号#1〜#5の表にして管理するための書き込み
バッファ管理メモリである。
1個または複数個のセルが入線1に入力すると、セルの
到着したヘッダ処理回路10はそのヘッダ部より当該セル
の宛先の出線番号O0〜O3を宛先情報として読み取り、入
線番号I0〜I3順に各セルの宛先情報を制御装置16へ送
る。制御装置16は各々のセルを書き込むバッファ番号を
決定する。この時、バッファ番号の選択は、すべてのバ
ッファ11になるべく均一にセルが入るようにするのが望
ましいが、後にセルを読み出すとき、同一タイムスロッ
トで読み出す各出線2宛てのセルが複数個同一バッファ
11に入っていると、そのうち1つのセルしか読み出すこ
とが出来ないので、制御装置16は、これを避けるように
バッファ11の選択をする必要がある。この制御を行うた
め、書き込みバッファ管理メモリ21が制御装置16に付随
している。この書き込みバッファ管理メモリ21は、セル
が書き込まれたバッファ番号を、宛先の出線2別にセル
の到着順に並べて管理している。即ち、第2図に示すよ
うに縦に出線番号O0〜O3、横にタイムスロット番号t,t
+1,t+2,t+3をとった表を作り、中にそのセルを書き
込んだバッファ11のバッファ番号を格納している。タイ
ムスロットが経過するにつれて、セルが常に入出力する
ので、表の内容を書きかえる必要があるが、次に出力さ
れるタイムスロット番号を指示するポインタを備えるこ
とにより、各々のセルを書き込んだバッファ11のバッフ
ァ番号を宛先別かつ到着順に識別でき、また、メモリ内
部を循環的に再利用することができる。
図のような状態であるときに、入線番号I0の入線1の出
線番号O1の出線2宛のセルが1個入力したとする。ただ
し、図においてa〜iは空を示している。制御装置16
は、書き込みバッファ管理メモリ21の表を参照して書き
込みバッファ11を選択する。このO1宛のセルは、出線番
号O1対応の行の最後尾に入る。タイムスロットt+1に
バッファ番号#1が存在するので、タイムスロットt+
2で読み出される列に入り、当セルの書き込みバッファ
番号は表中のhの欄に入ることになる。次に制御装置16
は、バッファ番号を決定するため、hと同一タイムスロ
ットt+2の欄にあるバッファ番号を読み出し、バッフ
ァ番号#5、及び#4を得て、それ以外のバッファ#0
〜#3の中から選択する。バッファ番号の決め方は、前
に述べたように番号順であり、セルが最後に書き込まれ
たバッファ番号はO3宛の宛先別待ち行列19にあるバッフ
ァ番号#0であるので、その次の番号のバッファ番号#
1を選択する。バッファ番号が決まると、それを書き込
みバッファ管理メモリ21のhの位置に書き込む。
数個の書き込みバッファ11を選択する必要がある。この
とき、同一タイムスロットで入ってきた複数個のセル
は、構造上同一バッファ11に2個以上のセルを書き込む
ことができないので、互いに異なるように、即ち排他的
にバッファ番号を選択していかなければならない。従っ
て、入線番号I0の入線1に入力したセルの書き込みバッ
ファ番号を決めた後、入線番号の順にI1、I2、I3と、排
他的に決定していく。但し、バッファ11を選択すること
ができなかったセルは、そこで廃棄する。また、入力し
たセルの宛先に偏りがあり、セルがバッファ11の中に多
数格納され、バッファ11が一杯になったときは、新しい
到着したセルを廃棄する。
択回路17が入線空間スイッチ13に指示し、セルが入力さ
れた入線1に対応するヘッダ処理回路10とそのセルを書
き込むバッファ11を接続する。バッファ11のアドレス
は、各バッファ11に対応して設けられている記憶制御回
路12のライトアドレスによって指示され、そのアドレス
はアドレス交換回路18を通して、宛先の出線2に対応し
た宛先別待ち行列の後ろに書き込まれ、セルの順序逆転
を防ぐ。読み出しバッファ選択回路20は、全出線2対応
にある宛先別待ち行列19の先頭にあるアドレスを読み、
該当する記憶制御回路12へ送り、読み出したいセルの書
き込まれているアドレスが指定されたバッファ11と所定
出線2とを接続するように、出線空間スイッチ14へ指示
する。出線空間スイッチ14はこの指示を受けて、バッフ
ァ11と出線2とを接続し、バッファ11はセルを当該出線
2へ出力する。バッファ11の空きアドレスは記憶制御回
路12によって管理されているが、ここでは読み出しバッ
ファ選択回路20から送られてきたリードアドレスを空き
アドレスとしてFIFOに記憶し、別のセルが入線1より入
力しバッファ11に書き込まれる時に、このFIFOの先頭に
あるアドレスを次のライトアドレスとして用い、バッフ
ァ11とアドレス交換回路18へ送ることにより、バッファ
11のアドレスを循環的に効率よく使う。
ッファ11、宛先別待ち行列19、出線2での状態をタイム
スロットごとに表に示した説明図である。ここでは入線
番号I0、I1、I2、I3の入線1をそれぞれA、B、C、D
と表現し、セルの呼称を宛先・入線・入力タイムスロッ
トを用いて表現することにする。例えば、タイムスロッ
ト1で出線番号O3の出線2を宛先とする入線A(I0)に
到着したセルを3A1と表現することにする。図中(イ)
の行はセルの到着を入線A〜D(I0〜I3)別に示してい
る。セルが到着したいる欄にはセルの呼称を記入してあ
り、逆に空白であるところはセルが到着しなかったスロ
ットであることを示している。図中(ロ)の行は、バッ
ファ番号#0〜#5までのバッファ別でかつ、バッファ
11内のアドレス別の、セルの存在状態を示している。図
の例では、バッファ数を6とし、また一つのバッファ11
内のセル格納数を3、即ち1つのバッファ11には3個の
アドレスが存在するものとする。例えば、バッファ番号
#0のバッファ11には3個のアドレス#01〜#03がある
が、アドレス#02内にはタイムスロット3〜5の間タイ
ムスロット2で入線D(I3)に到着したO1宛のセル1D2
が格納されていることがわかる。図中(ハ)の行は宛先
別待ち行列19の遷移を示している。最終的にセルが出線
番号O0〜O3の各出線2に出ていくときの速さは一定であ
るが、セルが入線1に到着する割合や宛先には時間的に
かたよりがあり、それを吸収するためバッファ11内にセ
ルがあるタイムスロット間保留する必要がある。その
時、バッファ番号およびバッファ11内のアドレスを管理
するため、宛先別待ち行列19は先に到着したセルを先に
出力するように、すべて宛先別にバッファ11内のアドレ
スの待ち行列を作っている。図中上に書いてあるアドレ
スが行列の最前であり、下が最後尾である。例えば、タ
イムスロット8ではO2宛のセルが現在3個バッファ内に
あり、読み出す順序は、#11、#21、#41である。また
宛先別待ち行列19はバッファ番号とバッファ内アドレス
を両方管理し、また待ち行列の先頭のみしか参照しない
が、書き込みバッファ管理メモリ21はバッファ番号のみ
を管理し、先頭のみではなく、メモリ内を自由に参照で
きるようになっている。図中(ニ)は、O0〜O3の各出線
2に出力されるセルをタイムスロット別に示している。
のバッファ11に書き込むことのできるセル数は1である
ので、あるタイムスロットで複数のセルが到着したとき
セルを書き込むバッファ11は互いに異なったものを選択
しなければならない。また、読み出しのときも同一タイ
ムスロットで1つのバッファ11から読み出せるセル数は
1であるので、互いに異なっている必要がある。そのた
めに候補となるバッファ11をそのバッファ番号に従って
#0、#1、#2、#3、#4、#5、#0、#1・・
・と循環的にあげ、到着したセルに個々にあてはめ、書
き込みおよび読み出しのとき、両方の条件を満たすこと
を確認した後決定する手順をとることにする。
はタイムスロット11で#1のバッファ11に格納されてい
る。タイムスロット11で入線1へ入力した4個のセルの
うち、セル3A11には、#1の次の#2のバッファ11が候
補としてあげられる。セル3A11はO3宛であるが、現在O3
宛のセルは3個バッファ11内に存在するので読み出され
るときはタイムスロット15である。もし#2のバッファ
11に格納すれば、読み出すタイムスロット15では、#2
のバッファ11はセル3A11の読み出し専用ということにな
るが、現在タイムスロット11では#2のバッファ11にな
にも格納されていないので問題はない。同様にタイムス
ロット11で入線1へ入力した、セル3B11、0C11もそれぞ
れ#3、#4のバファ11へ入る。しかし、セル2D11は#
5バッファ11に入ると、O3の出線2宛の待ち行列にある
セル3A10と同一バッファになり、どちらかのセルが待ち
合わせることになるので、セル2D11は#0のバッファ11
に入れる。次のタイムスロット12では、バッファ11はバ
ッファ番号#1から選択する。以上がバッファ11の選択
についてであるが、バッファ11内のアドレスの使い方
は、記憶制御回路12が、3つあるアドレスをなるべく均
一に使うようにしている。また、バッファ11内がセルで
一杯になりあふれてしまったセルは、そこで廃棄する。
一方、宛先別待ち行列19は、前に書いたものから先に読
み出せるメモリ(FIFO)であり、書き込みバッファ11の
番号を待ち行列の後ろにいれる。セルを読み出すとき
は、まず読み出しバッファ選択回路20が宛先別待ち行列
19からバッファ番号とアドレスを読み出し、次いで、出
線空間スイッチ14が読み出しバッファ選択回路20の指示
によりバッファ11と出線2を接続し、当該バッファ11は
セルをその出線2へ出力する。
る。
は、そこで廃棄されずに本来出力されるはずであったタ
イムスロットの次のタイムスロットで出力する。例え
ば、第2図のiで廃棄されることになったセルは、次の
gに入れるように、制御装置16がバッファ11を選択す
る。このとき、書き込みバッファ管理メモリ21の表中の
iとそれに対応する宛先別待ち行列19に空信号を入れ、
このタイムスロットでは出線番号O3の出線2からはセル
は出力されない。
が、アドレスの待ち行列をつくるために、読み出しポイ
ンタ、書き込みポインタを使うなどして、書き込み順が
わかるようにしておけば、FIFOをRAMにかえてもよい。
に、バファ11を番号順に選んでゆくものを示したが、セ
ルの廃棄を少なくするために、空きアドレスの多いバッ
ファから選択するようにしてもよい。さらに1個のセル
が2本以上の出線へ出力されるような制御回路を設定し
て、放送機能を持たせることもでき、さらに、宛先別待
ち行列19を1つの宛先について優先度別に複数設ける
と、セル出力に優先順位を持たせることができる。
ると、いつも入線番号の順にI0、I1、I2、I3とバッファ
11を選択していたが、入線番号I3の入線1の方が入線番
号I0の入線1よりセルの廃棄が起こりやすくなるので、
選択する順番を次々とかえてセルの廃棄が起こりやすい
入線を変える方法もある。例えば、あるタイムスロット
では、I0、I1、I2、I3、次のタイムスロットでは、I1、
I2、I3、I0、その次では、I2、I3、I0、I1、・・・の順
にバッファ11の選択を行ってゆく。
ァ数が6、バッファサイズが3のものを示したが、これ
らにのみ限定されるものではなく、また、このセル交換
装置を多段にリンク接続したり、その際、段間の速度を
入線の速度より高速にすることによってセル廃棄率を下
げたり、このセル交換装置の前後に直列/並列変換回
路、並列/直列変換回路を付けてスイッチの速度を遅く
したりしてもよく、いずれの場合にも上記実施例と同様
の効果を奏する。
先情報を含むヘッダ部よりなるセルを第1のスッチを制
御してバッファメモリに書き込みまたは、前記書き込ん
だセルを第2のスイッチを制御してバッファメモリから
読み出し、このバッファメモリのバッファ番号とそのア
ドレスを前記セルが順序逆転しないように管理する宛先
別待ち行列、および同時に複数のセルが同一の前記バッ
ファメモリに書き込まれることのないように、書き込み
管理メモリで前記宛先別待ち行列をバッファ番号の表に
して管理するように構成したので、入力セルをバッファ
メモリから読み出す時に生じる複数セル間の競合を低
減、防止できるようになり、セルの廃棄を減少させるこ
とができる効果がある。
ブロック図、第2図はその書き込みバッファ管理メモリ
の内容の一例を示す説明図、第3図は第1図に示す実施
例の各部における信号フォーマットを示すタイミング
図、第4図は従来のセル交換装置を示すブロック図、第
5図はその各部における信号のタイミングを示すタイム
チャートである。 1は入線、2は出線、10はヘッダ処理回路、11はバッフ
ァ、13は入線空間スイッチ、14は出線空間スイッチ、15
はバッファ制御回路、19は宛先別待ち行列、21は書き込
みバッファ管理メモリ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項1】データ部とそのあて先情報を含むヘッダ部
よりなるセルを入力する複数の入線と、前記ヘッダ部に
て指定されたあて先に対して前記セルを出力する複数の
出線と、前記入線からのセルの書き込みまたは、前記書
き込んだセルの前記出線への読み出しをおこなう複数の
1セル以上蓄積できるバッファメモリと、前記バッファ
メモリがセルを書き込むための入線を選択する第1のス
イッチと、前記バッファメモリが前記書き込んだセルを
読み出すための前記出線を選択する第2のスイッチと、
宛先出線別に前記セルが書き込まれた前記バッファメモ
リのバッファ番号とそのアドレスを前記セルが順序逆転
しないように管理する宛先別待ち行列、および同時に複
数の前記出変へ出力する複数のセルが同一の前記バッフ
ァメモリに書き込まれることのないように、前記宛先別
待ち行列をバッファ番号の表にして管理する書き込み管
理メモリを有し、前記セルをそのヘッダ部で指定される
前記出線に、所定の順番で出力させるバッファ制御回路
を備えたセル交換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1224090A JP2575220B2 (ja) | 1990-01-22 | 1990-01-22 | セル交換装置 |
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---|---|---|---|
JP1224090A JP2575220B2 (ja) | 1990-01-22 | 1990-01-22 | セル交換装置 |
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---|---|
JPH03216044A JPH03216044A (ja) | 1991-09-24 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP1224090A Expired - Lifetime JP2575220B2 (ja) | 1990-01-22 | 1990-01-22 | セル交換装置 |
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JP (1) | JP2575220B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2584868B2 (ja) * | 1989-07-14 | 1997-02-26 | 三菱電機株式会社 | セル交換装置 |
-
1990
- 1990-01-22 JP JP1224090A patent/JP2575220B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03216044A (ja) | 1991-09-24 |
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