JP2575220B2

JP2575220B2 - セル交換装置

Info

Publication number: JP2575220B2
Application number: JP1224090A
Authority: JP
Inventors: 摂子三浦; 秀昭山中; 一能大島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-22
Filing date: 1990-01-22
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: JPH03216044A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、音声、データ、画像等のマルチメディア
の種々の情報をブロック化したセルを、高速で交換する
セル交換装置に関するものである。

〔従来の技術〕

第４図は例えば昭和63年特許願第217226号に添付され
た明細書および図面に示された従来のセル交換装置を示
すブロック図である。図において、1₁〜1nはパケットが
入力されるｎ本の入線であり、このパケットは固定長
で、それぞれがコード化された宛先情報を含むヘッダ部
を備えている。2₁〜2mは前記パケットがそのヘッダ部に
て指定された宛先に応じて出力されるｍ本の出線であ
る。3₁〜3lは入力された前記パケットが一時的に蓄積さ
れるｌ個のバッファであり、４はパケットが入力された
入線1₁〜1nを、空いているバッファ3₁〜3lに接続する空
きバッファ選択スイッチである。

5₁〜5lは前記バッファ3₁〜3lの各々に対応して用意さ
れ、対応付けられたバッファ3₁〜3lに蓄積されるパケッ
トの、ヘッダ部のみを抽出して記憶するヘッダ記憶回路
である。6₁〜6lはこれら各ヘッダ記憶回路5₁〜5lに対応
して設けられ、対応するヘッダ記憶回路5₁〜5lの記憶内
容に該当する出力ラインに送出する出力のみを有意にす
る出線選択回路である。

7₁〜7mは前記出線2₁〜2mのそれぞれに対応して用意さ
れ、前記各出線選択回路6₁〜6lの送出する出力を受け
て、それを前記バッファ3₁〜3lのバッファ番号にコード
化するエンコーダである。8₁〜8mはエンコーダ7₁〜7m対
応に設けられ、各エンコーダ7₁〜7mにてコード化された
バッファ番号が書き込まれ、それが入力された順番に読
み出されるファーストイン・ファーストアウト（以下FI
FOという）タイプのFIFOメモリである。9₁〜9mは各出線
2₁〜2m対応に用意されて、対応するFIFOメモリ8₁〜8mか
ら出力されるバッファ番号によって制御され、バッファ
3₁〜3lに蓄積されているパケットをそのヘッダ部で指定
される出線2₁〜2mに出力するバッファ接続スイッチであ
る。

なお、ここでは、伝送される情報の単位としてセルの
代わりにパケットを用いているが、マルチメディア情報
をブロック単位に分割し、それに宛先情報を含んだヘッ
ダを付加しているという点では、セルもパケットも同じ
ものを表現している。ただし、一般的にはパケットは１
つのブロックの長さが可変長として扱われるのに対し
て、セルは国際標準で規定された固定長として扱われて
いる点で異なっている。

次に動作について説明する。ここで、第５図はその各
部の信号のタイミングを示すタイムチャートで、バッフ
ァ3₁および3lが空いている時、入線1₁と1nから出線2₁宛
のパケットを同時に受信した場合の制御の流れを示して
いる。また、ここで扱われるパケットは前述のように固
定長であり、そのヘッダ部は宛先情報としてコード化さ
れた出線番号を含むものとする。

入線1₁〜1nにパケットが到着すると、空きバッファ選
択スイッチ４はバッファ3₁〜3l中の空いている１つを選
択し、それをパケットの到着した入線1₁〜1nと接続す
る。ここで、第５図（イ）および（ロ）に示すように、
ヘッダ部にて同一の出線2₁の出線番号“1"が宛先として
指定されたパケットが、入線1₁と1nから同時に到着した
場合、空きバッファ選択スイッチ４は、例えば入線1₁〜
1nを若番順に、そして空いているバッファ3₁〜3lも若番
順に選んでそれらを接続する。従って、この場合、空き
バッファ選択スイッチ４によって入線1₁がバッファ3
₁に、入線1nがバッファ3lにそれぞれ接続され、入線1₁
に到着したパケットＡがバファ3₁に、入線1nに到着した
パケットＢがバッファ3lにそれぞれ蓄積される。

この空きバッファ選択スイッチ４のスイッチングによ
って、前記パケットＡはバファ3₁に対応するヘッダ記憶
回路5₁に、パケットＢはバッファ3lに対応するヘッダ記
憶回路5lにも供給される。ここで、ヘッダ記憶回路5₁〜
5lは受け取った各パケットのヘッダ部のみを抽出してそ
の内容である出線番号を記憶するものである。従って、
ヘッダ記憶回路5₁および5lには、それぞれ出線2₁の出線
番号“1"が記憶される。これらヘッダ記憶回路5₁〜5lの
内容はそれぞれ対応する出線選択回路6₁〜6lに送られ、
各出線選択回路6₁〜6lは対応するヘッダ記憶回路5₁〜5l
の内容が指定する出線番号に対応した出力ラインに送出
される出力のみを有意、即ち“1"にし、他の出力ライン
へ送出される出力は無意、即ち“0"のままとする。

従って、出線選択回路6₁はエンコーダ7₁への出力を第
５図（ハ）に示すように“1"とし、出線選択回路6lはエ
ンコーダ7₁への出力を第５図（ニ）示すように“1"とす
る。ここで、エンコーダ7₁〜7mは出線選択回路6₁〜6l中
のいずれかの出力が“1"になると、該当する出線選択回
路6₁〜6lが対応付けられたバッファ3₁〜3lのバッファ番
号をコード化し、それを自身に対応付けられたFIFOメモ
リ8₁〜8mに格納する。第５図（ハ）および（ニ）のよう
に、２つの出線選択回路6₁および6lの出力が同時に“1"
になった場合、エンコーダ7₁はバッファ番号を、例えば
若番順にFIFOメモリ8₁に格納する。

そのため、FIFOメモリ8₁には、バッファ3₁のバッファ
番号が先に格納され、それに続いてバッファ3lのバッ
ファ番号が格納される。バッファ接続スイッチ9₁〜9m
は対応付けられたFIFOメモリ8₁〜8mから、そこに格納さ
れているバッファ番号を格納された順番に従って読み出
し、そのバッファ番号〜が付与されたバッファ3₁〜
3lを自身に対応付けられた出線2₁〜2mに接続する。

即ち、バッファ接続スイッチ9₁は第５図（ホ）に示す
ようにFIFOメモリ8₁よりまずバファ番号を読み出し、
その接続処理の終了後、次のパケット番号を読み出
す。バッファ番号が読み出されると、まずバッファ3₁
を出線2₁に接続して、第５図（ヘ）に示すようにバッフ
ァ3₁に蓄積されたパケットＡを出線2₁へ出力する。出線
2₁へのパケットＡの送出が完了すると、前述のようにパ
ケット番号が読み出され、同時にしてバッファ3lが出
線2₁に接続されて、第５図（ト）のごとくバッファ3lに
蓄積されたパケットＢが出線2₁へ出力される。従って、
出線2₁には、第５図（チ）に示すようにパケットＡとＢ
が連続して出力される。

バッファ接続スイッチ9₁〜9mは、パケットを出線2₁〜
2mに送出する都度、該当するバッファ3₁〜3lを解放し、
それを空きバッファ選択スイッチ４に知らせて以降のパ
ケットの受信に備える。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているの
で、バッファ3₁〜3lからセル（パケット）を読み出す
際、他のセルとの衝突を避けるために１つのバッファ3₁
〜3lには１つのセルしか蓄積することができず、セルの
書き込み数がバッファ3₁〜3lの数を超えた場合、そのセ
ルは廃棄されることになり、また、セルの廃棄率を下げ
るためには非常に多くのバッファ3₁〜3lを用意する必要
があり、さらに、その結果としてバッファ3₁〜3lと入線
1₁〜1nおよび出線2₁〜2mの接続のための、空きバッファ
選択スイッチ４およびバッファ接続スイッチ9₁〜9mの規
模が大きくなってしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、バッファの数を少なくしてもセルが衝突し
て廃棄されることが少なく、バッファと入線および出線
とを接続するスイッチの規模を小さくすることのできる
セル交換装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るセル交換装置は、データ部とその宛先
情報を含むヘッダ部よりなるセルを第１のスイッチを制
御してバッファメモリ書き込みまたは、前記書き込んだ
セルを第２のスイッチを制御してバッファメモリから読
み出し、このバッファメモリのバッファ番号とそのアド
レスを前記セルが順序逆転しないように管理する宛先別
待ち行列、および同時に複数のセルが同一の前記バッフ
ァメモリに書き込まれることのないように、書き込み管
理メモリで前記宛先別待ち行列をバッファ番号の表にし
て管理するようにしたものである。

〔作用〕

この発明におけるセル交換装置は、データ部とその宛
先情報を含むヘッダ部よりなるセルを第１のスッチを制
御してバッファメモリに書き込みまたは、前記書き込ん
だセルを第２のスイッチを制御してバッファメモリから
読み出し、このバッファメモリのバッファ番号とそのア
ドレスを前記セルが順序逆転しないように管理する宛先
別待ち行列、および同時に複数のセルが同一の前記バッ
ファメモリに書き込まれることのないように、書き込み
管理メモリで前記宛先別待ち行列をバッファ番号の表に
して管理することにより、入力セルをバッファメモリか
ら読み出す時に生じる複数のセル間の競合を低減、防止
できるようになる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図において、１は入線番号I₀,I₁,…が付与されて、宛
先情報としての出線番号を含むヘッダ部とデータ部より
成るセルが入力される複数本（この実施例では４本）の
入線、２は出線番号O₀,O₁,…が付与されて、セルがその
ヘッダ部にて指定された宛先に応じて出力される複数本
（この実施例４本）の出線である。10は前記各入線１の
それぞれに対応して設けられ、対応する入線１より入力
されたセルのヘッダ部より宛先の出線２を検出するヘッ
ダ処理回路である。

また、11はそれぞれにバッファ番号＃0,＃1,…が付与
され、指定されたアドレスに前記セルを蓄積して、その
アドレスを指定することによって書き込みの際の順序と
は無関係に蓄積されたセルを読み出すことができる複数
個（この実施例では６個）のバッファで、１つのバッフ
ァ11に複数個（例えば３個）のセルを蓄積できる点で第
４図に示す従来のバッファ3₁〜3lとは異なっている。12
はこのバッファ11の各々に対応して設けられ、例えばFI
FOタイプのメモリを用いて空きアドレスの管理を行い、
対応付けられたバッファ11にリードアドレスおよびライ
トアドレスを与える記憶制御回路である。

13は前記各ヘッダ処理回路10を所定のバッファ11に選
択的に接続する入線空間スイッチであり、14は各バッフ
ァ11を所定の出線２に選択的に接続する出線空間スイッ
チである。15は入線空間スイッチ13のスイッチングを制
御してセルが蓄積されるバッファ11の選択を行うととも
に、出線空間スイッチ14のスイッチングを制御して、バ
ッファ11に蓄積されたセルをそのヘッダ部で指定される
出線２に所定の順番で出力させるバッファ制御回路であ
る。

また、このバッファ制御回路15内において、16は前記
各入線１に対応付けられたヘッダ処理回路10にてセル到
着時に検出された当該セルの出線番号O₀〜O₃を受け、当
該セルを蓄積すべきバッファ11を選択する制御装置であ
る。17はこの制御装置16にて選択されたバッファ11を該
当するヘッダ処理回路10に接続するために、前記入線空
間スイッチ13のスイッチングを制御する書き込みバッフ
ァ選択回路である。18はこのバッファ選択回路17から送
られてくる前記出線番号O₀〜O₃を参照して到着したセル
を宛先別に分け、当該セルが書き込まれたバッファ11上
のライトアドレスを、そのバッファ11に対応する記憶制
御回路12より得て、それを後述する宛先別待ち行列に書
き込むアドレス交換回路である。

19はその宛先別待ち行列であり、FIFOタイプのメモリ
によって構成されて前記出線２の各々に対応して設けら
れている。この宛先別待ち行列19には、それが対応付け
られた出線２毎に、当該出線２を宛先とするセルが蓄積
されたバッファ11上のライトアドレスが前記アドレス交
換回路18によって、セルが到着した順番に書き込まれ
る。20はこの宛先別待ち行列19を参照してバッファ11か
ら読み出すセルを決定し、その宛先別待ち行列19から読
み成したアドレスをリードアドレスとして、該当するバ
ッファ11に対応付けられた記憶制御回路12へ送るととも
に、出線空間スイッチ14のスイッチングを制御して、前
記バッファ11を該当する出線２に接続する読み出しバッ
ファ選択回路である。

21は制御装置16に接続され、同時に複数の出線２に出
力される複数のセルが同一のバッファ11に書き込まれる
ことのないように、前記宛先別待ち行列19の状態をバッ
ファ番号＃１〜＃５の表にして管理するための書き込み
バッファ管理メモリである。

次に動作について説明する。あるタイムスロットで、
１個または複数個のセルが入線１に入力すると、セルの
到着したヘッダ処理回路10はそのヘッダ部より当該セル
の宛先の出線番号O₀〜O₃を宛先情報として読み取り、入
線番号I₀〜I₃順に各セルの宛先情報を制御装置16へ送
る。制御装置16は各々のセルを書き込むバッファ番号を
決定する。この時、バッファ番号の選択は、すべてのバ
ッファ11になるべく均一にセルが入るようにするのが望
ましいが、後にセルを読み出すとき、同一タイムスロッ
トで読み出す各出線２宛てのセルが複数個同一バッファ
11に入っていると、そのうち１つのセルしか読み出すこ
とが出来ないので、制御装置16は、これを避けるように
バッファ11の選択をする必要がある。この制御を行うた
め、書き込みバッファ管理メモリ21が制御装置16に付随
している。この書き込みバッファ管理メモリ21は、セル
が書き込まれたバッファ番号を、宛先の出線２別にセル
の到着順に並べて管理している。即ち、第２図に示すよ
うに縦に出線番号O₀〜O₃、横にタイムスロット番号t,t
＋1,t＋2,t＋３をとった表を作り、中にそのセルを書き
込んだバッファ11のバッファ番号を格納している。タイ
ムスロットが経過するにつれて、セルが常に入出力する
ので、表の内容を書きかえる必要があるが、次に出力さ
れるタイムスロット番号を指示するポインタを備えるこ
とにより、各々のセルを書き込んだバッファ11のバッフ
ァ番号を宛先別かつ到着順に識別でき、また、メモリ内
部を循環的に再利用することができる。

例えば、書き込みバッファ管理メモリ21の表が、第２
図のような状態であるときに、入線番号I₀の入線１の出
線番号O₁の出線２宛のセルが１個入力したとする。ただ
し、図においてａ〜ｉは空を示している。制御装置16
は、書き込みバッファ管理メモリ21の表を参照して書き
込みバッファ11を選択する。このO₁宛のセルは、出線番
号O₁対応の行の最後尾に入る。タイムスロットｔ＋１に
バッファ番号＃１が存在するので、タイムスロットｔ＋
２で読み出される列に入り、当セルの書き込みバッファ
番号は表中のｈの欄に入ることになる。次に制御装置16
は、バッファ番号を決定するため、ｈと同一タイムスロ
ットｔ＋２の欄にあるバッファ番号を読み出し、バッフ
ァ番号＃５、及び＃４を得て、それ以外のバッファ＃０
〜＃３の中から選択する。バッファ番号の決め方は、前
に述べたように番号順であり、セルが最後に書き込まれ
たバッファ番号はO₃宛の宛先別待ち行列19にあるバッフ
ァ番号＃０であるので、その次の番号のバッファ番号＃
１を選択する。バッファ番号が決まると、それを書き込
みバッファ管理メモリ21のｈの位置に書き込む。

一方、入線１に複数個のセルが入力したときには、複
数個の書き込みバッファ11を選択する必要がある。この
とき、同一タイムスロットで入ってきた複数個のセル
は、構造上同一バッファ11に２個以上のセルを書き込む
ことができないので、互いに異なるように、即ち排他的
にバッファ番号を選択していかなければならない。従っ
て、入線番号I₀の入線１に入力したセルの書き込みバッ
ファ番号を決めた後、入線番号の順にI₁、I₂、I₃と、排
他的に決定していく。但し、バッファ11を選択すること
ができなかったセルは、そこで廃棄する。また、入力し
たセルの宛先に偏りがあり、セルがバッファ11の中に多
数格納され、バッファ11が一杯になったときは、新しい
到着したセルを廃棄する。

書き込みバッファ11が決まると、書き込みバッファ選
択回路17が入線空間スイッチ13に指示し、セルが入力さ
れた入線１に対応するヘッダ処理回路10とそのセルを書
き込むバッファ11を接続する。バッファ11のアドレス
は、各バッファ11に対応して設けられている記憶制御回
路12のライトアドレスによって指示され、そのアドレス
はアドレス交換回路18を通して、宛先の出線２に対応し
た宛先別待ち行列の後ろに書き込まれ、セルの順序逆転
を防ぐ。読み出しバッファ選択回路20は、全出線２対応
にある宛先別待ち行列19の先頭にあるアドレスを読み、
該当する記憶制御回路12へ送り、読み出したいセルの書
き込まれているアドレスが指定されたバッファ11と所定
出線２とを接続するように、出線空間スイッチ14へ指示
する。出線空間スイッチ14はこの指示を受けて、バッフ
ァ11と出線２とを接続し、バッファ11はセルを当該出線
２へ出力する。バッファ11の空きアドレスは記憶制御回
路12によって管理されているが、ここでは読み出しバッ
ファ選択回路20から送られてきたリードアドレスを空き
アドレスとしてFIFOに記憶し、別のセルが入線１より入
力しバッファ11に書き込まれる時に、このFIFOの先頭に
あるアドレスを次のライトアドレスとして用い、バッフ
ァ11とアドレス交換回路18へ送ることにより、バッファ
11のアドレスを循環的に効率よく使う。

第３図は、ランダムに入力されたセルの、入線１、バ
ッファ11、宛先別待ち行列19、出線２での状態をタイム
スロットごとに表に示した説明図である。ここでは入線
番号I₀、I₁、I₂、I₃の入線１をそれぞれＡ、Ｂ、Ｃ、Ｄ
と表現し、セルの呼称を宛先・入線・入力タイムスロッ
トを用いて表現することにする。例えば、タイムスロッ
ト１で出線番号O₃の出線２を宛先とする入線Ａ（I₀）に
到着したセルを3A₁と表現することにする。図中（イ）
の行はセルの到着を入線Ａ〜Ｄ（I₀〜I₃）別に示してい
る。セルが到着したいる欄にはセルの呼称を記入してあ
り、逆に空白であるところはセルが到着しなかったスロ
ットであることを示している。図中（ロ）の行は、バッ
ファ番号＃０〜＃５までのバッファ別でかつ、バッファ
11内のアドレス別の、セルの存在状態を示している。図
の例では、バッファ数を６とし、また一つのバッファ11
内のセル格納数を３、即ち１つのバッファ11には３個の
アドレスが存在するものとする。例えば、バッファ番号
＃０のバッファ11には３個のアドレス＃01〜＃03がある
が、アドレス＃02内にはタイムスロット３〜５の間タイ
ムスロット２で入線Ｄ（I₃）に到着したO₁宛のセル1D₂
が格納されていることがわかる。図中（ハ）の行は宛先
別待ち行列19の遷移を示している。最終的にセルが出線
番号O₀〜O₃の各出線２に出ていくときの速さは一定であ
るが、セルが入線１に到着する割合や宛先には時間的に
かたよりがあり、それを吸収するためバッファ11内にセ
ルがあるタイムスロット間保留する必要がある。その
時、バッファ番号およびバッファ11内のアドレスを管理
するため、宛先別待ち行列19は先に到着したセルを先に
出力するように、すべて宛先別にバッファ11内のアドレ
スの待ち行列を作っている。図中上に書いてあるアドレ
スが行列の最前であり、下が最後尾である。例えば、タ
イムスロット８ではO₂宛のセルが現在３個バッファ内に
あり、読み出す順序は、＃11、＃21、＃41である。また
宛先別待ち行列19はバッファ番号とバッファ内アドレス
を両方管理し、また待ち行列の先頭のみしか参照しない
が、書き込みバッファ管理メモリ21はバッファ番号のみ
を管理し、先頭のみではなく、メモリ内を自由に参照で
きるようになっている。図中（ニ）は、O₀〜O₃の各出線
２に出力されるセルをタイムスロット別に示している。

この発明によると、構造上同１タイムスロットで１つ
のバッファ11に書き込むことのできるセル数は１である
ので、あるタイムスロットで複数のセルが到着したとき
セルを書き込むバッファ11は互いに異なったものを選択
しなければならない。また、読み出しのときも同一タイ
ムスロットで１つのバッファ11から読み出せるセル数は
１であるので、互いに異なっている必要がある。そのた
めに候補となるバッファ11をそのバッファ番号に従って
＃０、＃１、＃２、＃３、＃４、＃５、＃０、＃１・・
・と循環的にあげ、到着したセルに個々にあてはめ、書
き込みおよび読み出しのとき、両方の条件を満たすこと
を確認した後決定する手順をとることにする。

例えば、タイムスロット10で最後に入力したセル0C₁₀
はタイムスロット11で＃１のバッファ11に格納されてい
る。タイムスロット11で入線１へ入力した４個のセルの
うち、セル3A₁₁には、＃１の次の＃２のバッファ11が候
補としてあげられる。セル3A₁₁はO₃宛であるが、現在O₃
宛のセルは３個バッファ11内に存在するので読み出され
るときはタイムスロット15である。もし＃２のバッファ
11に格納すれば、読み出すタイムスロット15では、＃２
のバッファ11はセル3A₁₁の読み出し専用ということにな
るが、現在タイムスロット11では＃２のバッファ11にな
にも格納されていないので問題はない。同様にタイムス
ロット11で入線１へ入力した、セル3B₁₁、0C₁₁もそれぞ
れ＃３、＃４のバファ11へ入る。しかし、セル2D₁₁は＃
５バッファ11に入ると、O₃の出線２宛の待ち行列にある
セル3A₁₀と同一バッファになり、どちらかのセルが待ち
合わせることになるので、セル2D₁₁は＃０のバッファ11
に入れる。次のタイムスロット12では、バッファ11はバ
ッファ番号＃１から選択する。以上がバッファ11の選択
についてであるが、バッファ11内のアドレスの使い方
は、記憶制御回路12が、３つあるアドレスをなるべく均
一に使うようにしている。また、バッファ11内がセルで
一杯になりあふれてしまったセルは、そこで廃棄する。
一方、宛先別待ち行列19は、前に書いたものから先に読
み出せるメモリ（FIFO）であり、書き込みバッファ11の
番号を待ち行列の後ろにいれる。セルを読み出すとき
は、まず読み出しバッファ選択回路20が宛先別待ち行列
19からバッファ番号とアドレスを読み出し、次いで、出
線空間スイッチ14が読み出しバッファ選択回路20の指示
によりバッファ11と出線２を接続し、当該バッファ11は
セルをその出線２へ出力する。

また、セルの廃棄率を下げるために、以下の方法があ
る。

あるタイムスロットで廃棄されることになったセル
は、そこで廃棄されずに本来出力されるはずであったタ
イムスロットの次のタイムスロットで出力する。例え
ば、第２図のｉで廃棄されることになったセルは、次の
ｇに入れるように、制御装置16がバッファ11を選択す
る。このとき、書き込みバッファ管理メモリ21の表中の
ｉとそれに対応する宛先別待ち行列19に空信号を入れ、
このタイムスロットでは出線番号O₃の出線２からはセル
は出力されない。

なお、上記実施例では宛先別待ち行列19をFIFOにした
が、アドレスの待ち行列をつくるために、読み出しポイ
ンタ、書き込みポインタを使うなどして、書き込み順が
わかるようにしておけば、FIFOをRAMにかえてもよい。

また、上記実施例ではバファ11にセルを書き込むとき
に、バファ11を番号順に選んでゆくものを示したが、セ
ルの廃棄を少なくするために、空きアドレスの多いバッ
ファから選択するようにしてもよい。さらに１個のセル
が２本以上の出線へ出力されるような制御回路を設定し
て、放送機能を持たせることもでき、さらに、宛先別待
ち行列19を１つの宛先について優先度別に複数設ける
と、セル出力に優先順位を持たせることができる。

また、上記実施例ではI₀〜I₃の入線１にセルが到着す
ると、いつも入線番号の順にI₀、I₁、I₂、I₃とバッファ
11を選択していたが、入線番号I₃の入線１の方が入線番
号I₀の入線１よりセルの廃棄が起こりやすくなるので、
選択する順番を次々とかえてセルの廃棄が起こりやすい
入線を変える方法もある。例えば、あるタイムスロット
では、I₀、I₁、I₂、I₃、次のタイムスロットでは、I₁、
I₂、I₃、I₀、その次では、I₂、I₃、I₀、I₁、・・・の順
にバッファ11の選択を行ってゆく。

さらに、上記実施例では入線数、出線数が４、バッフ
ァ数が６、バッファサイズが３のものを示したが、これ
らにのみ限定されるものではなく、また、このセル交換
装置を多段にリンク接続したり、その際、段間の速度を
入線の速度より高速にすることによってセル廃棄率を下
げたり、このセル交換装置の前後に直列／並列変換回
路、並列／直列変換回路を付けてスイッチの速度を遅く
したりしてもよく、いずれの場合にも上記実施例と同様
の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、データ部とその宛
先情報を含むヘッダ部よりなるセルを第１のスッチを制
御してバッファメモリに書き込みまたは、前記書き込ん
だセルを第２のスイッチを制御してバッファメモリから
読み出し、このバッファメモリのバッファ番号とそのア
ドレスを前記セルが順序逆転しないように管理する宛先
別待ち行列、および同時に複数のセルが同一の前記バッ
ファメモリに書き込まれることのないように、書き込み
管理メモリで前記宛先別待ち行列をバッファ番号の表に
して管理するように構成したので、入力セルをバッファ
メモリから読み出す時に生じる複数セル間の競合を低
減、防止できるようになり、セルの廃棄を減少させるこ
とができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるセル交換装置を示す
ブロック図、第２図はその書き込みバッファ管理メモリ
の内容の一例を示す説明図、第３図は第１図に示す実施
例の各部における信号フォーマットを示すタイミング
図、第４図は従来のセル交換装置を示すブロック図、第
５図はその各部における信号のタイミングを示すタイム
チャートである。１は入線、２は出線、10はヘッダ処理回路、11はバッフ
ァ、13は入線空間スイッチ、14は出線空間スイッチ、15
はバッファ制御回路、19は宛先別待ち行列、21は書き込
みバッファ管理メモリ。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】データ部とそのあて先情報を含むヘッダ部
よりなるセルを入力する複数の入線と、前記ヘッダ部に
て指定されたあて先に対して前記セルを出力する複数の
出線と、前記入線からのセルの書き込みまたは、前記書
き込んだセルの前記出線への読み出しをおこなう複数の
１セル以上蓄積できるバッファメモリと、前記バッファ
メモリがセルを書き込むための入線を選択する第１のス
イッチと、前記バッファメモリが前記書き込んだセルを
読み出すための前記出線を選択する第２のスイッチと、
宛先出線別に前記セルが書き込まれた前記バッファメモ
リのバッファ番号とそのアドレスを前記セルが順序逆転
しないように管理する宛先別待ち行列、および同時に複
数の前記出変へ出力する複数のセルが同一の前記バッフ
ァメモリに書き込まれることのないように、前記宛先別
待ち行列をバッファ番号の表にして管理する書き込み管
理メモリを有し、前記セルをそのヘッダ部で指定される
前記出線に、所定の順番で出力させるバッファ制御回路
を備えたセル交換装置。