JP2583679B2

JP2583679B2 - セル交換装置

Info

Publication number: JP2583679B2
Application number: JP5355291A
Authority: JP
Inventors: 秀昭山中; 泰孝斉藤; 一能大島; 摂子三浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-06
Filing date: 1991-02-27
Publication date: 1997-02-19
Anticipated expiration: 2012-02-19
Also published as: JPH04211548A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音声、データ、画像
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置に関するものである。

【０００２】

【従来の技術】図２５は例えば電子情報通信学会論文誌
Ｂ−１ Vol.Ｊ７２−Ｂ−１ No. １１の第１０７０〜
１０７５頁（１９８９年１１月発行）に示された従来の
セル交換装置を示すブロック図である。

【０００３】図において、１₁ 〜１_n はパケットが入力
されるｎ（ｎ≧２）本の入線であり、このパケットは固
定長で、それぞれがコード化された宛先情報を含むヘッ
ダ部を備えている。２₁ 〜２_n は前記パケットがそのヘ
ッダ部にて指定された宛先に応じて出力されるｍ（ｍ≧
２）本の出線である。３₁ 〜３_l は入力された前記パケ
ットが一時的に蓄積されるｌ（ｌ≧ｎ）個のバッファメ
モリであり、４はパケットが入力された入線１₁ 〜１_n
を、空いているバッファメモリ３₁ 〜３_l に接続する空
きバッファ選択スイッチである。

【０００４】５₁ 〜５_l は前記バッファメモリ３₁ 〜３
_l の各々に対応して用意され、対応付けられたバッファ
メモリ３₁ 〜３_l に蓄積されるパケットの、ヘッダ部の
みを抽出して記憶するヘッダ記憶回路である。６₁ 〜６
_l はこれら各ヘッダ記憶回路５₁ 〜５_l に対応して設け
られ、対応するヘッダ記憶回路５₁ 〜５_l の記憶内容に
該当する出力ラインに送出する出力のみを有意にする出
線選択回路である。

【０００５】７₁ 〜７_m は前記出線２₁ 〜２_m のそれぞ
れに対応して用意され、前記各出線選択回路６₁ 〜６_l
の送出する出力を受けて、それをバッファメモリ３₁ 〜
３_lのバッファ番号にコード化するエンコーダである。
８₁ 〜８_m はエンコーダ７₁〜７_m 対応に設けられ、各
エンコーダ７₁ 〜７_m にてコード化されたバッファ番号
が書き込まれ、それが入力された順番に読み出されるフ
ァーストイン・ファーストアウト（以下、ＦＩＦＯとい
う）タイプのＦＩＦＯメモリである。

【０００６】９₁ 〜９_m は各出線２₁ 〜２_m 対応に用意
されて、対応するＦＩＦＯメモリ８₁ 〜８_m から出力さ
れるバッファ番号によって制御され、バッファメモリ３
₁ 〜３_l に蓄積されているパケットをそのヘッダ部で指
定される出線２₁ 〜２_m に出力するバッファ接続スイッ
チである。

【０００７】なお、ここでは、伝送される情報の単位と
してセルの代わりのパケットを用いているが、マルチメ
ディア情報をブロック単位に分割し、それに宛先情報を
含んだヘッダ部を付加しているという点では、セルもパ
ケットも同じものを表現している。ただし、一般的には
パケットは１つのブロックの長さが可変長として扱われ
るのに対して、セルは国際標準での規定された固定長と
して扱われている点で異なっている。

【０００８】次に動作について説明する。ここで、図２
６はその各部の信号のタイミングを示すタイムチャート
で、バッファメモリ３₁ および３_l が空いている時、入
線１₁ と１_n から出線２₁ 宛のパケットを同時に受信し
た場合の制御の流れを示している。また、ここで扱われ
るパケットは前述のように固定長であり、そのヘッダ部
は宛先情報としてコード化された出線番号を含むものと
する。

【０００９】入線１₁ 〜１_n にパケットが到着すると、
空きバッファ選択スイッチ４はバッファメモリ３₁ 〜３
_l 中の空いている１つを選択し、それをパケットの到着
した入線１₁ 〜１_n と接続する。ここで、図２６（イ）
および（ロ）に示すように、ヘッダ部にて同一の出線２
₁ の出線番号“１”が宛先として指定されたパケット
が、入線１₁ と１_n から同時に到着した場合、空きバッ
ファ選択スイッチ４は、例えば入線１₁ 〜１_n を若番順
に、そして空いているバッファメモリ３₁ 〜３_lも若番
順に選んでそれらを接続する。

【００１０】従って、この場合、空きバッファ選択スイ
ッチ４によって入線１₁ がバッファメモリ３₁ に、入線
１_n がバッファメモリ３_l にそれぞれ接続され、入線１
₁ に到着したパケットＡがバッファメモリ３₁ に、入線
１_n に到着したパケットＢがバッファメモリ３_l にそれ
ぞれ蓄積される。

【００１１】この空きバッファ選択スイッチ４のスイッ
チングによって、前記パケットＡはバッファメモリ３₁
に対応するヘッダ記憶回路５₁ に、パケットＢはバッフ
ァメモリ３_l に対応するヘッダ記憶回路５にも供給され
る。ここで、ヘッダ記憶回路５₁ 〜５_l は受け取った各
パケットのヘッダ部のみを抽出してその内容である出線
番号を記憶するものである。従って、ヘッダ記憶回路５
₁ および５_l には、それぞれ出線２₁ の出線番号“１”
が記憶される。

【００１２】これらヘッダ記憶回路５₁ 〜５_l の内容は
それぞれ対応する出線選択回路６₁〜６_l に送られ、各
出線選択回路６₁ 〜６_l は対応するヘッダ記憶回路５₁
〜５_l の内容が指定する出線番号に対応した出力ライン
に送出される出力のみを有意、すなわち、“１”にし、
他の出力ラインへ送出される出力は無意、すなわち
“０”のままとする。従って、出線選択回路６₁ はエン
コーダ７₁ への出力を図２６（ハ）に示すように“１”
とし、出線選択回路６_l はエンコーダ７₁ への出力を図
２６（ニ）に示すように“１”とする。

【００１３】ここで、エンコーダ７₁ 〜７_m は出線選択
回路６₁ 〜６_l 中のいずれかの出力が“１”になると、
該当する出線選択回路６₁ 〜６_l が対応付けられたバッ
ファメモリ３₁ 〜３_l のバッファ番号をコード化し、そ
れを自身に対応付けられたＦＩＦＯメモリ８₁ 〜８_m に
格納する。図２６（ハ）および（ニ）のように、２つの
出線選択回路６₁ および６_l の出力が同時に“１”にな
った場合、エンコーダ７₁ はバッファ番号を、例えば若
番順にＦＩＦＯメモリ８₁ に格納する。

【００１４】そのため、ＦＩＦＯメモリ８₁ には、バッ
ファメモリ３₁ のバッファ番号が先に格納され、それ
に続いてバッファメモリ３_l のバッファ番号ｌが格納さ
れる。バッファ接続スイッチ９₁ 〜９_m は対応付けられ
たＦＩＦＯメモリ８₁ 〜８_mから、そこに格納されてい
るバッファ番号を格納された順番に従って読み出し、そ
のバッファ番号〜ｌが付与されたバッファ３₁ 〜３_l
を自身に対応付けられた出線２₁ 〜２_m に接続する。

【００１５】すなわち、バッファ接続スイッチ９₁ は図
２６（ホ）に示すようにＦＩＦＯメモリ８₁ よりまずバ
ッファ番号を読み出し、その接続処理の終了後、次の
パケット番号ｌを読み出す。バッファ番号が読み出さ
れると、まずバッファメモリ３₁ を出線２₁ に接続し
て、図２６（ヘ）に示すようにバッファメモリ３₁ に蓄
積されたパケットＡを出線２₁ へ出力する。

【００１６】出線２₁ へのパケットＡの送出が完了する
と、前述のようにパケット番号ｌが読み出され、同様に
してバッファメモリ３_l が出線２₁ に接続されて、図２
６（ト）のごとくバッファメモリ３_l に蓄積されたパケ
ットＢが出線２₁ へ出力される。従って、出線２₁ に
は、図２６（チ）に示すようにパケットＡとＢが連続し
て出力される。

【００１７】バッファ接続スイッチ９₁ 〜９_m は、パケ
ットを出線２₁ 〜２_m に送出する都度、該当するバッフ
ァメモリ３₁ 〜３_l を解放し、それを空きバッファ選択
スイッチ４に知らせて以降のパケットの受信に備える。

【００１８】

【発明が解決しようとする課題】従来のセル交換装置は
以上のように構成されているので、バッファメモリ３₁
〜３_l からセル（パケット）を読み出す際に、他のセル
との衝突を避けるために１つのバッファメモリ３₁ 〜３
_l は１つのセルしか蓄積することができず、セルの書き
込み数がバッファメモリ３₁ 〜３_l の数を超えた場合、
そのセルは廃棄されることになり、また、セルの廃棄率
を下げるために非常に多くのバッファメモリ３₁ 〜３_l
を用意する必要があり、さらに、その結果としてバッフ
ァメモリ３₁ 〜３_l と入線１₁ 〜１_n および出線２₁ 〜
２_m の接続のための、空きバッファ選択スイッチ４およ
びバッファ接続スイッチ９₁ 〜９_m の規模が大きくなっ
てしまうなどの課題があった。

【００１９】この発明は上記のような課題を解消するた
めになされたもので、セルが衝突を起こす確率を低減さ
せ、スループットの高いセル交換装置を得ることを目的
とする。

【００２０】

【課題を解決するための手段】請求項１に記載の発明に
係るセル交換装置は、１タイムスロット間前記入線より
入力されるセルを前記ヘッダ処理回路に保留しておくと
ともに、前記バッファメモリを（入線数＋出線数−１）
個以上用意し、バッファ制御回路により１タイムスロッ
トで、同時に複数のセルが１個のバッファメモリに書き
込まれないように重複を避けて選択されたバッファメモ
リに、前記入線空間スイッチを制御して前記ヘッダ処理
回路に保留されているセルを書き込むとともに、すでに
書き込まれ、前記バッファメモリ内のアドレスで宛先
別、かつ同一タイムスロットでの宛先の重複を避けて、
読み出し、タイムスロット別に管理されているセルを、
前記出線空間スイッチを制御して当該セルのヘッダ部で
指定される出線に、所定の順序で出力させるようにした
ものである。

【００２１】また、請求項２に記載の発明に係るセル交
換装置は、出線空間スイッチを介してバッファメモリに
接続され、セルを蓄積して出線速度の調整を行う出線速
度調整バッファを出線対応に付加し、バッファ制御回路
に、入線空間スイッチを制御してセルを書き込むバッフ
ァメモリの選択を行うとともに、書き込まれたセルのバ
ッファメモリ内のアドレスをセルの宛先別に管理し、そ
れに基づいてバッファメモリよりセルを所定の順番で出
線速度のｒ倍（ただし、２≦ｒ≦出線数）の速度で読み
出し、出線空間スイッチを制御してそのセルを所定の順
に指定された出線速度調整バッファに書き込み、それを
出線速度に合わせて読み出して出線に出力させる機能を
持たせたものである。

【００２２】さらに、請求項３に記載の発明に係るセル
交換装置は、セルを蓄積して入線速度の調整を行う入線
速度調整バッファを入線対応に付加し、バッファ制御回
路に、出線空間スイッチを制御してバッファメモリと出
線との間の接続を制御するとともに、入線空間スイッチ
を制御して書き込むバッファメモリの選択を行い、その
バッファメモリに入線速度調整バッファより読み出した
セルを入線速度のｗ倍（ただし、２≦ｗ＜入線数）の速
度で書き込んで、書き込まれたセルのバッファメモリ内
のアドレスをセルの宛先別に管理し、それに基づいて前
記出線空間スイッチの制御を実行して、セルを所定の順
に指定の出線に出力させる機能を持たせたものである。

【００２３】そして、請求項４に記載の発明に係るセル
交換装置は、出線空間スイッチを介してバッファメモリ
に接続されて、１つまたは複数のセルが蓄積でき、その
セルを出線送出順序に従って出線に送出するフレームバ
ッファを出線対応に付加し、バッファ制御回路に、入線
空間スイッチを制御してセルを書き込むバッファメモリ
の選択を行い、さらに、書き込まれたセルのバッファメ
モリ内のアドレスをセルの宛先別に管理して、それに基
づいて出線空間スイッチを制御し、セルをそのヘッダ部
で指定される出線に対応したフレームバッファに出力さ
せるとともに、出線における１つのセルの送出時間を１
タイムスロットとしたとき、複数タイムスロットで構成
される１フレーム時間単位で動作して、１フレーム内で
出線に送出するセルをあらかじめ定められた送出順序と
は無関係に、かつセルの衝突を避けながら、フレームバ
ッファに送出するように制御する機能を持たせたもので
ある。

【００２４】また、請求項５に記載の発明に係るセル交
換装置は、複数のセルの蓄積が可能で、出線送出順序に
従ってそのセルを出線に送出するフレームバッファを出
線対応に付加し、スイッチ部に、入線に入力されたセル
をそのヘッダ部で指定された出線に出力し、またセルの
衝突が発生したときにはセルの待ち合わせを行うととも
に、出線における１つのセルの送出時間を１タイムスロ
ットとしたとき、複数タイムスロットで構成される１フ
レーム時間単位で動作し、１フレーム内で出線に送出す
るセルを、あらかじめ定められた送出順序とは無関係
に、かつセルの衝突を避けながら、前記フレームバッフ
ァに送出するように制御する機能をもたせたものであ
る。

【００２５】

【作用】請求項１に記載の発明におけるセル交換装置
は、１タイムスロットを動作単位として、このタイムス
ロットで重複を避けて選択したバッファメモリにセルを
書き込むとともに、すでに書き込まれ、前記バッファメ
モリ内のアドレスで宛先別、かつ同一タイムスロットで
の宛先の重複を避けて読み出しタイムスロット別に管理
しているセルを、所定の出線に出力することにより、書
き込みおよび読み出し動作における衝突によるセルの廃
棄あるいは待ち合わせを回避できるセル交換装置を実現
する。

【００２６】また、請求項２に記載の発明におけるセル
交換装置は、宛先検出が行われたセルを選択されたバッ
ファメモリへ蓄積し、当該セルのバッファメモリ上のア
ドレスをその宛先別に管理し、そのアドレスに基づいて
バッファメモリをアクセスして、そこに蓄積されたセル
を出線速度のｒ倍（２≦ｒ＜出線数）の速度で読み出す
ことにより、同一のバッファメモリからセルを読み出す
機会を多くして、読み出し時の衝突によるセルの廃棄を
減少させることができるセル交換装置を実現する。

【００２７】さらに、請求項３に記載の発明におけるセ
ル交換装置は、宛先検出が行われたセルを入線空間スイ
ッチで選択されたバッファメモリに、入線速度のｗ倍
（２≦ｗ＜入線数）の速度で書き込み、当該セルのバッ
ファメモリ上のアドレスをその宛先別に管理し、そのア
ドレスに基づいてバッファメモリをアクセスしてセルの
読み出しを行うことにより、同一のバッファメモリにｗ
倍までのセルの書き込みを可能にして、書き込み時の衝
突によるセルの廃棄を減少させることができるセル交換
装置を実現する。

【００２８】そして、請求項４に記載の発明におけるセ
ル交換装置は、宛先検出が行われたセルを選択されたバ
ッファメモリへ蓄積し、当該セルのバッファメモリ上の
アドレスをその宛先別に管理して、そのアドレスに基づ
いてバッファメモリをアクセスし、そこに蓄積されたセ
ルを読み出して出線空間スイッチで接続されたフレーム
バッファに出力することにより、バッファメモリを全出
線で共有化して効率よく利用し、バッファメモリの必要
数を削減してスイッチの規模を縮小するとともに、バッ
ファメモリからはフレーム単位で複数のセルの順序を変
えて衝突を避けるように読み出してセルの衝突率を低減
させ、スループットの高いセル交換装置を実現する。

【００２９】また、請求項５に記載の発明におけるセル
交換装置は、入力されたセルをそのヘッダ部の指定する
宛先に応じて出力するとともに、セルの衝突が発生した
場合にはセルの待ち合わせを行うスイッチ部によって、
各出線対応に設けられたフレームバッファに、１フレー
ム内で出線に送出する複数個のセルに対して、あらかじ
め定められた送出順序とは無関係に、かつ衝突を避ける
ようにセルを送出し、フレームバッファが出線送出順序
に従ってそのセルを出線に送出するようにすることによ
り、セルの衝突率を低減させ、スループットの高いセル
交換装置を実現する。

【００３０】

【実施例】以下、この発明の一実施例を図について説明
するが、その前に、図１を用いて各実施例のセル交換装
置の前提となるセル交換装置を説明する。図１におい
て、１₁ 〜１_n は宛先情報としての出線番号を含むヘッ
ダ部とデータ部より成るセルが入力されるｎ（ｎ≧２）
本の入線、２₁ 〜２_m は前記セルがそのヘッダ部にて指
定された宛先に応じて出力されるｍ（ｍ≧２）本の出力
であり、これらは従来のそれら（図２５）と同等のもの
である。

【００３１】１０ａ₁ 〜１０ａ_n は前記入線１₁ 〜１_n
の各々に対応して設けられ、入線１₁ 〜１_n より入力さ
れるセルのヘッダ部より宛先の出線２₁ 〜２_n を検出す
るヘッダ処理回路である。

【００３２】また、１１₁ 〜１１_p は指定されたアドレ
スに前記セルを蓄積し、アドレスを指定することによっ
て書き込みの際の順序とは無関係に、蓄積されたセルを
読み出すことができるｐ（ｐ≧ｎ）個のバッファメモリ
で、１つのバッファメモリ１１₁ 〜１１_p に複数のセル
を蓄積できる点で、図２５に示す従来のバッファメモリ
３₁ 〜３_l とは異なっている。

【００３３】１２₁ 〜１２_p はこのバッファメモリ１１
₁ 〜１１_p の各々に対応して設けられ、例えばＦＩＦＯ
タイプのメモリを用いて空きアドレスの管理を行い、対
応付けられたバッファメモリ１１₁ 〜１１_p にリードア
ドレスおよびライトアドレスを与える記憶制御回路であ
る。

【００３４】１３は前記ヘッダ処理回路１０ａ₁ 〜１０
ａ_n を所定のバッファメモリ１１₁〜１１_p を選択的に
接続する入線空間スイッチであり、１４はバッファメモ
リ１１₁ 〜１１_p を所定の出線２₁ 〜２_m に選択的に接
続する出線空間スイッチである。

【００３５】１５ａは前記入線空間スイッチ１３のスイ
ッチングを制御してセルが蓄積されるバッファメモリ１
１₁ 〜１１_p の選択を行うとともに、蓄積されたセルの
バッファメモリ１１₁ 〜１１_p 上のアドレスを、各セル
の宛先別に管理して、当該宛先別に管理しているアドレ
スに基づいて出線空間スイッチ１４のスイッチングを制
御して、前記セルをそのヘッダ部で指定される前記出線
２₁ 〜２_m に所定の順番で出力させるバッファ制御回路
である。

【００３６】また、前記バッファ制御回路１５ａ内にお
いて、１６は入線１₁ 〜１_n にセルが到着すると、その
入線１₁ 〜１_n に対応付けられたヘッダ処理回路１０ａ
₁ 〜１０ａ_n によって検出された当該セルの出線番号を
うけ、そのセルを蓄積するバッファメモリ１１₁ 〜１１
_p を選択してそれを当該するヘッダ処理回路１０ａ₁〜
１０ａ_n に接続するため、前記入線空間スイッチ１３の
スイッチングを制御する書き込みバッファ選択回路であ
る。

【００３７】１７はこのバッファ選択回路１６の検出し
た出線番号を参照して到着したセルを宛先の出線２₁ 〜
２_m 別に分け、当該セルが書き込まれたバッファメモリ
１１₁ 〜１１_p 上のライトアドレスを、そのバッファメ
モリ１１₁ 〜１１_p に対応する記憶制御回路１２₁ 〜１
２_p より得て、それを後述するアドレス待ち行列に書き
込むアドレス交換回路である。

【００３８】１８₁ 〜１８_m はそのアドレス待ち行列で
あり、ＦＩＦＯタイプのメモリによって構成されて、前
記出線２₁ 〜２_m の各々に対応して設けている。このア
ドレス待ち行列１８₁ 〜１８_m には、それが対応付けら
れた出線２₁ 〜２_m 毎に、当該出線２₁ 〜２_m を宛先と
するセルが蓄積されたバッファメモリ１１₁ 〜１１_p上
のライトアドレスが、到着した順番に前記アドレス交換
回路１７によって書き込まれる。

【００３９】１９はこのアドレス待ち行列１８₁ 〜１８
_m を参照してバッファメモリ１１₁〜１１_p から読み出
すセルを決定し、そのアドレス待ち行列１８₁ 〜１８_m
から読み出したアドレスをリードアドレスとして、該当
するバッファメモリ１１₁ 〜１１_p に対応付けられた記
憶制御回路１２₁ 〜１２_p へ送るとともに、出線空間ス
イッチ１４のスイッチングを制御して、前記バッファメ
モリ１１₁ 〜１１_p を該当する出線２₁ 〜２_m に接続す
る読み出しバッファ選択回路である。

【００４０】次に動作について説明する。ここで、図２
〜図４はその各部の信号のタイミングを示すタイムチャ
ートで、入線１₁ 〜１_n の本数ｎおよび出線２₁ 〜２_m
の本数ｍがそれぞれ４本で、バッファメモリ１１₁ 〜１
１_p の個数ｐが１０個である場合の制御の流れを示して
いる。

【００４１】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１₁ 〜１_n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。

【００４２】図２〜図４（イ）〜（ニ）は入線１₁ 〜１
₄ に入力されるセルの一例を、同図（ホ）〜（カ）はそ
の場合のバッファメモリ１１₁ 〜１１₁₀のセルの蓄積の
一例を、同図（ヨ）〜（ソ）は出線２₁ 〜２₄ から出力
されるセルの一例を示している。ここで、全ての回路は
同期していて、１タイムスロットで１セルの入力および
出力ができるものとする。

【００４３】入線１₁ 〜１₄ にセルが入力されると、各
入線１₁ 〜１₄ に対応して設けたヘッダ処理回路１０ａ
₁ 〜１０ａ₄ は、入力されたセルのヘッダ部より出線番
号を検出する。バッファ制御回路１５ａの書き込みバッ
ファ選択回路１６は、このヘッダ処理回路１０ａ₁ 〜１
０ａ₄ を参照して、入線空間スイッチ１３に、セルの到
着した入線１₁ 〜１₄ とセルを記憶するため選択された
バッファメモリ１１₁〜１１₁₀とを個々に接続するよう
に指示する。

【００４４】ここで、入線空間スイッチ１３の接続の仕
方は種々考えられるが、セルがバッファメモリ１１₁ 〜
１１₁₀に記憶され、後に読み出される時に同じバッファ
メモリ１１₁ 〜１１₁₀内に、読み出したいセルが２個以
上あることは望ましくないため、これを防ぐようにセル
を多数のバッファメモリ１１₁ 〜１１₁₀に分散させる方
法がよい。

【００４５】そのためには、バッファメモリ１１₁ 〜１
１₁₀は入線１₁ 〜１₄ と同じ数だけでは不十分で、上記
問題を解決するためには、なるべく多くのバッファメモ
リ１１₁ 〜１１₁₀がある方が制御が簡単になる。あるい
はそれとは別に、上記より簡単な制御例として、セル保
留残量が最も少ないバッファメモリ１１₁ 〜１１₁₀を選
んでセルを書き込む方法も考えられる。即ち、同時にｘ
個のセルが到着した時には、セル残量の最も少ないｘ個
のバッファメモリ１１₁ 〜１１₁₀を選択して、入線１₁
〜１₄ と選択されたバッファメモリ１１₁ 〜１１₁₀とを
空間的に接続する方法である。

【００４６】図２〜図４では、更に簡単な制御例として
バッファメモリ１１₁ 〜１１₁₀を順に選び、到着したセ
ルを書き込んでいく方法を示している。すなわち、バッ
ファメモリ１１₁ ，１１₂ ，１１₃ …１１₁₀の順に選ば
れ、到着したセルを書き込んでいくものである。

【００４７】タイムスロット１では、入線１₁ から信号
ｆの第１番目のＦ１セル（以下、信号ｆの１番目のセル
ということでセル呼称をＦ１セルという。他のセルにつ
いても同様。）、入線１₂ から信号ｇのＧ１セル、入線
１₄ より信号ｉの１１セルが入力される。それぞれのセ
ルのヘッダ部には、宛先の出線番号、すなわち、Ｆ１セ
ルには出線２₁ を指定するＯ₁ がセルＧ１には出線２₄
を指定するＯ₄ が、１１セルには出線２₃ を指定するＯ
₃ がそれぞれ記されている。

【００４８】タイムスロット２では、入線空間スイッチ
１３が、入線１₁ とバッファメモリ１１₁ 、入線１₂ と
バッファメモリ１１₂ 、入線１₄ とバッファメモリ１１
₃ をそれぞれ接続する。従って、これらのセルはタイム
スロット２において、バッファメモリ１１₁ 〜１１₃ の
記憶制御回路１２₁ 〜１２₃ によって指定されたアドレ
スに蓄積される。

【００４９】この時、各記憶制御回路１２₁ 〜１２_p か
らは各バッファメモリ１１₁ 〜１１₃ のライトアドレス
がアドレス交換回路１７に送られる。このライトアドレ
スは各記憶制御回路１２₁ 〜１２₃ が空きアドレスとし
てそれぞれ管理しているアドレスの中から選ばれる。

【００５０】アドレス交換回路１７は書き込みバッファ
選択回路１６を参照しながら入力された各セルを宛先主
線別に分け、バッファメモリ１１₁ のライトアドレスを
アドレス待ち行列１８₁ に、バッファメモリ１１₂ のラ
イトアドレスをアドレス待ち行列１８₄ に、バッファメ
モリ１１₃ のライトアドレスをアドレス待ち行列１８₃
の最後尾にそれぞれ書き込む。

【００５１】次に、タイムスロット３において、読み出
しバッファ選択回路１９はこれらアドレス待ち行列１８
₁ 〜１８₃ よりそこに格納されているアドレスを取出し
て、該当するバッファメモリ１１₁ 〜１１₃ に対応した
記憶制御回路１２₁ 〜１２₃へ送るとともに、出線空間
スイッチ１４にバッファメモリ１１₁ 〜１１₃ と出線２
₁ ，２₃ および２₄ とを個々に接続するように指示す
る。これによって、出線空間スイッチ１４はこのタイム
スロット３にてバッファメモリ１１₁ と出線２₁、バッ
ファメモリ１１₂ と出線２₄ 、バッファメモリ１１₃ と
出線２₃ をそれぞれ接続する。

【００５２】各記憶制御回路１２₁ 〜１２₃ は受け取っ
たアドレスを対応付けられたバッファメモリ１１₁ 〜１
１₃ にリードアドレスとして送り、以後、そのアドレス
を空きアドレスとして管理する。各バッファメモリ１１
₁ 〜１１₃ から読み出されたセルは、それぞれのヘッダ
部で指定された宛先の出線２₁ ，２₄ および２₃ に出力
される。

【００５３】上記の例では入力したセルの宛先出線がす
べて異なっていたが、タイムスロット２で入力したセル
は同一宛先出線のものが存在している。タイムスロット
２で入力したＦ２セル、Ｇ２セル、Ｈ１セルは、同様に
してバッファメモリ１１₄ ，１１₅ および１１₆ にそれ
ぞれ書き込まれるが、この三つのセルのヘッダ部には、
すべて同一の出線２₄ を指定するＯ₄ が記されている。

【００５４】ここで、図２〜図４の例では入線の若番順
の優先を付けてあり、セルの待ち合わせを行い、タイム
スロット４，５，６でバッファメモリ１１₄ ，１１₅ ，
１１₆ の順にＦ２，Ｇ２，Ｈ１セルを読み出し、それを
出線２₄ に送出している。以下この手順でセルの交換が
実行される。

【００５５】ここで、タイムスロット８では、バッファ
メモリ１１₃ 内にＩ２セルとＨ６セルとが記憶されてお
り、それぞれの宛先がＩ２セルでは出線２₂ ，Ｈ６セル
では出線２₃ と互いに異なっているが、同一のバッファ
メモリ１１₃ に蓄積されているために同時に取り出すこ
とができない。

【００５６】このような場合には、出線２₁ 〜２₄ 対応
に固定的あるいは乱数により毎度変わるような優先順位
を付けて、一つのセル、例えばセルＩ２のみを取り出
し、他のセルＨ６を待ち合わせることによって、衝突を
避けることができる。

【００５７】このようなことは、他にタイムスロット
９，１０，１５でも起こっているが、いずれも衝突によ
ってセルが失われるようなことはない。

【００５８】実施例１．まず、請求項１に記載の発明の一実施例を図について説
明する。図５は請求項１に記載の発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図１のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。

【００５９】図において、１０ｂ₁ 〜１０ｂ_n は前記入
線１₁ 〜１_n に対応して設けられ、入線１₁ 〜１_n より
入力されたセルのヘッダ部より宛先の出線２₁ 〜２_m を
検出し、また１タイムスロットの間だけ前記セルを保留
するヘッダ処理回路であり、バッファメモリ１１₁ 〜１
１_p （ｎ＋ｍ−１）個用意されている。

【００６０】また、１５ｂは１タイムスロットで前記入
線空間スイッチ１３のスイッチングを制御してセルが蓄
積されるバッファメモリ１１₁ 〜１１_p の選択を行うと
ともに（セルの書き込み）、蓄積されたセルのバッファ
メモリ１１₁ 〜１１_p 上のアドレスを、各セルの宛先
別、且つ読み出しタイムスロット別に管理して、読み出
しタイムスロットの各セルをそのヘッダ部で指定される
前記出線２₁ 〜２_m に所定の順番で出力させるバッファ
制御回路である。

【００６１】前記バッファ制御回路１５ｂにおいて、２
１はアドレステーブルであり、出線２₁ 〜２_m のそれぞ
れに対応して設けられている。入線１₁ 〜１_n セルが到
着すると、このアドレステーブル２１は、その入線１₁
〜１_n に対応付けられたヘッダ処理回路１０ｂ₁ 〜１０
ｂ_n によって検出された当該セルの出線番号を受け、そ
のセルを蓄積するバッファメモリ１１₁ 〜１１_p を選択
して当該出線宛先別にバッファメモリ番号とそのライト
アドレスを蓄積する。

【００６２】２０は前記アドレステーブル２１によって
決定されたセルを蓄積するバッファメモリ番号とライト
アドレスを受け、バッファメモリ１１₁ 〜１１_p とヘッ
ダ処理回路１０ｂ₁ 〜１０ｂ_n とを接続するため、前記
入線空間スイッチ１３のスイッチングを制御する入線接
続指示回路である。

【００６３】２２は前記アドレステーブル２１を参照し
てバッファメモリ１１₁ 〜１１_p から読み出すセルを決
定し、そのアドレステーブル２１から読み出したアドレ
スをリードアドレスとして、該当するバッファメモリ１
１₁ 〜１１_p に対応付けられた記憶制御回路１２へ送る
とともに、出線空間スイッチ１４のスイッチングを制御
して、前記バッファメモリ１１₁ 〜１１_p を該当する出
線２₁ 〜２_m に接続する出線接続指示回路である。

【００６４】次に動作について説明する。ここで、図６
〜図８はその各部の信号のタイミングを示すタイムチャ
ートで、入線１₁ 〜１_n の本数ｎ及び出線２₁ 〜２_m の
本数ｍがそれぞれ４本で、バッファメモリ１１₁ 〜１１
_p の個数ｐがｎ＋ｍ−１の７個である場合の制御の流れ
を示している。

【００６５】また、ここで扱われるセルは固定長であ
り、入線１₁ 〜１₄ に入力される前にセル入力位相が調
整されて、全線からのセル入力は同一の位相で供給され
るものとし、説明の都合上この入線１₁ 〜１₄ をＩ₀ ，
Ｉ₁ ，Ｉ₂ ，Ｉ₃ 、出線２₁ 〜２₄ をＯ₀ ，Ｏ₁ ，Ｏ
₂ ，Ｏ₃ と記述する。また、各バッファメモリ１１₁ 〜
１１₇ の番号をそれぞれバッファ＃０，バッファ＃１，
…，バッファ＃６と記述する。

【００６６】図６〜図８（イ）はタイムスロット番号
を、（ロ）は入線Ｉ₀ 〜Ｉ₃ に入力されるセルの一例
を、（ハ）はアドレステーブル２１の内部状態を、
（ニ）と（ホ）はそれぞれ入線接続指示回路２０と出線
接続指示回路２２の内部状態を、（ヘ）はバッファメモ
リ１１₁ 〜１１₇ のセルの蓄積状態を、（ト）は出線Ｏ
₁ 〜Ｏ₃ に出力されるセルを示している。ここで、すべ
ての回路は同期して、タイムスロットで１セルの入力及
び出力ができるものとする。

【００６７】入線Ｉ₀ 〜Ｉ₃ にセルが入力されると、各
入線Ｉ₀ 〜Ｉ₃ に対応して設けられたヘッダ処理回路１
０ｂ₁ 〜１０ｂ₄ は、入力されたセルのヘッダ部より出
線番号を検出し、またこの１タイムスロットの間は当該
セルを保留する。

【００６８】バッファ制御回路１５ｂ内のアドレステー
ブル２１は、このヘッダ処理回路１０ｂ₁ 〜１０ｂ₄ を
参照して、各入線Ｉ₀ 〜Ｉ₃ に入力したセルをそれぞれ
どのバッファメモリ１１₁ 〜１１₇ に書き込むかを決定
し、その結果を入線接続指示回路２０に指示することに
よって、入線空間スイッチ１３がセルの到着した入線Ｉ
₀ 〜Ｉ₃ とセルを記憶するため選択されたバッファメモ
リ１１₁ 〜１１₇ とを接続する。

【００６９】なお、一つのバッファメモリは、同一タイ
ムスロットで１セルの書き込みと１セルの読み出しか出
来ないので、バッファメモリ１１₁ 〜１１₇ の選択は同
一タイムスロットで複数のセルの書き込み及び読み出し
が起こらないようにしなければならない。

【００７０】このアドレステーブル２１内部には宛先出
線別に行をとり読み出しタイムスロット別に列をとった
表があり、一つ一つの升目にそのタイムスロットで読み
出されるセルの格納されているバッファメモリの番号と
当該バッファメモリ内のアドレスが格納されている。ま
た、任意のタイムスロットで何も読み出すセルがない出
線に対しては、該当する升目には空信号が入っている。

【００７１】ここで、セルが到着したときにセルをバッ
ファメモリ１１₁ 〜１１₇ に接続する入線空間スイッチ
１３の接続の仕方は種々考えられるが、セルがバッファ
メモリ１１₁ 〜１１₇ に記憶され、後に読み出される時
に同一バッファメモリ内に読み出したいセルが２個以上
あることは望ましくない。

【００７２】従って、これを防ぐようにセルを多数のバ
ッファメモリ１１₁ 〜１１₇ に分散させる方法がよく、
そのためにはバッファメモリ１１₁ 〜１１₇ は、入線数
と同じ数では不十分である。また、セルを書き込むとき
にもバッファは互いに異なったものを選択しなければ成
らないので、バッファメモリ線ｐは最低でも（入線数
ｎ）＋（出線数ｍ）−１だけ必要である（この実施例で
はバッファメモリ数ｐは７である）。

【００７３】また、図６〜図８では、前記アドレステー
ブル２１内の表は読み出しタイムスロット別に区切られ
ているが、容量は有限なので、タイムスロットに対して
循環的に再利用する。このため、次タイムスロットで読
み出した位置をリードポインタｒｐで指し示し、これを
循環的に更新している。

【００７４】また、表では先着順に到着したセルの待ち
行列を出線宛先別に作っているが、この待ち行列の最後
尾の次位置に次の書き込み位置を示すライトポインタｗ
ｐｏ〜ｗｐ₃ を出線宛先別に用いる例を示している。

【００７５】また、セルを書き込むバッファメモリ１１
₁ 〜１１₇ を決定する方法は、セルが入線に到着する
と、入線Ｉ_o からＩ₃ の順に候補となるバッファメモリ
１１₁〜１１₇ を挙げ、同一タイムスロットで同一バッ
ファメモリ１１₁ 〜１１₇ に複数のセルの書き込み、同
一タイムスロットで同一バッファで同一バッファメモリ
１１₁ 〜１１₇ から複数のセルの読み出しが起こらない
ことを確認して、候補を決定する例である。また、候補
となるバッファメモリ１１₁ 〜１１₇ はセルの保留で一
杯になっていないものを循環的にあげる例を示してい
る。

【００７６】また、図６〜図８では、タイムスロット１
以前にはセルの到着がないものとしている。タイムスロ
ット１の時、入線Ｉ₀ ，Ｉ₁ 及びＩ₃ にセルが到着して
いる。なお、ここではセルの呼称は入線番号・出線番号
・セル到着時のタイムスロットを用いて表しており、す
なわち、セル３１２はタイムスロット２において入線Ｉ
₃ に到着し、出線Ｏ₁ を宛先とするセルである。

【００７７】タイムスロット１ではリードポインタｒｐ
は表の第２列の位置にあり、図には記載されていない
が、タイムスロット１の初期にライトポインタｗｐ₀ 〜
ｗｐ₃はすべて表の第３列の位置にあるものとする。入
線Ｉ₀ に到着したセル０１１は、現在表中に他のセルが
存在しないので例えばバッファ＃０に格納するが、この
バッファメモリ１１₁ には記憶制御回路１２が付随して
いて書き込むアドレスを管理しており、いま書き込みア
ドレスが０の例を示す。図中表内升目の上段はバッファ
メモリ１１₁ 〜１１₇ の番号を示し、下段は当該バッフ
ァメモリ１１〜１１₇ 内のアドレスを示している。

【００７８】一方、入線Ｉ₁ に到着したセル１２１は出
線Ｏ₂ を目指すので、いまセル１２１に用いたバッファ
＃０以外の例えばバッファ＃１が候補として考えられ
る。当該セルを読み出す時には表中第３列を見ればよく
他にバッファ＃０しか用いられていないので、バッファ
＃１は条件を満たす。

【００７９】従って、セル１２１はバッファ＃１のアド
レス０に格納される。入線Ｉ₃ に到着したセル３１１は
出線Ｏ₁ を目指すので、いまセル０１１、セル１２１に
用いたバッファ＃０，＃１以外の例えばバッファ＃２の
アドレス０に格納する。

【００８０】以上次タイムスロットの書き込み及び読み
出しが決定すると、入線接続指示回路２０及び出線接続
指示回路２２に接続を指示し、入線空間スイッチ１３お
よび出線空間スイッチ１４が交換を行う、タイムスロッ
ト２では入線空間スイッチ１３が、入線Ｉ₃ とバッファ
＃０、入線Ｉ₁ とバッファ＃１、入線Ｉ₃ とバッファ＃
２が接続され、タイムスロット２においてこれらのセル
の書き込みが行われる。

【００８１】また、読み出しポインタｒｐが指示する内
容、すなわち表中第２列はすべて空信号が入っているの
で、出線接続指示回路２２には出線空間スイッチ１４の
無接続を指示することになる。

【００８２】タイムスロット２では、入線Ｉ₀ 〜Ｉ₃ 全
てにセルが到着する。タイムスロット１と同様、同一タ
イムスロットで複数のセルの書き込みまたは読み出しが
同一バッファメモリ１１₁ 〜１１₇ に起こらないように
バッファメモリ１１₁ 〜１１₇ が選択されている。

【００８３】また、タイムスロット２では、タイムスロ
ット１のときに比べ、リードポインタｒｐが一つ更新さ
れ、表中第３列の所にある。これを、出線接続指示回路
２２に指示し、タイムスロット３で、出線空間スイッチ
１４により、バッファ＃０と、出線Ｏ₁ 、バッファ＃１
と出線Ｏ₂ が接続され、タイムスロット３において、こ
れらのセルの読み出しが行われる。

【００８４】以上の例は、セルが入線に到着すると、入
線Ｉ₀ からＩ₃ の順に候補となるバッファメモリ１１₁
〜１１₇ をあげ、１つのタイムスロットで同一バッファ
メモリ１１₁ 〜１１₇ に複数のセルの書き込み、及び同
一バッファメモリ１１₁ 〜１１₇ から複数のセルの読み
出しが起こらないことを確認して、候補を決定する例で
あり、また、候補となるバッファメモリ１１₁ 〜１１₇
はセルの保留で一杯になっていないものを循環的にあげ
る例であった。

【００８５】タイムスロット４において、セル１３４は
出線Ｏ₃ 宛であり、候補としてはじめバッファ＃５が挙
げられたが、同一タイムスロットでの読み出しに他でも
使われる予定なのでバッファ＃６が挙げられ決定した。
同様に、セル３０４に対しても、最終的にはバッファ＃
３が選択されている。この２例では〇で示している。

【００８６】このように、ただ単にバッファメモリ１１
₁ 〜１１₇ を循環的に割り当てるＨ方法に比べて、セル
の衝突を避けることができ、この衝突によってセルが失
われることを防いでいる。

【００８７】実施例２．次に請求項２に記載の発明の一実施例を図について説明
する。図９は請求項２に記載の発明の一実施例によるセ
ル交換装置の構成を示すブロック図であり、前述した図
１のセル交換装置と同一または相当部分には同一符号を
付して説明を省略する。

【００８８】図において、２３₁ 〜２３_m は各出線２₁
〜２_m に対応して設けられ、出線空間スイッチ１４によ
って所定のバッファメモリ１１₁ 〜１１_p に接続され
て、当該バッファメモリ１１₁ 〜１１_p より出線速度の
ｒ倍（２≦ｒ＜出線数）の速度で読み出されるセルを蓄
積し、前記出線速度に合わせて対応付けられた出線２₁
〜２_m に出力する出線速度調整バッファである。

【００８９】また、１５ｃは書き込みバッファ選択回路
１６、アドレス交換回路１７、アドレス待ち行列１８₁
〜１８_m 、および読み出しバッファ選択回路１９を備
え、入線空間スイッチ１３のスイッチングを制御して、
セルが書き込まれるバッファ１１₁ 〜１１_p を選択する
とともに、書き込まれたセルのバッファメモリ１１₁ 〜
１１_p 上のアドレスを前記セルの宛先別に管理し、それ
に基づいてセルをバッファメモリ１１₁ 〜１１_p より所
定の順番で、出線速度のｒ倍（２≦ｒ＜出線数）の速度
で読み出させ、当該セルがそのヘッダ部で指定される出
線２₁ 〜２_m に出力されるように出線空間スイッチ１４
を制御して、対応する出線速度調整バッファ２３₁ 〜２
３_m に書き込み、それを出線速度に合わせて読み出し
て、対応する出線２₁ 〜２_m に出力させるバッファ制御
回路である。

【００９０】次に動作について説明する。ここで、図１
０〜図１２はその各部の信号のタイミングを示すタイム
チャートであって、図１のセル交換装置における図２〜
図４の場合と同様に、入線１₁ 〜１_n の本数ｎおよび出
線２₁ 〜２_m の本数ｍがそれぞれ４本で、バッファメモ
リ１１₁ 〜１１_p の個数ｐが１０個である場合の制御の
流れを示し、その（イ）〜（ソ）はそれぞれ図２〜図４
のそれらと同一である。

【００９１】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１₁ 〜１_n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。

【００９２】基本的なセルの交換手順は図１のセル交換
装置の場合と同様に進行する。今、図示のようにタイム
スロット８では、バッファメモリ１１₃ 内に１２セルと
Ｈ６セルとが記憶されている。ここで、これら両セルで
はそれぞれの宛先が、１２セルは出線２₂ 、Ｈ６セルは
出線２₃ と互いに異なってはいるが、それらを出線２₁
〜２₄ の出線速度と同一の速度で読み出そうとしても、
同一のバッファメモリ１１₃ に蓄積されているために、
同時に取出すことはできない。

【００９３】図１３〜図１４は図１０〜図１２のタイム
スロット６〜１３の部分を拡大して示すタイムチャート
である。図１３〜図１４ではバッファメモリ１１₁ 〜１
１₁₀の読み出しを出線２₁ 〜２₄ の出線速度の３倍の速
度で行う場合について示している。図中（ホ）〜（カ）
はバッファメモリ１１₁ 〜１１₁₀のセルの蓄積例を、
（ツ）〜（ラ）は出線速度調整バッファ２３₁ 〜２３₄
へのセルの書き込み状態を、（ヨ）〜（ソ）は出線２₁
〜２₄ から出力されるセルの一例をそれぞれ示してい
る。

【００９４】ここで、前記タイムスロット８でバッファ
メモリ１１₃ 内の１２セルとＨ６セルとは異なる宛先へ
向かうセルであり、バッファメモリ１１₃ より出線速度
の３倍の速度で読み出せば、両方のセルを該当する出線
２₂ と２₃ へ同時に出力することができる。即ち、バッ
ファメモリ１１₁ 〜１１₁₀から出線速度の３倍の速度で
読み出せば、同一のバッファメモリ１１₁ 〜１１₁₀内に
３個まで、同一タイムスロットで読み出したセルの重複
を許容できることになる。

【００９５】このようなことは、他のタイムスロット
９，１０，１５でも起こっているが、いずれも衝突によ
ってセルが待ち合わせを行うようなことはない。

【００９６】なお、バッファメモリ１１₁ 〜１１₁₀の読
み出し速度を出線速度の３倍とした場合について説明し
たが、一般には２以上、出線数未満のｒ倍としてよい。
また、各バッファメモリ１１₁ 〜１１₁₀としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。

【００９７】さらに、１タイムスロットで同一のバッフ
ァメモリ１１₁ 〜１１_p から読み出そうとするセルの個
数が前記ｒを越えた場合、出線２₁ 〜２_m 対応に、固定
的あるいは乱数によって毎度変わるような優先順位を付
けてｒ個のセルのみを取り出し、他のセルを待ち合わせ
させれば衝突をさけることができる。

【００９８】実施例３．次に請求項３に記載の発明の一実施例を図について説明
する。図１５は請求項３に記載の発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図１のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。

【００９９】図において、２４₁ 〜２４_n は各入線１₁
〜１_n に対応して設けられ、対応付けられたヘッダ処理
回路１０ａ₁ 〜１０ａ_n より出力されるセルを蓄積し、
それを入線速度のｗ倍（２≦ｗ＜入線数）の速度で読み
出して入線空間スイッチ１３によって接続された所定の
バッファ１１₁ 〜１１_p に送出する入線速度調整バッフ
ァである。

【０１００】また、１５ｄは書き込みバッファ選択回路
１６、アドレス交換回路１７、アドレス待ち行列１８₁
〜１８_m 、および読み出しバッファ選択回路１９を備
え、入線速度調整バッファ２４₁ 〜２４_n に蓄積された
セルを入線速度のｗ倍（２≦ｗ＜入線数）の速度で読み
出し、入線空間スイッチ１３を制御してセルが書き込ま
れるバッファメモリ１１₁ 〜１１_p を選択して、そのセ
ルを当該バッファメモリ１１₁ 〜１１_p に前記入線速度
のｗ倍の速度で書き込ませるとともに、書き込まれたセ
ルのバッファメモリ１１₁ 〜１１_p 内のアドレスをセル
の宛先別に管理し、それに基づいて出線空間スイッチ１
４を制御して、セルをそのヘッダ部で指定される出線２
₁ 〜２_m に、所定の順番で出力させるバッファ制御回路
である。

【０１０１】次に動作について説明する。ここで、図１
６〜図１８はその各部の信号のタイミングを示すタイム
チャートであって、図１のセル交換装置における図２〜
図４の場合と同様に、入線１₁ 〜１_n の本数ｎおよび出
線２₁ 〜２_m の本数ｍがそれぞれ４本で、バッファメモ
リ１１₁ 〜１１_p の個数ｐが１０個である場合の制御の
流れを示し、その（イ）〜（ソ）はそれぞれ図２〜図４
のそれらと同一である。

【０１０２】また、バッファメモリ１１₁ 〜１１_p の容
量はそれぞれ２セル分であり、ここで扱われるセルは固
定長でランダムに入力されるもので、入線１₁ 〜１_n に
入力される前にセル入力位相が調整され、全線からのセ
ル入力は同一の位相で供給されるものとする。

【０１０３】入線１₁ 〜１₄ にセルが入力されると、各
入線１₁ 〜１₄ に対応のヘッダ処理回路１０₁ 〜１０₄
はそのヘッダ部より出線番号を検出し、当該セルを対応
する入線速度調整バッファ２４₁ 〜２４₄ に書き込む。

【０１０４】一方、バッファ制御回路１５ｄ内の書き込
みバッファ選択回路１６は、このヘッダ処理回路１０₁
〜１０₄ を参照して、入線空間スイッチ１３に、セルの
書き込まれた入線速度調整バッファ２４₁ 〜２４₄ と、
そのセルを記憶するために選択されたバッファメモリ１
１₁ 〜１１₁₀とを個々に接続するように指示する。

【０１０５】なお、この入線速度調整バッファ２４₁ 〜
２４₄ の読み出し速度、即ちバッファメモリ１１₁ 〜１
１₁₀の書き込み速度は、入線１₁ 〜１₄ の入線速度の２
倍とし、１タイムスロット内で、同一のバッファメモリ
１１₁ 〜１１₁₀に２個のセルを書き込めるものとする。

【０１０６】ここで、バッファメモリ１１₁ ，１１₂ ，
１１₃ ，…，１１₁₀の順に選択し、到着したセルを順番
に書き込んでゆくものとした場合、あるタイムスロット
で書き込むべきバッファメモリ１１₁ 〜１１₁₀の中に、
容量がすでに一杯になったものがあれば、それをとばし
て次のバッファメモリ１１₁ 〜１１₁₀に書き込むものと
する。

【０１０７】また、セルの書き込みはなるべく異なるバ
ッファメモリ１１₁ 〜１１₁₀に分散させるのが好ましい
が、この実施例ではバッファメモリ１１₁ 〜１１₁₀の書
き込み速度を入線速度の２倍としているため、セル廃棄
が起こる状況がやむをえない場合には、１つのバッファ
メモリ１１₁ 〜１１₁₀に１タイムスロットで複数（２
個）のセルの書き込みを許容して、セル廃棄が少なくな
るようにしている。

【０１０８】即ち、図１６〜図１８のタイムスロット１
１で入力されたＦ１０セル、Ｈ１０セル、１８セルは、
当該タイムスロット１１での空きバッファメモリ１１₆
の２セル分と１１₇ の１セル分だけであるため、それぞ
れを互いに異なったところに書き込むことはできない。

【０１０９】従って、バッファメモリ１１₁ 〜１１₁₀へ
の書き込み速度が入線速度の２倍であることを利用し
て、バッファメモリ１１₆ にＦ１０セルとＨ１０セルの
２つを書き込んで、セルの廃棄を防止している。これら
３つのセルを書き込み終わった状態を図１６〜図１８の
（ヌ），（ル）中に実線で囲んで示している。

【０１１０】以下、基本的なセルの交換手順は図１のセ
ル交換装置の場合と同様に進行する。

【０１１１】以上、バッファメモリ１１₁ 〜１１₁₀への
書き込み速度を入線速度の２倍とした場合を説明した
が、一般には２以上、入線数未満のｗ倍としてよい。ま
た、各バッファメモリ１１₁ 〜１１₁₀としてデュアルポ
ートメモリの使用を想定したが、倍速以上で動作可能な
シングルポートメモリでも実現可能である。

【０１１２】実施例４．次に請求項４に記載の発明の一実施例を図について説明
する。図１９は請求項４に記載に発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図１のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。

【０１１３】図において、２５₁ 〜２５_m は各出線２₁
〜２_m に対応して設けられ、出線空間スイッチ１４によ
って所定のバッファメモリ１１₁ 〜１１_p に接続され、
当該バッファメモリ１１₁ 〜１１_p より読み出されるセ
ルを１個もしくは複数個蓄積可能であり、そのセルを出
線送出順序に従って出線２₁ 〜２_m に送出するフレーム
バッファである。

【０１１４】また、１５ｅはバッファ選択回路１６、ア
ドレス交換回路１７、アドレス待ち行列１８₁ 〜１８
_m 、および読み出しバッファ選択回路１９を備え、入線
空間スイッチ１３のスイッチングを制御して、セルが書
き込まれるバッファメモリ１１₁ 〜１１_p を選択すると
ともに、書き込まれたセルのバッファメモリ１１₁ 〜１
１_p 上のアドレスを前記セルの宛先別に管理して、それ
に基づいて出線空間スイッチ１４の制御を行い、セルを
そのヘッダ部で指定される出線２₁ 〜２_m に対応したフ
レームバッファ２５₁ 〜２５_m に書き込み、出線２₁ 〜
２_m における１セルの送出時間を１タイムスロットとし
たとき、複数タイムスロットで構成される１フレーム時
間単位で動作して、１フレーム内で出線２₁ 〜２_m に送
出するセルを、あらかじめ定められた送出順序とは無関
係に、かつセルの衝突をさけながら、フレームバッファ
２５₁ 〜２５_m に送出するように制御するバッファ制御
回路である。

【０１１５】また、図２０は前記フレームバッファ２５
₁ 〜２５_m の構成を示すブロック図である。図示のよう
に、フレームバッファ２５₁ 〜２５_m はそれぞれ、１つ
の振り分け回路３１、ｑ個のセルバッファ３２₁ 〜３２
_q 、および１つの循環スイッチ３３によって構成されて
いる。ここで、ｑは前記１フレームを構成するタイムス
ロットの数を示す。

【０１１６】次に動作について説明する。ここで、図２
１〜図２３はその各部の信号タイミングを示すタイムチ
ャートであって、入線１₁ 〜１_n の本数ｎおよび出線２
₁ 〜２_m の本数ｍがそれぞれ４本で、バッファメモリ１
１₁ 〜１１_p の個数ｐが６個である場合の制御の流れを
示している。

【０１１７】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１₁ 〜１_n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。

【０１１８】同図（イ）〜（ニ）は入線１₁ 〜１₄ に入
力されるセルの一例を、同図（ホ）〜（ヌ）はその場合
のバッファメモリ１１₁ 〜１１₆ のセルの蓄積の一例
を、同図（ル）〜（ソ）はフレームバッファメモリ２５
₁ 〜２５₄ 内のセルバッファ３２₁ ，３２₂ を、同図
（ツ）〜（ラ）は出線２₁ 〜２₄ に出力されるセルの一
例を示している。ここで、全ての回路は同期していて、
１タイムスロットで１セルの入力および出力ができ、２
タイムスロットで１フレームを作るものとする。また、
ここではバッファメモリからの読み出しは、書き込みの
あったタイムスロットの次のタイムスロット以降から可
能とする。

【０１１９】入線１₁ 〜１_n にセルが入力されると、各
入線１₁ 〜１_n に対応して設けられたヘッダ処理回路１
０ａ₁ 〜１０ａ_n が、入力されたセルのヘッダ部より出
線番号を検出する。バッファ制御回路１５の書き込みバ
ッファ選択回路１６は、このヘッダ処理回路１０ａ₁ 〜
１０ａ_n を参照して、入線空間スイッチ１３に、セルの
到着した入線１₁ 〜１₄ とセルを記憶するため選択され
たバッファメモリ１１₁ 〜１１₆ とを個々に接続するよ
うに指示する。

【０１２０】ここで、入線空間スイッチ１３の接続に仕
方は種々考えられるが、図２１〜図２３においては、簡
単な制御例としてバッファメモリ１１₁ 〜１１₆ を順に
選び、到着したセルを書き込んでいく方法を示してい
る。なお、ここではセルの呼称を宛先出線番号、入線番
号、入力タイムスロットにより、セル２３１のように示
している。タイムスロット１では、入線１₁ 〜１₄ の全
てにセルが到着し、バッファメモリ１１₁ 〜１１₆ が選
ばれ書き込まれている。

【０１２１】先述のように１フレームは２タイムスロッ
トで構成されているので、バッファメモリ１１₁ 〜１１
₆ からの読み出しはタイムスロット１および２におい
て、セルの衝突が起きないように行われる。同図の例で
は、衝突が起こらず、フレームバッファメモリ２５₁ 〜
２５₄ へセルが読み出されている。

【０１２２】しかし、タイムスロット３で、バッファメ
モリ１１₂ の（ヘ）ではセル１２１とセル２４２を同時
に読み出す必要があり、衝突を生じているが、このフレ
ームで第１番目のタイムスロットと、第２番目のタイム
スロットで両者を別々に読み出すことで、衝突を避ける
ことを可能にしている。

【０１２３】一般に、１フレームをｑタイムスロットで
構成する場合、１つのバッファメモリ１１₁ 〜１１₆ に
は最大ｑ個のセルまでの重複があっても、衝突を防ぐこ
とができる。即ち、ｑの値を大きくするほど、衝突が起
こる確率を小さくすることができる。

【０１２４】その場合、フレームバッファ２５₁ 〜２５
₄ は次のように動作する。即ち、ｑ個のセルバッファ３
２₁ 〜３２_q は各々１セル分の蓄積容量を持ち、ｑタイ
ムスロットで構成される１フレーム内においてそれぞれ
１タイムスロット目、２タイムスロット目、…、ｑタイ
ムスロット目のセルを蓄積する。

【０１２５】振り分け回路３１は１フレーム内にランダ
ムな順で入力されるセルを、それぞれ出線２₁ 〜２_m へ
の出力順序に対応した前記セルバッファ３２₁ 〜３２_q
に振り分ける。循環スイッチ３３はフレームに同期して
動作し、フレームの初めから、セルバッファ３２₁ ，３
２₂ ，…，３２_q の順に選択して、それを出線２₁ 〜２
_m に接続する。

【０１２６】実施例５．なお、バッファメモリ１１₁ 〜１１_p の読み出し速度
を、出線２₁ 〜２_m の速度とは異なる、前記実施例の場
合のｒ倍（２≦ｒ≦出線数）としてもよい。その場合、
１フレームをｑタイムスロットで構成すれば、１つのバ
ッファメモリ１１₁ 〜１１_p には最大ｒ×ｑ個のセルま
で重複があっても衝突を防ぐことができ、衝突の起こる
確率をさらに低減できる。

【０１２７】実施例６．また、上記フレームバッファ２５₁ 〜２５_m を、セルの
ヘッダ情報をハードウェアで直接参照して高速にスイッ
チングする方式の一例として、従来より用いられている
バンヤン網と呼ばれているスイッチ網の出線に付加して
も、セルの衝突率の低減に有効である。

【０１２８】次に請求項５に記載したそのような発明の
一実施例について説明する。図２４は請求項５に記載の
発明の一実施例によるセル交換装置を示すブロック図で
ある。図において、１₁ 〜１₈ は入線、２₁ 〜２₈ は出
線、２５₁ 〜２５₈ はフレームバッファで、図１９で同
一符号を付した部分に相当するものである。

【０１２９】また、２６はバンヤン網であり、２７₁ 〜
２７₈ はその入線１₁ 〜１₈ の各々に対応して設けられ
た入力バッファ、２８はこの入力バッファ２７₁ 〜２７
₈ を制御する入力バッファ制御部である。２９はこれら
バンヤン網２６、入力バッファ２７₁ 〜２７₈ および入
力バッファ制御部２８にて形成されるスイッチ部であ
る。

【０１３０】次に動作について説明する。ここで、フレ
ームバッファ２５₁ 〜２５₈ は、請求項４に記載の発明
の実施例（図１９）のそれと同様に動作する。

【０１３１】図２４において、入線１₁ 〜１₈ から入力
したセルは、バンヤン網２６により宛先出線２₁ 〜２₈
を目指す。ここで、１フレームは２タイムスロットから
構成されているものとする。

【０１３２】今、入線１₁ にタイムスロット１でセルＡ
（出線２₁ 宛て）、タイムスロット２でセルＣ（出線２
₅ 宛て）が到着し、入線１₅ にタイムスロット１でセル
Ｂ（出線２₂ 宛て）、タイムスロット２でセルＤ（出線
２₆ 宛て）が到着した場合を例に説明する。

【０１３３】到着順序、すなわちタイムスロット１でセ
ルＡとセルＢを、タイムスロット２でセルＣとセルＤを
送出すればお互いのセルの経路が同じとなり衝突し、ど
ちらかのセルは廃棄されるか、入力バッファ２７₁ 〜２
７₈ で１タイムスロットだけ待ち、つぎのタイムスロッ
トでまた出線２₁ 〜２₈ を目指すことになる。

【０１３４】しかし、入力バッファ制御部２８が、この
２タイムスロットをまとめて管理し、一度入力セルを入
力バッファ２７₁ ，２７₅ に蓄積し、はじめの１タイム
スロットでセルＡとセルＤを、次のタイムスロットでセ
ルＣとセルＢを送出するようにすれば、衝突を避けるこ
とができる。

【０１３５】また、フレームの初めのタイムスロットで
入力バッファ２７に書き込まれたセルはフレームバッフ
ァ２５の第１スロット目に対応したセルバッファ３２ ₁
に書き込み、２番目のタイムスロットで入力バッファ２
７に書き込まれたセルはフレームバッファ２５の第２ス
ロット目に対応したセルバッファ３２ ₂ に書き込む。つ
まり、出線２₁ に対応したフレームバッファ２５₁ が、
セルＡを第１スロット目に対応したセルバッファ３２₁
に書き込み、出線２₆ に対応したフレームバッファ２５
₆ が、セルＤを第２スロット目に対応したセルバッファ
３２₂ に書き込むことで、最終的に出線２₁ 〜２₈ にセ
ルは順序正しく送出される。

【０１３６】実施例７．なお、上記請求項１〜５に記載の発明の実施例とも、単
体のセル交換装置を示したが、このセル交換装置をリン
ク接続し、順次多段に接続してもよい。

【０１３７】実施例８．また、セルのヘッダ部の宛先情報として、セル交換装置
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行ってもよい。

【０１３８】実施例９．また、図２〜図４、図６〜図８、図１０〜図１２、図１
６〜図１８および図２１〜図２３ではセルが入線に到着
したとき、簡単のためバッファメモリ１１₁ ，１１₂ ，
１１₃ ，……（図６〜図８ではバッファ＃０，＃１，…
…）の順に候補を選んでセルを書き込む制御をする例を
示したが、個々をバッファメモリが、全入線で共有され
る一つの大きなバッファメモリとほぼ同等の性能をそな
えるように、セル保留残留が最も少ないバッファメモリ
を候補として選んでセルを書き込む方法をとり、セル到
着の変動に対しセル廃棄率を更に低くするようにしても
よい。

【０１３９】実施例１０．また、上記請求項１〜５に記載の発明の実施例とも、一
つのセルは一つの出線だけに出力される場合について説
明したが、アドレスの指定の仕方によっては、複数の出
線に出力するように出力段セル選択回路を設定しておく
ことは可能であり、同様にして放送機能の付加も可能で
ある。

【０１４０】実施例１１．また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てら
れるようにしてもよい。

【０１４１】実施例１２．さらに、上記請求項１〜４に記載の発明の実施例とも、
入線のリンク速度を同一としたが、バッファメモリから
の読み出しを速度を、入線のリンク速度より速くすれば
トラヒック集束が可能であり、逆に入線のリンク速度を
出線の速度より速くすることも可能である。また、セル
交換装置をリンク接続した時、段間の速度を入線の速度
よりも、より高速にすることにより、セル交換装置段間
でのセル廃棄率を更に低いものとすることが出来る。

【０１４２】実施例１３．また、上記請求項１〜４に記載の発明の実施例とも、セ
ル交換装置の出線に対応してそれぞれ一つのアドレス待
ち行列を設けたが、それぞれの出線に優先度別に複数の
アドレス待ち行列を割り当て、セルのヘッダ部に宛先出
線以外に付加される優先度を示す符号に基づいて優先度
の高いセルを先にバッファメモリから読み出すことも可
能である。

【０１４３】実施例１４．さらに、動作速度の制約が要る場合等には、このセル交
換装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

【０１４４】

【発明の効果】以上のように請求項１に記載の発明によ
れば、１タイムスロットを動作単位として、この１タイ
ムスロットで重複を避けて選択したバッファメモリにヘ
ッダ処理回路に保留されているセルを書き込むととも
に、前記バッファメモリ内のアドレスで宛先別、かつ同
一タイムスロットでの宛先の重複を避けて読み出しタイ
ムスロット別に管理しているセルを、該セルのヘッダ部
で指示される出線に出力するようにしたので、書き込み
及び読み出し動作におけるセルの衝突による廃棄あるい
は待ち合せを回避できるセル交換装置が得られる効果が
ある。

【０１４５】また、請求項２に記載の発明によれば、宛
先検出が行われたセルを選択されたバッファメモリへ蓄
積し、当該セルのバッファメモリ上のアドレスをその宛
先別に管理して、そのアドレスに基づいてバッファメモ
リをアクセスしてそこに蓄積されたセルを出線速度のｒ
倍（２≦ｒ＜出線数）の速度で読み出すように構成した
ので、バッファメモリよりセルを読み出す際に、複数の
セルが空間スイッチによって、同一のバッファメモリか
らｒ個までのセルの重複を許容しながら、他のセルとの
衝突を避けて出線に導かれ、最も高速となったとしても
たかだか出線速度のｒ倍までであり、速度をあまり上げ
ることなくセルの交換を行うことが可能となり、同一の
バッファメモリからセルを読み出す機会が多くなって、
読み出し時の衝突によるセルの廃棄率をさらに低下させ
ることが可能なセル交換装置が得られる効果がある。

【０１４６】さらに、請求項３に記載の発明によれば、
宛先検出が行われたセルを入線空間スイッチで選択され
たバッファメモリに、入線速度のｗ倍（２≦ｗ＜入線
数）の速度で書き込み、当該セルのバッファメモリ上の
アドレスをその宛先別に管理し、そのアドレスに基づい
てバッファメモリをアクセスしてセルの読み出しを行う
ように構成したので、バッファメモリがほとんど容量一
杯で、１つのバッファメモリに１タイムスロット中で複
数のセルを書き込まなければならない状況下にあって
も、１つのバッファメモリにｗ個までのセルの書き込み
が許容され、また、バッファメモリよりセルを読み出す
際に、複数のセルが空間スイッチによって他のセルとの
衝突を避けながら出線に導かれ、最も高速となったとし
てもたかだか入線速度のｗ倍までであり、速度をあまり
上げずにセルの交換を行うことが可能となり、書き込み
時の衝突によるセルの廃棄率をさらに低下させることが
可能なセル交換装置が得られる効果がある。

【０１４７】そして、請求項４に記載の発明によれば、
宛先検出が行われたセルを選択されたバッファメモリへ
蓄積し、当該セルのバッファメモリ上のアドレスをその
宛先別に管理して、そのアドレスに基づいてバッファメ
モリをアクセスし、そこに蓄積されたセルを読み出して
出線空間スイッチで接続されたフレームバッファに出力
するように構成したので、バッファメモリよりセルを読
み出す際に、フレーム内のセル順序を変えることでセル
の衝突が避けられ、セルの衝突率を低減できるセル交換
装置が得られる効果がある。

【０１４８】また、請求項５に記載の発明によれば、各
出線に対応して設けられたフレームバッファに、１フレ
ーム内で出線に送出する複数個のセルに対して、あらか
じめ定められた送出順序とは無関係に、かつ衝突をさけ
るようにセルを送出し、フレームバッファが出線送出順
序に従ってそのセルを出線に送出するように構成したの
で、フレーム内のセル順序を変えることでセルの衝突が
避けられ、セルの衝突率を低減できるセル交換装置が得
られる効果がある。

【図面の簡単な説明】

【図１】各実施例のセル交換装置の前提となるセル交換
装置を示すブロック図である。

【図２】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図３】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図４】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図５】請求項１に記載の発明の一実施例によるセル交
換装置を示すブロック図である。

【図６】図５に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図７】図５に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図８】図５に示したものの各部における信号のタイミ
ングを示すタイムチャートである。

【図９】請求項２に記載の発明の一実施例によるセル交
換装置を示すブロック図である。

【図１０】図９に示したものの各部における信号のタイ
ミングを示すタイムチャートである。

【図１１】図９に示したものの各部における信号のタイ
ミングを示すタイムチャートである。

【図１２】図９に示したものの各部における信号のタイ
ミングを示すタイムチャートである。

【図１３】さらにその要部を拡大して示すタイムチャー
トの一部である。

【図１４】さらにその要部を拡大して示すタイムチャー
トの一部である。

【図１５】請求項３に記載の発明の一実施例によるセル
交換装置を示すブロック図である。

【図１６】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。

【図１７】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。

【図１８】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。

【図１９】請求項４に記載の発明の一実施例によるセル
交換装置を示すブロック図である。

【図２０】そこで用いられるフレームバッファの構成を
示すブロック図である。

【図２１】請求項４に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。

【図２２】請求項４に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。

【図２３】請求項４に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。

【図２４】請求項５に記載の発明の一実施例によるセル
交換装置を示すブロック図である。

【図２５】従来のセル交換装置を示すブロック図であ
る。

【図２６】その各部における信号のタイミングを示すタ
イムチャートである。

【符号の説明】

１₁ 〜１_n 入線２₁ 〜２_m 出線１０ａ₁ 〜１０ａ_n ヘッダ処理回路１０ｂ₁ 〜１０ｂ_n ヘッダ処理回路１１₁ 〜１１_p バッファメモリ１３入線空間スイッチ１４出線空間スイッチ１５ａ〜１５ｅバッファ制御回路２３₁ 〜２３_m 出線速度調整バッファ２４₁ 〜２４_n 入線速度調整バッファ２５₁ 〜２５_m フレームバッファ２９スイッチ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者三浦摂子鎌倉市大船五丁目１番１号三菱電機株式会社通信システム研究所内 (56)参考文献 1990年電子情報通信学会春季全国大会Ｂ−469 電子情報通信学会技術研究報告ＳＳＥ90−35

Claims

(57)【特許請求の範囲】

【請求項１】データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と前記入線の各々に対応して設けられ、前記入線
より入力された前記セルを１タイムスロット間保留して
おくとともに、当該セルのヘッダ部より宛先に出線を検
出するヘッダ処理回路と、アドレスを指定することによ
って前記セルが書き込まれ、また、アドレスを指定する
ことによって、前記書き込みの順序とは関係なく前記セ
ルの読み出しが可能な（入線数＋出線数−１）個以上の
バッファメモリと、前記ヘッダ処理回路を所定の前記バ
ッファメモリに選択的に接続する入線空間スイッチと、
前記バッファメモリを所定の前記出線に選択的に接続す
る出線空間スイッチと、１タイムスロットを動作単位と
して重複を避けて選択したバッファメモリに、前記入線
空間スイッチを制御して前記ヘッダ処理回路に保留され
ているセルを書き込むとともに、すでに書き込まれ、前
記バッファメモリ内のアドレスで宛先別、かつ読み出し
タイムスロット別に管理されているセルを、前記出線空
間スイッチを制御して、当該セルのヘッダ部で指定され
る前記出線に、所定の順番で出力させるバッファ制御回
路とを備えたセル交換装置。
【請求項２】データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、アドレスを指定することに
よって前記セルが書き込まれ、また、アドレスを指定す
ることによって、前記書き込みの順序とは関係なく前記
セルの読み出しが可能な複数のバッファメモリと、前記
ヘッダ処理回路を所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記出線の各々に対応し
て設けられ、前記セルを蓄積して出力速度を調整する出
線速度調整バッファと、前記バッファメモリを所定の前
記出線速度調整バッファに選択的に接続する出線空間ス
イッチと、前記入線空間スイッチを制御して、前記セル
が書き込まれるバッファメモリを選択するとともに、前
記書き込まれたセルの前記バッファメモリ内のアドレス
を前記セルの宛先別に管理し、それに基づいて前記セル
を前記バッファメモリより所定の順番で、前記出線速度
に前記出線の数より小さな２以上の数を乗算した速度で
読み出させ、当該セルがそのヘッダ部で指定される前記
出線に出力されるように前記出線空間スイッチを制御し
て、前記セルを前記出線速度調整バッファに書き込み、
前記セルを前記出線速度調整バッファより前記出線速度
に合わせて読み出して出力させるバッファ制御回路とを
備えたセル交換装置。
【請求項３】データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、前記入線の各々に対応して
設けられ、前記セルを蓄積して入線速度を調整する入線
速度調整バッファと、アドレスを指定することによって
前記セルが書き込まれ、また、アドレスを指定すること
によって、前記書き込みの順序とは関係なく前記セルの
読み出しが可能な複数のバッファメモリと、前記入線速
度調整バッファを所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記バッファメモリを所
定の前記出線に選択的に接続する出線空間スイッチと、
前記入線速度調整バッファから前記セルを読み出し、前
記入線空間スイッチを制御して前記セルが書き込まれる
バッファメモリを選択し、そのセルを当該バッファメモ
リに、前記入線速度に前記入線の数より小さな２以上の
数を乗算した速度で書き込ませるとともに、前記書き込
まれたセルの前記バッファメモリ内のアドレスを前記セ
ルの宛先別に管理し、それに基づいて前記出線空間スイ
ッチを制御して、前記セルのヘッダ部で指定される前記
出線に、所定の順番で出力させるバッファ制御回路とを
備えたセル交換装置。
【請求項４】データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、アドレスを指定することに
よって前記セルが書き込まれ、また、アドレスを指定す
ることによって、前記書き込みの順序とは関係なく前記
セルの読み出しが可能な複数のバッファメモリと、前記
ヘッダ処理回路を所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記出線の各々に対応し
て設けられ、１つまたは複数のセルの蓄積が可能で、出
線送出順序に従って前記出線に前記セルを送出するフレ
ームバッファと、前記バッファメモリを所定の前記フレ
ームバッファに選択的に接続する出線空間スイッチと、
前記入線空間スイッチを制御して、前記セルが書き込ま
れるバッファメモリを選択し、また前記書き込まれたセ
ルの前記バッファメモリ内のアドレスを前記セルの宛先
別に管理して、それに基づいて前記出線空間スイッチを
制御し、前記セルをそのヘッダ部で指定される前記出線
に対応した前記フレームバッファに出力させるととも
に、前記出線における１つのセルの送出時間を１タイム
スロットとしたとき、複数タイムスロットで構成される
１フレーム時間単位で動作し、１フレーム内で前記出線
に送出するセルを、あらかじめ定められた送出順序とは
無関係に、かつ前記セルの衝突を避けながら、前記フレ
ームバッファに送出するように制御するバッファ制御回
路とを備えたセル交換装置。