JP2583679B2 - セル交換装置 - Google Patents
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Description
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置に関するものである。
B−1 Vol.J72−B−1 No. 11の第1070〜
1075頁(1989年11月発行)に示された従来の
セル交換装置を示すブロック図である。
されるn(n≧2)本の入線であり、このパケットは固
定長で、それぞれがコード化された宛先情報を含むヘッ
ダ部を備えている。21 〜2n は前記パケットがそのヘ
ッダ部にて指定された宛先に応じて出力されるm(m≧
2)本の出線である。31 〜3l は入力された前記パケ
ットが一時的に蓄積されるl(l≧n)個のバッファメ
モリであり、4はパケットが入力された入線11 〜1n
を、空いているバッファメモリ31 〜3l に接続する空
きバッファ選択スイッチである。
l の各々に対応して用意され、対応付けられたバッファ
メモリ31 〜3l に蓄積されるパケットの、ヘッダ部の
みを抽出して記憶するヘッダ記憶回路である。61 〜6
l はこれら各ヘッダ記憶回路51 〜5l に対応して設け
られ、対応するヘッダ記憶回路51 〜5l の記憶内容に
該当する出力ラインに送出する出力のみを有意にする出
線選択回路である。
れに対応して用意され、前記各出線選択回路61 〜6l
の送出する出力を受けて、それをバッファメモリ31 〜
3lのバッファ番号にコード化するエンコーダである。
81 〜8m はエンコーダ71〜7m 対応に設けられ、各
エンコーダ71 〜7m にてコード化されたバッファ番号
が書き込まれ、それが入力された順番に読み出されるフ
ァーストイン・ファーストアウト(以下、FIFOとい
う)タイプのFIFOメモリである。
されて、対応するFIFOメモリ81 〜8m から出力さ
れるバッファ番号によって制御され、バッファメモリ3
1 〜3l に蓄積されているパケットをそのヘッダ部で指
定される出線21 〜2m に出力するバッファ接続スイッ
チである。
してセルの代わりのパケットを用いているが、マルチメ
ディア情報をブロック単位に分割し、それに宛先情報を
含んだヘッダ部を付加しているという点では、セルもパ
ケットも同じものを表現している。ただし、一般的には
パケットは1つのブロックの長さが可変長として扱われ
るのに対して、セルは国際標準での規定された固定長と
して扱われている点で異なっている。
6はその各部の信号のタイミングを示すタイムチャート
で、バッファメモリ31 および3l が空いている時、入
線11 と1n から出線21 宛のパケットを同時に受信し
た場合の制御の流れを示している。また、ここで扱われ
るパケットは前述のように固定長であり、そのヘッダ部
は宛先情報としてコード化された出線番号を含むものと
する。
空きバッファ選択スイッチ4はバッファメモリ31 〜3
l 中の空いている1つを選択し、それをパケットの到着
した入線11 〜1n と接続する。ここで、図26(イ)
および(ロ)に示すように、ヘッダ部にて同一の出線2
1 の出線番号“1”が宛先として指定されたパケット
が、入線11 と1n から同時に到着した場合、空きバッ
ファ選択スイッチ4は、例えば入線11 〜1n を若番順
に、そして空いているバッファメモリ31 〜3lも若番
順に選んでそれらを接続する。
ッチ4によって入線11 がバッファメモリ31 に、入線
1n がバッファメモリ3l にそれぞれ接続され、入線1
1 に到着したパケットAがバッファメモリ31 に、入線
1n に到着したパケットBがバッファメモリ3l にそれ
ぞれ蓄積される。
チングによって、前記パケットAはバッファメモリ31
に対応するヘッダ記憶回路51 に、パケットBはバッフ
ァメモリ3l に対応するヘッダ記憶回路5にも供給され
る。ここで、ヘッダ記憶回路51 〜5l は受け取った各
パケットのヘッダ部のみを抽出してその内容である出線
番号を記憶するものである。従って、ヘッダ記憶回路5
1 および5l には、それぞれ出線21 の出線番号“1”
が記憶される。
それぞれ対応する出線選択回路61〜6l に送られ、各
出線選択回路61 〜6l は対応するヘッダ記憶回路51
〜5l の内容が指定する出線番号に対応した出力ライン
に送出される出力のみを有意、すなわち、“1”にし、
他の出力ラインへ送出される出力は無意、すなわち
“0”のままとする。従って、出線選択回路61 はエン
コーダ71 への出力を図26(ハ)に示すように“1”
とし、出線選択回路6l はエンコーダ71 への出力を図
26(ニ)に示すように“1”とする。
回路61 〜6l 中のいずれかの出力が“1”になると、
該当する出線選択回路61 〜6l が対応付けられたバッ
ファメモリ31 〜3l のバッファ番号をコード化し、そ
れを自身に対応付けられたFIFOメモリ81 〜8m に
格納する。図26(ハ)および(ニ)のように、2つの
出線選択回路61 および6l の出力が同時に“1”にな
った場合、エンコーダ71 はバッファ番号を、例えば若
番順にFIFOメモリ81 に格納する。
ファメモリ31 のバッファ番号が先に格納され、それ
に続いてバッファメモリ3l のバッファ番号lが格納さ
れる。バッファ接続スイッチ91 〜9m は対応付けられ
たFIFOメモリ81 〜8mから、そこに格納されてい
るバッファ番号を格納された順番に従って読み出し、そ
のバッファ番号〜lが付与されたバッファ31 〜3l
を自身に対応付けられた出線21 〜2m に接続する。
26(ホ)に示すようにFIFOメモリ81 よりまずバ
ッファ番号を読み出し、その接続処理の終了後、次の
パケット番号lを読み出す。バッファ番号が読み出さ
れると、まずバッファメモリ31 を出線21 に接続し
て、図26(ヘ)に示すようにバッファメモリ31 に蓄
積されたパケットAを出線21 へ出力する。
と、前述のようにパケット番号lが読み出され、同様に
してバッファメモリ3l が出線21 に接続されて、図2
6(ト)のごとくバッファメモリ3l に蓄積されたパケ
ットBが出線21 へ出力される。従って、出線21 に
は、図26(チ)に示すようにパケットAとBが連続し
て出力される。
ットを出線21 〜2m に送出する都度、該当するバッフ
ァメモリ31 〜3l を解放し、それを空きバッファ選択
スイッチ4に知らせて以降のパケットの受信に備える。
以上のように構成されているので、バッファメモリ31
〜3l からセル(パケット)を読み出す際に、他のセル
との衝突を避けるために1つのバッファメモリ31 〜3
l は1つのセルしか蓄積することができず、セルの書き
込み数がバッファメモリ31 〜3l の数を超えた場合、
そのセルは廃棄されることになり、また、セルの廃棄率
を下げるために非常に多くのバッファメモリ31 〜3l
を用意する必要があり、さらに、その結果としてバッフ
ァメモリ31 〜3l と入線11 〜1n および出線21 〜
2m の接続のための、空きバッファ選択スイッチ4およ
びバッファ接続スイッチ91 〜9m の規模が大きくなっ
てしまうなどの課題があった。
めになされたもので、セルが衝突を起こす確率を低減さ
せ、スループットの高いセル交換装置を得ることを目的
とする。
係るセル交換装置は、1タイムスロット間前記入線より
入力されるセルを前記ヘッダ処理回路に保留しておくと
ともに、前記バッファメモリを(入線数+出線数−1)
個以上用意し、バッファ制御回路により1タイムスロッ
トで、同時に複数のセルが1個のバッファメモリに書き
込まれないように重複を避けて選択されたバッファメモ
リに、前記入線空間スイッチを制御して前記ヘッダ処理
回路に保留されているセルを書き込むとともに、すでに
書き込まれ、前記バッファメモリ内のアドレスで宛先
別、かつ同一タイムスロットでの宛先の重複を避けて、
読み出し、タイムスロット別に管理されているセルを、
前記出線空間スイッチを制御して当該セルのヘッダ部で
指定される出線に、所定の順序で出力させるようにした
ものである。
換装置は、出線空間スイッチを介してバッファメモリに
接続され、セルを蓄積して出線速度の調整を行う出線速
度調整バッファを出線対応に付加し、バッファ制御回路
に、入線空間スイッチを制御してセルを書き込むバッフ
ァメモリの選択を行うとともに、書き込まれたセルのバ
ッファメモリ内のアドレスをセルの宛先別に管理し、そ
れに基づいてバッファメモリよりセルを所定の順番で出
線速度のr倍(ただし、2≦r≦出線数)の速度で読み
出し、出線空間スイッチを制御してそのセルを所定の順
に指定された出線速度調整バッファに書き込み、それを
出線速度に合わせて読み出して出線に出力させる機能を
持たせたものである。
交換装置は、セルを蓄積して入線速度の調整を行う入線
速度調整バッファを入線対応に付加し、バッファ制御回
路に、出線空間スイッチを制御してバッファメモリと出
線との間の接続を制御するとともに、入線空間スイッチ
を制御して書き込むバッファメモリの選択を行い、その
バッファメモリに入線速度調整バッファより読み出した
セルを入線速度のw倍(ただし、2≦w<入線数)の速
度で書き込んで、書き込まれたセルのバッファメモリ内
のアドレスをセルの宛先別に管理し、それに基づいて前
記出線空間スイッチの制御を実行して、セルを所定の順
に指定の出線に出力させる機能を持たせたものである。
交換装置は、出線空間スイッチを介してバッファメモリ
に接続されて、1つまたは複数のセルが蓄積でき、その
セルを出線送出順序に従って出線に送出するフレームバ
ッファを出線対応に付加し、バッファ制御回路に、入線
空間スイッチを制御してセルを書き込むバッファメモリ
の選択を行い、さらに、書き込まれたセルのバッファメ
モリ内のアドレスをセルの宛先別に管理して、それに基
づいて出線空間スイッチを制御し、セルをそのヘッダ部
で指定される出線に対応したフレームバッファに出力さ
せるとともに、出線における1つのセルの送出時間を1
タイムスロットとしたとき、複数タイムスロットで構成
される1フレーム時間単位で動作して、1フレーム内で
出線に送出するセルをあらかじめ定められた送出順序と
は無関係に、かつセルの衝突を避けながら、フレームバ
ッファに送出するように制御する機能を持たせたもので
ある。
換装置は、複数のセルの蓄積が可能で、出線送出順序に
従ってそのセルを出線に送出するフレームバッファを出
線対応に付加し、スイッチ部に、入線に入力されたセル
をそのヘッダ部で指定された出線に出力し、またセルの
衝突が発生したときにはセルの待ち合わせを行うととも
に、出線における1つのセルの送出時間を1タイムスロ
ットとしたとき、複数 タイムスロットで構成される1フ
レーム時間単位で動作し、1フレーム内で出線に送出す
るセルを、あらかじめ定められた送出順序とは無関係
に、かつセルの衝突を避けながら、前記フレームバッフ
ァに送出するように制御する機能をもたせたものであ
る。
は、1タイムスロットを動作単位として、このタイムス
ロットで重複を避けて選択したバッファメモリにセルを
書き込むとともに、すでに書き込まれ、前記バッファメ
モリ内のアドレスで宛先別、かつ同一タイムスロットで
の宛先の重複を避けて読み出しタイムスロット別に管理
しているセルを、所定の出線に出力することにより、書
き込みおよび読み出し動作における衝突によるセルの廃
棄あるいは待ち合わせを回避できるセル交換装置を実現
する。
交換装置は、宛先検出が行われたセルを選択されたバッ
ファメモリへ蓄積し、当該セルのバッファメモリ上のア
ドレスをその宛先別に管理し、そのアドレスに基づいて
バッファメモリをアクセスして、そこに蓄積されたセル
を出線速度のr倍(2≦r<出線数)の速度で読み出す
ことにより、同一のバッファメモリからセルを読み出す
機会を多くして、読み出し時の衝突によるセルの廃棄を
減少させることができるセル交換装置を実現する。
ル交換装置は、宛先検出が行われたセルを入線空間スイ
ッチで選択されたバッファメモリに、入線速度のw倍
(2≦w<入線数)の速度で書き込み、当該セルのバッ
ファメモリ上のアドレスをその宛先別に管理し、そのア
ドレスに基づいてバッファメモリをアクセスしてセルの
読み出しを行うことにより、同一のバッファメモリにw
倍までのセルの書き込みを可能にして、書き込み時の衝
突によるセルの廃棄を減少させることができるセル交換
装置を実現する。
ル交換装置は、宛先検出が行われたセルを選択されたバ
ッファメモリへ蓄積し、当該セルのバッファメモリ上の
アドレスをその宛先別に管理して、そのアドレスに基づ
いてバッファメモリをアクセスし、そこに蓄積されたセ
ルを読み出して出線空間スイッチで接続されたフレーム
バッファに出力することにより、バッファメモリを全出
線で共有化して効率よく利用し、バッファメモリの必要
数を削減してスイッチの規模を縮小するとともに、バッ
ファメモリからはフレーム単位で複数のセルの順序を変
えて衝突を避けるように読み出してセルの衝突率を低減
させ、スループットの高いセル交換装置を実現する。
交換装置は、入力されたセルをそのヘッダ部の指定する
宛先に応じて出力するとともに、セルの衝突が発生した
場合にはセルの待ち合わせを行うスイッチ部によって、
各出線対応に設けられたフレームバッファに、1フレー
ム内で出線に送出する複数個のセルに対して、あらかじ
め定められた送出順序とは無関係に、かつ衝突を避ける
ようにセルを送出し、フレームバッファが出線送出順序
に従ってそのセルを出線に送出するようにすることによ
り、セルの衝突率を低減させ、スループットの高いセル
交換装置を実現する。
するが、その前に、図1を用いて各実施例のセル交換装
置の前提となるセル交換装置を説明する。 図1におい
て、11 〜1n は宛先情報としての出線番号を含むヘッ
ダ部とデータ部より成るセルが入力されるn(n≧2)
本の入線、21 〜2m は前記セルがそのヘッダ部にて指
定された宛先に応じて出力されるm(m≧2)本の出力
であり、これらは従来のそれら(図25)と同等のもの
である。
の各々に対応して設けられ、入線11 〜1n より入力さ
れるセルのヘッダ部より宛先の出線21 〜2n を検出す
るヘッダ処理回路である。
スに前記セルを蓄積し、アドレスを指定することによっ
て書き込みの際の順序とは無関係に、蓄積されたセルを
読み出すことができるp(p≧n)個のバッファメモリ
で、1つのバッファメモリ111 〜11p に複数のセル
を蓄積できる点で、図25に示す従来のバッファメモリ
31 〜3l とは異なっている。
1 〜11p の各々に対応して設けられ、例えばFIFO
タイプのメモリを用いて空きアドレスの管理を行い、対
応付けられたバッファメモリ111 〜11p にリードア
ドレスおよびライトアドレスを与える記憶制御回路であ
る。
an を所定のバッファメモリ111〜11p を選択的に
接続する入線空間スイッチであり、14はバッファメモ
リ111 〜11p を所定の出線21 〜2m に選択的に接
続する出線空間スイッチである。
ッチングを制御してセルが蓄積されるバッファメモリ1
11 〜11p の選択を行うとともに、蓄積されたセルの
バッファメモリ111 〜11p 上のアドレスを、各セル
の宛先別に管理して、当該宛先別に管理しているアドレ
スに基づいて出線空間スイッチ14のスイッチングを制
御して、前記セルをそのヘッダ部で指定される前記出線
21 〜2m に所定の順番で出力させるバッファ制御回路
である。
いて、16は入線11 〜1n にセルが到着すると、その
入線11 〜1n に対応付けられたヘッダ処理回路10a
1 〜10an によって検出された当該セルの出線番号を
うけ、そのセルを蓄積するバッファメモリ111 〜11
p を選択してそれを当該するヘッダ処理回路10a1〜
10an に接続するため、前記入線空間スイッチ13の
スイッチングを制御する書き込みバッファ選択回路であ
る。
た出線番号を参照して到着したセルを宛先の出線21 〜
2m 別に分け、当該セルが書き込まれたバッファメモリ
111 〜11p 上のライトアドレスを、そのバッファメ
モリ111 〜11p に対応する記憶制御回路121 〜1
2p より得て、それを後述するアドレス待ち行列に書き
込むアドレス交換回路である。
あり、FIFOタイプのメモリによって構成されて、前
記出線21 〜2m の各々に対応して設けている。このア
ドレス待ち行列181 〜18m には、それが対応付けら
れた出線21 〜2m 毎に、当該出線21 〜2m を宛先と
するセルが蓄積されたバッファメモリ111 〜11p上
のライトアドレスが、到着した順番に前記アドレス交換
回路17によって書き込まれる。
m を参照してバッファメモリ111〜11p から読み出
すセルを決定し、そのアドレス待ち行列181 〜18m
から読み出したアドレスをリードアドレスとして、該当
するバッファメモリ111 〜11p に対応付けられた記
憶制御回路121 〜12p へ送るとともに、出線空間ス
イッチ14のスイッチングを制御して、前記バッファメ
モリ111 〜11p を該当する出線21 〜2m に接続す
る読み出しバッファ選択回路である。
〜図4はその各部の信号のタイミングを示すタイムチャ
ートで、入線11 〜1n の本数nおよび出線21 〜2m
の本数mがそれぞれ4本で、バッファメモリ111 〜1
1p の個数pが10個である場合の制御の流れを示して
いる。
ダムに入力されるものであり、入線11 〜1n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。
4 に入力されるセルの一例を、同図(ホ)〜(カ)はそ
の場合のバッファメモリ111 〜1110のセルの蓄積の
一例を、同図(ヨ)〜(ソ)は出線21 〜24 から出力
されるセルの一例を示している。ここで、全ての回路は
同期していて、1タイムスロットで1セルの入力および
出力ができるものとする。
入線11 〜14 に対応して設けたヘッダ処理回路10a
1 〜10a4 は、入力されたセルのヘッダ部より出線番
号を検出する。バッファ制御回路15aの書き込みバッ
ファ選択回路16は、このヘッダ処理回路10a1 〜1
0a4 を参照して、入線空間スイッチ13に、セルの到
着した入線11 〜14 とセルを記憶するため選択された
バッファメモリ111〜1110とを個々に接続するよう
に指示する。
方は種々考えられるが、セルがバッファメモリ111 〜
1110に記憶され、後に読み出される時に同じバッファ
メモリ111 〜1110内に、読み出したいセルが2個以
上あることは望ましくないため、これを防ぐようにセル
を多数のバッファメモリ111 〜1110に分散させる方
法がよい。
110は入線11 〜14 と同じ数だけでは不十分で、上記
問題を解決するためには、なるべく多くのバッファメモ
リ111 〜1110がある方が制御が簡単になる。あるい
はそれとは別に、上記より簡単な制御例として、セル保
留残量が最も少ないバッファメモリ111 〜1110を選
んでセルを書き込む方法も考えられる。即ち、同時にx
個のセルが到着した時には、セル残量の最も少ないx個
のバッファメモリ111 〜1110を選択して、入線11
〜14 と選択されたバッファメモリ111 〜1110とを
空間的に接続する方法である。
バッファメモリ111 〜1110を順に選び、到着したセ
ルを書き込んでいく方法を示している。すなわち、バッ
ファメモリ111 ,112 ,113 …1110の順に選ば
れ、到着したセルを書き込んでいくものである。
fの第1番目のF1セル(以下、信号fの1番目のセル
ということでセル呼称をF1セルという。他のセルにつ
いても同様。)、入線12 から信号gのG1セル、入線
14 より信号iの11セルが入力される。それぞれのセ
ルのヘッダ部には、宛先の出線番号、すなわち、F1セ
ルには出線21 を指定するO1 がセルG1には出線24
を指定するO4 が、11セルには出線23 を指定するO
3 がそれぞれ記されている。
13が、入線11 とバッファメモリ111 、入線12 と
バッファメモリ112 、入線14 とバッファメモリ11
3 をそれぞれ接続する。従って、これらのセルはタイム
スロット2において、バッファメモリ111 〜113 の
記憶制御回路121 〜123 によって指定されたアドレ
スに蓄積される。
らは各バッファメモリ111 〜113 のライトアドレス
がアドレス交換回路17に送られる。このライトアドレ
スは各記憶制御回路121 〜123 が空きアドレスとし
てそれぞれ管理しているアドレスの中から選ばれる。
選択回路16を参照しながら入力された各セルを宛先主
線別に分け、バッファメモリ111 のライトアドレスを
アドレス待ち行列181 に、バッファメモリ112 のラ
イトアドレスをアドレス待ち行列184 に、バッファメ
モリ113 のライトアドレスをアドレス待ち行列183
の最後尾にそれぞれ書き込む。
しバッファ選択回路19はこれらアドレス待ち行列18
1 〜183 よりそこに格納されているアドレスを取出し
て、該当するバッファメモリ111 〜113 に対応した
記憶制御回路121 〜123へ送るとともに、出線空間
スイッチ14にバッファメモリ111 〜113 と出線2
1 ,23 および24 とを個々に接続するように指示す
る。これによって、出線空間スイッチ14はこのタイム
スロット3にてバッファメモリ111 と出線21、バッ
ファメモリ112 と出線24 、バッファメモリ113 と
出線23 をそれぞれ接続する。
たアドレスを対応付けられたバッファメモリ111 〜1
13 にリードアドレスとして送り、以後、そのアドレス
を空きアドレスとして管理する。各バッファメモリ11
1 〜113 から読み出されたセルは、それぞれのヘッダ
部で指定された宛先の出線21 ,24 および23 に出力
される。
べて異なっていたが、タイムスロット2で入力したセル
は同一宛先出線のものが存在している。タイムスロット
2で入力したF2セル、G2セル、H1セルは、同様に
してバッファメモリ114 ,115 および116 にそれ
ぞれ書き込まれるが、この三つのセルのヘッダ部には、
すべて同一の出線24 を指定するO4 が記されている。
の優先を付けてあり、セルの待ち合わせを行い、タイム
スロット4,5,6でバッファメモリ114 ,115 ,
116 の順にF2,G2,H1セルを読み出し、それを
出線24 に送出している。以下この手順でセルの交換が
実行される。
メモリ113 内にI2セルとH6セルとが記憶されてお
り、それぞれの宛先がI2セルでは出線22 ,H6セル
では出線23 と互いに異なっているが、同一のバッファ
メモリ113 に蓄積されているために同時に取り出すこ
とができない。
に固定的あるいは乱数により毎度変わるような優先順位
を付けて、一つのセル、例えばセルI2のみを取り出
し、他のセルH6を待ち合わせることによって、衝突を
避けることができる。
9,10,15でも起こっているが、いずれも衝突によ
ってセルが失われるようなことはない。
明する。図5は請求項1に記載の発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図1のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。
線11 〜1n に対応して設けられ、入線11 〜1n より
入力されたセルのヘッダ部より宛先の出線21 〜2m を
検出し、また1タイムスロットの間だけ前記セルを保留
するヘッダ処理回路であり、バッファメモリ111 〜1
1p (n+m−1)個用意されている。
線空間スイッチ13のスイッチングを制御してセルが蓄
積されるバッファメモリ111 〜11p の選択を行うと
ともに(セルの書き込み)、蓄積されたセルのバッファ
メモリ111 〜11p 上のアドレスを、各セルの宛先
別、且つ読み出しタイムスロット別に管理して、読み出
しタイムスロットの各セルをそのヘッダ部で指定される
前記出線21 〜2m に所定の順番で出力させるバッファ
制御回路である。
1はアドレステーブルであり、出線21 〜2m のそれぞ
れに対応して設けられている。入線11 〜1n セルが到
着すると、このアドレステーブル21は、その入線11
〜1n に対応付けられたヘッダ処理回路10b1 〜10
bn によって検出された当該セルの出線番号を受け、そ
のセルを蓄積するバッファメモリ111 〜11p を選択
して当該出線宛先別にバッファメモリ番号とそのライト
アドレスを蓄積する。
決定されたセルを蓄積するバッファメモリ番号とライト
アドレスを受け、バッファメモリ111 〜11p とヘッ
ダ処理回路10b1 〜10bn とを接続するため、前記
入線空間スイッチ13のスイッチングを制御する入線接
続指示回路である。
てバッファメモリ111 〜11p から読み出すセルを決
定し、そのアドレステーブル21から読み出したアドレ
スをリードアドレスとして、該当するバッファメモリ1
11 〜11p に対応付けられた記憶制御回路12へ送る
とともに、出線空間スイッチ14のスイッチングを制御
して、前記バッファメモリ111 〜11p を該当する出
線21 〜2m に接続する出線接続指示回路である。
〜図8はその各部の信号のタイミングを示すタイムチャ
ートで、入線11 〜1n の本数n及び出線21 〜2m の
本数mがそれぞれ4本で、バッファメモリ111 〜11
p の個数pがn+m−1の7個である場合の制御の流れ
を示している。
り、入線11 〜14 に入力される前にセル入力位相が調
整されて、全線からのセル入力は同一の位相で供給され
るものとし、説明の都合上この入線11 〜14 をI0 ,
I1 ,I2 ,I3 、出線21 〜24 をO0 ,O1 ,O
2 ,O3 と記述する。また、各バッファメモリ111 〜
117 の番号をそれぞれバッファ#0,バッファ#1,
…,バッファ#6と記述する。
を、(ロ)は入線I0 〜I3 に入力されるセルの一例
を、(ハ)はアドレステーブル21の内部状態を、
(ニ)と(ホ)はそれぞれ入線接続指示回路20と出線
接続指示回路22の内部状態を、(ヘ)はバッファメモ
リ111 〜117 のセルの蓄積状態を、(ト)は出線O
1 〜O3 に出力されるセルを示している。ここで、すべ
ての回路は同期して、タイムスロットで1セルの入力及
び出力ができるものとする。
入線I0 〜I3 に対応して設けられたヘッダ処理回路1
0b1 〜10b4 は、入力されたセルのヘッダ部より出
線番号を検出し、またこの1タイムスロットの間は当該
セルを保留する。
ブル21は、このヘッダ処理回路10b1 〜10b4 を
参照して、各入線I0 〜I3 に入力したセルをそれぞれ
どのバッファメモリ111 〜117 に書き込むかを決定
し、その結果を入線接続指示回路20に指示することに
よって、入線空間スイッチ13がセルの到着した入線I
0 〜I3 とセルを記憶するため選択されたバッファメモ
リ111 〜117 とを接続する。
ムスロットで1セルの書き込みと1セルの読み出しか出
来ないので、バッファメモリ111 〜117 の選択は同
一タイムスロットで複数のセルの書き込み及び読み出し
が起こらないようにしなければならない。
線別に行をとり読み出しタイムスロット別に列をとった
表があり、一つ一つの升目にそのタイムスロットで読み
出されるセルの格納されているバッファメモリの番号と
当該バッファメモリ内のアドレスが格納されている。ま
た、任意のタイムスロットで何も読み出すセルがない出
線に対しては、該当する升目には空信号が入っている。
ファメモリ111 〜117 に接続する入線空間スイッチ
13の接続の仕方は種々考えられるが、セルがバッファ
メモリ111 〜117 に記憶され、後に読み出される時
に同一バッファメモリ内に読み出したいセルが2個以上
あることは望ましくない。
ッファメモリ111 〜117 に分散させる方法がよく、
そのためにはバッファメモリ111 〜117 は、入線数
と同じ数では不十分である。また、セルを書き込むとき
にもバッファは互いに異なったものを選択しなければ成
らないので、バッファメモリ線pは最低でも(入線数
n)+(出線数m)−1だけ必要である(この実施例で
はバッファメモリ数pは7である)。
ブル21内の表は読み出しタイムスロット別に区切られ
ているが、容量は有限なので、タイムスロットに対して
循環的に再利用する。このため、次タイムスロットで読
み出した位置をリードポインタrpで指し示し、これを
循環的に更新している。
行列を出線宛先別に作っているが、この待ち行列の最後
尾の次位置に次の書き込み位置を示すライトポインタw
po〜wp3 を出線宛先別に用いる例を示している。
1 〜117 を決定する方法は、セルが入線に到着する
と、入線Io からI3 の順に候補となるバッファメモリ
111〜117 を挙げ、同一タイムスロットで同一バッ
ファメモリ111 〜117 に複数のセルの書き込み、同
一タイムスロットで同一バッファで同一バッファメモリ
111 〜117 から複数のセルの読み出しが起こらない
ことを確認して、候補を決定する例である。また、候補
となるバッファメモリ111 〜117 はセルの保留で一
杯になっていないものを循環的にあげる例を示してい
る。
以前にはセルの到着がないものとしている。タイムスロ
ット1の時、入線I0 ,I1 及びI3 にセルが到着して
いる。なお、ここではセルの呼称は入線番号・出線番号
・セル到着時のタイムスロットを用いて表しており、す
なわち、セル312はタイムスロット2において入線I
3 に到着し、出線O1 を宛先とするセルである。
は表の第2列の位置にあり、図には記載されていない
が、タイムスロット1の初期にライトポインタwp0 〜
wp3はすべて表の第3列の位置にあるものとする。入
線I0 に到着したセル011は、現在表中に他のセルが
存在しないので例えばバッファ#0に格納するが、この
バッファメモリ111 には記憶制御回路12が付随して
いて書き込むアドレスを管理しており、いま書き込みア
ドレスが0の例を示す。図中表内升目の上段はバッファ
メモリ111 〜117 の番号を示し、下段は当該バッフ
ァメモリ11〜117 内のアドレスを示している。
線O2 を目指すので、いまセル121に用いたバッファ
#0以外の例えばバッファ#1が候補として考えられ
る。当該セルを読み出す時には表中第3列を見ればよく
他にバッファ#0しか用いられていないので、バッファ
#1は条件を満たす。
レス0に格納される。入線I3 に到着したセル311は
出線O1 を目指すので、いまセル011、セル121に
用いたバッファ#0,#1以外の例えばバッファ#2の
アドレス0に格納する。
出しが決定すると、入線接続指示回路20及び出線接続
指示回路22に接続を指示し、入線空間スイッチ13お
よび出線空間スイッチ14が交換を行う、タイムスロッ
ト2では入線空間スイッチ13が、入線I3 とバッファ
#0、入線I1 とバッファ#1、入線I3 とバッファ#
2が接続され、タイムスロット2においてこれらのセル
の書き込みが行われる。
容、すなわち表中第2列はすべて空信号が入っているの
で、出線接続指示回路22には出線空間スイッチ14の
無接続を指示することになる。
てにセルが到着する。タイムスロット1と同様、同一タ
イムスロットで複数のセルの書き込みまたは読み出しが
同一バッファメモリ111 〜117 に起こらないように
バッファメモリ111 〜117 が選択されている。
ット1のときに比べ、リードポインタrpが一つ更新さ
れ、表中第3列の所にある。これを、出線接続指示回路
22に指示し、タイムスロット3で、出線空間スイッチ
14により、バッファ#0と、出線O1 、バッファ#1
と出線O2 が接続され、タイムスロット3において、こ
れらのセルの読み出しが行われる。
線I0 からI3 の順に候補となるバッファメモリ111
〜117 をあげ、1つのタイムスロットで同一バッファ
メモリ111 〜117 に複数のセルの書き込み、及び同
一バッファメモリ111 〜117 から複数のセルの読み
出しが起こらないことを確認して、候補を決定する例で
あり、また、候補となるバッファメモリ111 〜117
はセルの保留で一杯になっていないものを循環的にあげ
る例であった。
出線O3 宛であり、候補としてはじめバッファ#5が挙
げられたが、同一タイムスロットでの読み出しに他でも
使われる予定なのでバッファ#6が挙げられ決定した。
同様に、セル304に対しても、最終的にはバッファ#
3が選択されている。この2例では〇で示している。
1 〜117 を循環的に割り当てるH方法に比べて、セル
の衝突を避けることができ、この衝突によってセルが失
われることを防いでいる。
する。図9は請求項2に記載の発明の一実施例によるセ
ル交換装置の構成を示すブロック図であり、前述した図
1のセル交換装置と同一または相当部分には同一符号を
付して説明を省略する。
〜2m に対応して設けられ、出線空間スイッチ14によ
って所定のバッファメモリ111 〜11p に接続され
て、当該バッファメモリ111 〜11p より出線速度の
r倍(2≦r<出線数)の速度で読み出されるセルを蓄
積し、前記出線速度に合わせて対応付けられた出線21
〜2m に出力する出線速度調整バッファである。
16、アドレス交換回路17、アドレス待ち行列181
〜18m 、および読み出しバッファ選択回路19を備
え、入線空間スイッチ13のスイッチングを制御して、
セルが書き込まれるバッファ111 〜11p を選択する
とともに、書き込まれたセルのバッファメモリ111 〜
11p 上のアドレスを前記セルの宛先別に管理し、それ
に基づいてセルをバッファメモリ111 〜11p より所
定の順番で、出線速度のr倍(2≦r<出線数)の速度
で読み出させ、当該セルがそのヘッダ部で指定される出
線21 〜2m に出力されるように出線空間スイッチ14
を制御して、対応する出線速度調整バッファ231 〜2
3m に書き込み、それを出線速度に合わせて読み出し
て、対応する出線21 〜2m に出力させるバッファ制御
回路である。
0〜図12はその各部の信号のタイミングを示すタイム
チャートであって、図1のセル交換装置における図2〜
図4の場合と同様に、入線11 〜1n の本数nおよび出
線21 〜2m の本数mがそれぞれ4本で、バッファメモ
リ111 〜11p の個数pが10個である場合の制御の
流れを示し、その(イ)〜(ソ)はそれぞれ図2〜図4
のそれらと同一である。
ダムに入力されるものであり、入線11 〜1n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。
装置の場合と同様に進行する。今、図示のようにタイム
スロット8では、バッファメモリ113 内に12セルと
H6セルとが記憶されている。ここで、これら両セルで
はそれぞれの宛先が、12セルは出線22 、H6セルは
出線23 と互いに異なってはいるが、それらを出線21
〜24 の出線速度と同一の速度で読み出そうとしても、
同一のバッファメモリ113 に蓄積されているために、
同時に取出すことはできない。
スロット6〜13の部分を拡大して示すタイムチャート
である。図13〜図14ではバッファメモリ111 〜1
110の読み出しを出線21 〜24 の出線速度の3倍の速
度で行う場合について示している。図中(ホ)〜(カ)
はバッファメモリ111 〜1110のセルの蓄積例を、
(ツ)〜(ラ)は出線速度調整バッファ231 〜234
へのセルの書き込み状態を、(ヨ)〜(ソ)は出線21
〜24 から出力されるセルの一例をそれぞれ示してい
る。
メモリ113 内の12セルとH6セルとは異なる宛先へ
向かうセルであり、バッファメモリ113 より出線速度
の3倍の速度で読み出せば、両方のセルを該当する出線
22 と23 へ同時に出力することができる。即ち、バッ
ファメモリ111 〜1110から出線速度の3倍の速度で
読み出せば、同一のバッファメモリ111 〜1110内に
3個まで、同一タイムスロットで読み出したセルの重複
を許容できることになる。
9,10,15でも起こっているが、いずれも衝突によ
ってセルが待ち合わせを行うようなことはない。
み出し速度を出線速度の3倍とした場合について説明し
たが、一般には2以上、出線数未満のr倍としてよい。
また、各バッファメモリ111 〜1110としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。
ァメモリ111 〜11p から読み出そうとするセルの個
数が前記rを越えた場合、出線21 〜2m 対応に、固定
的あるいは乱数によって毎度変わるような優先順位を付
けてr個のセルのみを取り出し、他のセルを待ち合わせ
させれば衝突をさけることができる。
する。図15は請求項3に記載の発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図1のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。
〜1n に対応して設けられ、対応付けられたヘッダ処理
回路10a1 〜10an より出力されるセルを蓄積し、
それを入線速度のw倍(2≦w<入線数)の速度で読み
出して入線空間スイッチ13によって接続された所定の
バッファ111 〜11p に送出する入線速度調整バッフ
ァである。
16、アドレス交換回路17、アドレス待ち行列181
〜18m 、および読み出しバッファ選択回路19を備
え、入線速度調整バッファ241 〜24n に蓄積された
セルを入線速度のw倍(2≦w<入線数)の速度で読み
出し、入線空間スイッチ13を制御してセルが書き込ま
れるバッファメモリ111 〜11p を選択して、そのセ
ルを当該バッファメモリ111 〜11p に前記入線速度
のw倍の速度で書き込ませるとともに、書き込まれたセ
ルのバッファメモリ111 〜11p 内のアドレスをセル
の宛先別に管理し、それに基づいて出線空間スイッチ1
4を制御して、セルをそのヘッダ部で指定される出線2
1 〜2m に、所定の順番で出力させるバッファ制御回路
である。
6〜図18はその各部の信号のタイミングを示すタイム
チャートであって、図1のセル交換装置における図2〜
図4の場合と同様に、入線11 〜1n の本数nおよび出
線21 〜2m の本数mがそれぞれ4本で、バッファメモ
リ111 〜11p の個数pが10個である場合の制御の
流れを示し、その(イ)〜(ソ)はそれぞれ図2〜図4
のそれらと同一である。
量はそれぞれ2セル分であり、ここで扱われるセルは固
定長でランダムに入力されるもので、入線11 〜1n に
入力される前にセル入力位相が調整され、全線からのセ
ル入力は同一の位相で供給されるものとする。
入線11 〜14 に対応のヘッダ処理回路101 〜104
はそのヘッダ部より出線番号を検出し、当該セルを対応
する入線速度調整バッファ241 〜244 に書き込む。
みバッファ選択回路16は、このヘッダ処理回路101
〜104 を参照して、入線空間スイッチ13に、セルの
書き込まれた入線速度調整バッファ241 〜244 と、
そのセルを記憶するために選択されたバッファメモリ1
11 〜1110とを個々に接続するように指示する。
244 の読み出し速度、即ちバッファメモリ111 〜1
110の書き込み速度は、入線11 〜14 の入線速度の2
倍とし、1タイムスロット内で、同一のバッファメモリ
111 〜1110に2個のセルを書き込めるものとする。
113 ,…,1110の順に選択し、到着したセルを順番
に書き込んでゆくものとした場合、あるタイムスロット
で書き込むべきバッファメモリ111 〜1110の中に、
容量がすでに一杯になったものがあれば、それをとばし
て次のバッファメモリ111 〜1110に書き込むものと
する。
ッファメモリ111 〜1110に分散させるのが好ましい
が、この実施例ではバッファメモリ111 〜1110の書
き込み速度を入線速度の2倍としているため、セル廃棄
が起こる状況がやむをえない場合には、1つのバッファ
メモリ111 〜1110に1タイムスロットで複数(2
個)のセルの書き込みを許容して、セル廃棄が少なくな
るようにしている。
1で入力されたF10セル、H10セル、18セルは、
当該タイムスロット11での空きバッファメモリ116
の2セル分と117 の1セル分だけであるため、それぞ
れを互いに異なったところに書き込むことはできない。
の書き込み速度が入線速度の2倍であることを利用し
て、バッファメモリ116 にF10セルとH10セルの
2つを書き込んで、セルの廃棄を防止している。これら
3つのセルを書き込み終わった状態を図16〜図18の
(ヌ),(ル)中に実線で囲んで示している。
ル交換装置の場合と同様に進行する。
書き込み速度を入線速度の2倍とした場合を説明した
が、一般には2以上、入線数未満のw倍としてよい。ま
た、各バッファメモリ111 〜1110としてデュアルポ
ートメモリの使用を想定したが、倍速以上で動作可能な
シングルポートメモリでも実現可能である。
する。図19は請求項4に記載に発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
図1のセル交換装置と同一または相当部分には同一符号
を付して説明を省略する。
〜2m に対応して設けられ、出線空間スイッチ14によ
って所定のバッファメモリ111 〜11p に接続され、
当該バッファメモリ111 〜11p より読み出されるセ
ルを1個もしくは複数個蓄積可能であり、そのセルを出
線送出順序に従って出線21 〜2m に送出するフレーム
バッファである。
ドレス交換回路17、アドレス待ち行列181 〜18
m 、および読み出しバッファ選択回路19を備え、入線
空間スイッチ13のスイッチングを制御して、セルが書
き込まれるバッファメモリ111 〜11p を選択すると
ともに、書き込まれたセルのバッファメモリ111 〜1
1p 上のアドレスを前記セルの宛先別に管理して、それ
に基づいて出線空間スイッチ14の制御を行い、セルを
そのヘッダ部で指定される出線21 〜2m に対応したフ
レームバッファ251 〜25m に書き込み、出線21 〜
2m における1セルの送出時間を1タイムスロットとし
たとき、複数タイムスロットで構成される1フレーム時
間単位で動作して、1フレーム内で出線21 〜2m に送
出するセルを、あらかじめ定められた送出順序とは無関
係に、かつセルの衝突をさけながら、フレームバッファ
251 〜25m に送出するように制御するバッファ制御
回路である。
1 〜25m の構成を示すブロック図である。図示のよう
に、フレームバッファ251 〜25m はそれぞれ、1つ
の振り分け回路31、q個のセルバッファ321 〜32
q 、および1つの循環スイッチ33によって構成されて
いる。ここで、qは前記1フレームを構成するタイムス
ロットの数を示す。
1〜図23はその各部の信号タイミングを示すタイムチ
ャートであって、入線11 〜1n の本数nおよび出線2
1 〜2m の本数mがそれぞれ4本で、バッファメモリ1
11 〜11p の個数pが6個である場合の制御の流れを
示している。
ダムに入力されるものであり、入線11 〜1n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。
力されるセルの一例を、同図(ホ)〜(ヌ)はその場合
のバッファメモリ111 〜116 のセルの蓄積の一例
を、同図(ル)〜(ソ)はフレームバッファメモリ25
1 〜254 内のセルバッファ321 ,322 を、同図
(ツ)〜(ラ)は出線21 〜24 に出力されるセルの一
例を示している。ここで、全ての回路は同期していて、
1タイムスロットで1セルの入力および出力ができ、2
タイムスロットで1フレームを作るものとする。また、
ここではバッファメモリからの読み出しは、書き込みの
あったタイムスロットの次のタイムスロット以降から可
能とする。
入線11 〜1n に対応して設けられたヘッダ処理回路1
0a1 〜10an が、入力されたセルのヘッダ部より出
線番号を検出する。バッファ制御回路15の書き込みバ
ッファ選択回路16は、このヘッダ処理回路10a1 〜
10an を参照して、入線空間スイッチ13に、セルの
到着した入線11 〜14 とセルを記憶するため選択され
たバッファメモリ111 〜116 とを個々に接続するよ
うに指示する。
方は種々考えられるが、図21〜図23においては、簡
単な制御例としてバッファメモリ111 〜116 を順に
選び、到着したセルを書き込んでいく方法を示してい
る。なお、ここではセルの呼称を宛先出線番号、入線番
号、入力タイムスロットにより、セル231のように示
している。タイムスロット1では、入線11 〜14 の全
てにセルが到着し、バッファメモリ111 〜116 が選
ばれ書き込まれている。
トで構成されているので、バッファメモリ111 〜11
6 からの読み出しはタイムスロット1および2におい
て、セルの衝突が起きないように行われる。同図の例で
は、衝突が起こらず、フレームバッファメモリ251 〜
254 へセルが読み出されている。
モリ112 の(ヘ)ではセル121とセル242を同時
に読み出す必要があり、衝突を生じているが、このフレ
ームで第1番目のタイムスロットと、第2番目のタイム
スロットで両者を別々に読み出すことで、衝突を避ける
ことを可能にしている。
構成する場合、1つのバッファメモリ111 〜116 に
は最大q個のセルまでの重複があっても、衝突を防ぐこ
とができる。即ち、qの値を大きくするほど、衝突が起
こる確率を小さくすることができる。
4 は次のように動作する。即ち、q個のセルバッファ3
21 〜32q は各々1セル分の蓄積容量を持ち、qタイ
ムスロットで構成される1フレーム内においてそれぞれ
1タイムスロット目、2タイムスロット目、…、qタイ
ムスロット目のセルを蓄積する。
ムな順で入力されるセルを、それぞれ出線21 〜2m へ
の出力順序に対応した前記セルバッファ321 〜32q
に振り分ける。循環スイッチ33はフレームに同期して
動作し、フレームの初めから、セルバッファ321 ,3
22 ,…,32q の順に選択して、それを出線21 〜2
m に接続する。
を、出線21 〜2m の速度とは異なる、前記実施例の場
合のr倍(2≦r≦出線数)としてもよい。その場合、
1フレームをqタイムスロットで構成すれば、1つのバ
ッファメモリ111 〜11p には最大r×q個のセルま
で重複があっても衝突を防ぐことができ、衝突の起こる
確率をさらに低減できる。
ヘッダ情報をハードウェアで直接参照して高速にスイッ
チングする方式の一例として、従来より用いられている
バンヤン網と呼ばれているスイッチ網の出線に付加して
も、セルの衝突率の低減に有効である。
一実施例について説明する。図24は請求項5に記載の
発明の一実施例によるセル交換装置を示すブロック図で
ある。図において、11 〜18 は入線、21 〜28 は出
線、251 〜258 はフレームバッファで、図19で同
一符号を付した部分に相当するものである。
278 はその入線11 〜18 の各々に対応して設けられ
た入力バッファ、28はこの入力バッファ271 〜27
8 を制御する入力バッファ制御部である。29はこれら
バンヤン網26、入力バッファ271 〜278 および入
力バッファ制御部28にて形成されるスイッチ部であ
る。
ームバッファ251 〜258 は、請求項4に記載の発明
の実施例(図19)のそれと同様に動作する。
したセルは、バンヤン網26により宛先出線21 〜28
を目指す。ここで、1フレームは2タイムスロットから
構成されているものとする。
(出線21 宛て)、タイムスロット2でセルC(出線2
5 宛て)が到着し、入線15 にタイムスロット1でセル
B(出線22 宛て)、タイムスロット2でセルD(出線
26 宛て)が到着した場合を例に説明する。
ルAとセルBを、タイムスロット2でセルCとセルDを
送出すればお互いのセルの経路が同じとなり衝突し、ど
ちらかのセルは廃棄されるか、入力バッファ271 〜2
78 で1タイムスロットだけ待ち、つぎのタイムスロッ
トでまた出線21 〜28 を目指すことになる。
2タイムスロットをまとめて管理し、一度入力セルを入
力バッファ271 ,275 に蓄積し、はじめの1タイム
スロットでセルAとセルDを、次のタイムスロットでセ
ルCとセルBを送出するようにすれば、衝突を避けるこ
とができる。
入力バッファ27に書き込まれたセルはフレームバッフ
ァ25の第1スロット目に対応したセルバッファ32 1
に書き込み、2番目のタイムスロットで入力バッファ2
7に書き込まれたセルはフレームバッファ25の第2ス
ロット目に対応したセルバッファ32 2 に書き込む。 つ
まり、出線21 に対応したフレームバッファ251 が、
セルAを第1スロット目に対応したセルバッファ321
に書き込み、出線26 に対応したフレームバッファ25
6 が、セルDを第2スロット目に対応したセルバッファ
322 に書き込むことで、最終的に出線21 〜28 にセ
ルは順序正しく送出される。
体のセル交換装置を示したが、このセル交換装置をリン
ク接続し、順次多段に接続してもよい。
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行ってもよい。
6〜図18および図21〜図23ではセルが入線に到着
したとき、簡単のためバッファメモリ111 ,112 ,
113 ,……(図6〜図8ではバッファ#0,#1,…
…)の順に候補を選んでセルを書き込む制御をする例を
示したが、個々をバッファメモリが、全入線で共有され
る一つの大きなバッファメモリとほぼ同等の性能をそな
えるように、セル保留残留が最も少ないバッファメモリ
を候補として選んでセルを書き込む方法をとり、セル到
着の変動に対しセル廃棄率を更に低くするようにしても
よい。
つのセルは一つの出線だけに出力される場合について説
明したが、アドレスの指定の仕方によっては、複数の出
線に出力するように出力段セル選択回路を設定しておく
ことは可能であり、同様にして放送機能の付加も可能で
ある。
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てら
れるようにしてもよい。
入線のリンク速度を同一としたが、バッファメモリから
の読み出しを速度を、入線のリンク速度より速くすれば
トラヒック集束が可能であり、逆に入線のリンク速度を
出線の速度より速くすることも可能である。また、セル
交換装置をリンク接続した時、段間の速度を入線の速度
よりも、より高速にすることにより、セル交換装置段間
でのセル廃棄率を更に低いものとすることが出来る。
ル交換装置の出線に対応してそれぞれ一つのアドレス待
ち行列を設けたが、それぞれの出線に優先度別に複数の
アドレス待ち行列を割り当て、セルのヘッダ部に宛先出
線以外に付加される優先度を示す符号に基づいて優先度
の高いセルを先にバッファメモリから読み出すことも可
能である。
換装置の前段および後段に、直列/並列変換回路、並列
/直列変換回路をつけて、並列信号として処理してもよ
い。
れば、1タイムスロットを動作単位として、この1タイ
ムスロットで重複を避けて選択したバッファメモリにヘ
ッダ処理回路に保留されているセルを書き込むととも
に、前記バッファメモリ内のアドレスで宛先別、かつ同
一タイムスロットでの宛先の重複を避けて読み出しタイ
ムスロット別に管理しているセルを、該セルのヘッダ部
で指示される出線に出力するようにしたので、書き込み
及び読み出し動作におけるセルの衝突による廃棄あるい
は待ち合せを回避できるセル交換装置が得られる効果が
ある。
先検出が行われたセルを選択されたバッファメモリへ蓄
積し、当該セルのバッファメモリ上のアドレスをその宛
先別に管理して、そのアドレスに基づいてバッファメモ
リをアクセスしてそこに蓄積されたセルを出線速度のr
倍(2≦r<出線数)の速度で読み出すように構成した
ので、バッファメモリよりセルを読み出す際に、複数の
セルが空間スイッチによって、同一のバッファメモリか
らr個までのセルの重複を許容しながら、他のセルとの
衝突を避けて出線に導かれ、最も高速となったとしても
たかだか出線速度のr倍までであり、速度をあまり上げ
ることなくセルの交換を行うことが可能となり、同一の
バッファメモリからセルを読み出す機会が多くなって、
読み出し時の衝突によるセルの廃棄率をさらに低下させ
ることが可能なセル交換装置が得られる効果がある。
宛先検出が行われたセルを入線空間スイッチで選択され
たバッファメモリに、入線速度のw倍(2≦w<入線
数)の速度で書き込み、当該セルのバッファメモリ上の
アドレスをその宛先別に管理し、そのアドレスに基づい
てバッファメモリをアクセスしてセルの読み出しを行う
ように構成したので、バッファメモリがほとんど容量一
杯で、1つのバッファメ モリに1タイムスロット中で複
数のセルを書き込まなければならない状況下にあって
も、1つのバッファメモリにw個までのセルの書き込み
が許容され、また、バッファメモリよりセルを読み出す
際に、複数のセルが空間スイッチによって他のセルとの
衝突を避けながら出線に導かれ、最も高速となったとし
てもたかだか入線速度のw倍までであり、速度をあまり
上げずにセルの交換を行うことが可能となり、書き込み
時の衝突によるセルの廃棄率をさらに低下させることが
可能なセル交換装置が得られる効果がある。
宛先検出が行われたセルを選択されたバッファメモリへ
蓄積し、当該セルのバッファメモリ上のアドレスをその
宛先別に管理して、そのアドレスに基づいてバッファメ
モリをアクセスし、そこに蓄積されたセルを読み出して
出線空間スイッチで接続されたフレームバッファに出力
するように構成したので、バッファメモリよりセルを読
み出す際に、フレーム内のセル順序を変えることでセル
の衝突が避けられ、セルの衝突率を低減できるセル交換
装置が得られる効果がある。
出線に対応して設けられたフレームバッファに、1フレ
ーム内で出線に送出する複数個のセルに対して、あらか
じめ定められた送出順序とは無関係に、かつ衝突をさけ
るようにセルを送出し、フレームバッファが出線送出順
序に従ってそのセルを出線に送出するように構成したの
で、フレーム内のセル順序を変えることでセルの衝突が
避けられ、セルの衝突率を低減できるセル交換装置が得
られる効果がある。
装置を示すブロック図である。
ングを示すタイムチャートである。
ングを示すタイムチャートである。
ングを示すタイムチャートである。
換装置を示すブロック図である。
ングを示すタイムチャートである。
ングを示すタイムチャートである。
ングを示すタイムチャートである。
換装置を示すブロック図である。
ミングを示すタイムチャートである。
ミングを示すタイムチャートである。
ミングを示すタイムチャートである。
トの一部である。
トの一部である。
交換装置を示すブロック図である。
イミングを示すタイムチャートである。
イミングを示すタイムチャートである。
イミングを示すタイムチャートである。
交換装置を示すブロック図である。
示すブロック図である。
部の信号のタイミングを示すタイムチャートである。
部の信号のタイミングを示すタイムチャートである。
部の信号のタイミングを示すタイムチャートである。
交換装置を示すブロック図である。
る。
イムチャートである。
Claims (4)
- 【請求項1】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と前記入線の各々に対応して設けられ、前記入線
より入力された前記セルを1タイムスロット間保留して
おくとともに、当該セルのヘッダ部より宛先に出線を検
出するヘッダ処理回路と、アドレスを指定することによ
って前記セルが書き込まれ、また、アドレスを指定する
ことによって、前記書き込みの順序とは関係なく前記セ
ルの読み出しが可能な(入線数+出線数−1)個以上の
バッファメモリと、前記ヘッダ処理回路を所定の前記バ
ッファメモリに選択的に接続する入線空間スイッチと、
前記バッファメモリを所定の前記出線に選択的に接続す
る出線空間スイッチと、1タイムスロットを動作単位と
して重複を避けて選択したバッファメモリに、前記入線
空間スイッチを制御して前記ヘッダ処理回路に保留され
ているセルを書き込むとともに、すでに書き込まれ、前
記バッファメモリ内のアドレスで宛先別、かつ読み出し
タイムスロット別に管理されているセルを、前記出線空
間スイッチを制御して、当該セルのヘッダ部で指定され
る前記出線に、所定の順番で出力させるバッファ制御回
路とを備えたセル交換装置。 - 【請求項2】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、アドレスを指定することに
よって前記セルが書き込まれ、また、アドレスを指定す
ることによって、前記書き込みの順序とは関係なく前記
セルの読み出しが可能な複数のバッファメモリと、前記
ヘッダ処理回路を所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記出線の各々に対応し
て設けられ、前記セルを蓄積して出力速度を調整する出
線速度調整バッファと、前記バッファメモリを所定の前
記出線速度調整バッファに選択的に接続する出線空間ス
イッチと、前記入線空間スイッチを制御して、前記セル
が書き込まれるバッファメモリを選択するとともに、前
記書き込まれたセルの前記バッファメモリ内のアドレス
を前記セルの宛先別に管理し、それに基づいて前記セル
を前記バッファメモリより所定の順番で、前記出線速度
に前記出線の数より小さな2以上の数を乗算した速度で
読み出させ、当該セルがそのヘッダ部で指定される前記
出線に出力されるように前記出線空間スイッチを制御し
て、前記セルを前記出線速度調整バッファに書き込み、
前記セルを前記出線速度調整バッファより前記出線速度
に合わせて読み出して出力させるバッファ制御回路とを
備えたセル交換装置。 - 【請求項3】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、前記入線の各々に対応して
設けられ、前記セルを蓄積して入線速度を調整する入線
速度調整バッファと、アドレスを指定することによって
前記セルが書き込まれ、また、アドレスを指定すること
によって、前記書き込みの順序とは関係なく前記セルの
読み出しが可能な複数のバッファメモリと、前記入線速
度調整バッファを所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記バッファメモリを所
定の前記出線に選択的に接続する出線空間スイッチと、
前記入線速度調整バッファから前記セルを読み出し、前
記入線空間スイッチを制御して前記セルが書き込まれる
バッファメモリを選択し、そのセルを当該バッファメモ
リに、前記入線速度に前記入線の数より小さな2以上の
数を乗算した速度で書き込ませるとともに、前記書き込
まれたセルの前記バッファメモリ内のアドレスを前記セ
ルの宛先別に管理し、それに基づいて前記出線空間スイ
ッチを制御して、前記セルのヘッダ部で指定される前記
出線に、所定の順番で出力させるバッファ制御回路とを
備えたセル交換装置。 - 【請求項4】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、前記セルがそ
のヘッダ部にて指定された宛先に応じて出力される複数
の出線と、前記入線の各々に対応して設けられ、前記入
線より入力された前記セルのヘッダ部より宛先の出線を
検出するヘッダ処理回路と、アドレスを指定することに
よって前記セルが書き込まれ、また、アドレスを指定す
ることによって、前記書き込みの順序とは関係なく前記
セルの読み出しが可能な複数のバッファメモリと、前記
ヘッダ処理回路を所定の前記バッファメモリに選択的に
接続する入線空間スイッチと、前記出線の各々に対応し
て設けられ、1つまたは複数のセルの蓄積が可能で、出
線送出順序に従って前記出線に前記セルを送出するフレ
ームバッファと、前記バッファメモリを所定の前記フレ
ームバッファに選択的に接続する出線空間スイッチと、
前記入線空間スイッチを制御して、前記セルが書き込ま
れるバッファメモリを選択し、また前記書き込まれたセ
ルの前記バッファメモリ内のアドレスを前記セルの宛先
別に管理して、それに基づいて前記出線空間スイッチを
制御し、前記セルをそのヘッダ部で指定される前記出線
に対応した前記フレームバッファに出力させるととも
に、前記出線における1つのセルの送出時間を1タイム
スロットとしたとき、複数タイムスロットで構成される
1フレーム時間単位で動作し、1フレーム内で前記出線
に送出するセルを、あらかじめ定められた送出順序とは
無関係に、かつ前記セルの衝突を避けながら、前記フレ
ームバッファに送出するように制御するバッファ制御回
路とを備えたセル交換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5355291A JP2583679B2 (ja) | 1990-07-06 | 1991-02-27 | セル交換装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17899390 | 1990-07-06 | ||
JP2-178993 | 1990-07-06 | ||
JP5355291A JP2583679B2 (ja) | 1990-07-06 | 1991-02-27 | セル交換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04211548A JPH04211548A (ja) | 1992-08-03 |
JP2583679B2 true JP2583679B2 (ja) | 1997-02-19 |
Family
ID=26394264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5355291A Expired - Fee Related JP2583679B2 (ja) | 1990-07-06 | 1991-02-27 | セル交換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2583679B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7248596B2 (en) * | 2003-02-07 | 2007-07-24 | Fujitsu Limited | Memory interleaving in a high-speed switching environment |
US7814280B2 (en) * | 2005-01-12 | 2010-10-12 | Fulcrum Microsystems Inc. | Shared-memory switch fabric architecture |
-
1991
- 1991-02-27 JP JP5355291A patent/JP2583679B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
1990年電子情報通信学会春季全国大会 B−469 |
電子情報通信学会技術研究報告 SSE90−35 |
Also Published As
Publication number | Publication date |
---|---|
JPH04211548A (ja) | 1992-08-03 |
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