JPH0210762A - キャパシタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はキャパシタの電極構造に関するものである。

〔従来の技術〕

第３図はＤＲＡＭ等のメモリキャパシタに用いられる従
来のキャパシタを示す断面図である。同図において、１
はＰ型シリコン基板であり、２は素子間分離のためのフ
ィールド酸化膜、３ａ、３ｂは電界効果トランジスタ（
ＦＥＴ）のソースドレイン領域である。このソースドレ
イン領域３ａ。

３ｂ間のｐ型シリコン基板１上にゲート酸化ｇ１４が形
成されており、このゲート酸化膜４上に多結晶シリコン
（ポリシリコン）よりなるＦＥＴのゲート電極５が形成
されている。

また、一方のソースドレイン領域３ａ上にポリシリコン
よりなるメモリキャパシタの第１の電極６を形成してい
る。この第１の電極６の側面及び−力士面上にシリコン
酸化（Ｓ　ｉ　Ｏ２）膜７を形成している。さらに、こ
のＳｉＯ□膜７上に、第１の電極６と対向してポリシリ
コンよりなる第２の電ｖ７Ａ８を形成し、第１．第２の
電極６，８と５０２１１９７によりメモリキャパシタを
構成している。なおＦＥＴのゲート電極５とメモリキャ
パシタの第１．第２の電極６．８との電気的接触を防止
するため、両者の間には、絶縁膜９が形成されている。

また、他方のソースドレイン領域３ｂ上にはアルミニウ
ム等による金属配線１０が形成されている。このように
形成することで１トランジスタ＋１ギ１１バシタのメモ
リセルが構成される。

〔発明が解決しようとする課題〕

ＤＲＡＭのメモリセル等に用いられる従来のキャパシタ
は以上のように構成されていた。

従って、高集積化に伴い、５１０２膜７を介した第１．
第２の電極６．８間の対向面積が小さくなり、メモリキ
ャパシタとして十分な容量を得ることが困ガになる問題
点があった。

この発明は上記のような問題点を解決するためになされ
たもので、高集積化に際しても例えばメモリキャパシタ
として」−分に機能する容量を確保できる、集積化に適
した構造のキャパシタを得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかるキャパシタは、側面に段差部を右する
第１の電極と、少なくとも前記第１の電極の一方主面及
び前記段差部を有する前記側面上に形成された絶縁膜と
、前記絶縁膜上に前記第１の電極に対向して形成された
第２の電極とを備えて構成されている。

〔作用〕

この発明における第１の電極は、側面に段差部を有する
ため、この段差部上に形成される絶縁膜の形成面積は、
段差を大きさに応じて大きくなる。

〔実施例〕

第１図はこの発明の一実施例であるＤＲＡＭのメモリキ
（Ｉパシタとして機能するキャパシタを示す断面図であ
る。同図において、１〜５，９．１０は従来と同じであ
るので説明は省略する。

従来と異なり、第１の電極６が３層のポリシリコン層６
ａ〜６Ｃより構成される。ポリシリコン層６ｂの端部は
ポリシリコン１６ａ、６ｃの端部より後退している。つ
まり、第１の電極６の両側面におけるポリシリコン層６
８と６Ｃの間に段差部（凹部）が形成されている。

この第１の電極６の一方主面及び側面上を同図に示すよ
うに３ｉ０２膜７が覆って形成されている。そして、こ
のＳ　ｉ　Ｏ２膜７上に、第１の電極６と対向してポリ
シリコンよりなる第２の電極８が形成されている。

第２図（ａ）〜（ｆ）は各々、第１図で示したメモリキ
ャパシタの製造方法を示す断面図である。以下、同図を
参照しつつそのＩＪ造方法を説明する。

ｐ型シリコン基板１上に既知の方法で３ａ、３ｂ、４．
５からなるＦＥＴを形成債、ゲート電極５の上と、ソー
スドレイン領域３ａ、３ｂの上の一部に絶縁膜９ａを形
成する。そして同図（ａ）に示すようにソースドレイン
領１１１３ａ上の絶縁１９ａが形成されていない領域上
にポリシリコン層６ａを形成する。

次に、ポリシリコン１１６ａ上にポリシリコン層６ｂを
形成し、同図（ｂ）に示すように、リン（Ｐ）ヒ素（Ａ
ｓ）’Ｓの不純物ｌをドーピングする。

そして、このポリシリコン１ｌｉ６ｂ上に同図（Ｃ）に
示すようにポリシリコン層６Ｃを形成する。このポリシ
リコンＪｉｅＣ上にレジスト１１を塗布し、同図（ｄ）
に示すように写真製版技術によって所望の形状にバター
ニングする。

そして、パターニングされたレジスト１１をマスクとし
て、ポリシリコンＪｉｉ６ａ〜６Ｃに対し等方性のドラ
イエツチングを施す。

このとき、リン、ヒ素等の不純物■をドーピングしたポ
リシリコン層６ｂのエッヂング速度が他のポリシリコン
層５ａ、５ｃより速いため、同図（ｅ）に示ず、ように
、ポリシリコン層６ｂの端部が、ポリシリコンｍ６ａ、
６ｃの端部より後退した形状となる。従って、これらの
ポリシリコン１６ａ〜６Ｃからなる第１の電極６はその
両側面に段差部を有することになる。

そして、熱酸化法により、第１の電極６の露出部分を酸
化することで、同図（ｆ）に示すように第１の１を極６
の一方主面及び両側面上にＳｉｎ、、膜７を形成する。

そして、この５１０２膜７上に第１の電極６に対向して
、ポリシリコンからなる第２の電極７を形成し、これと
、第１の電極６及びＳ　ｉ　Ｏ２膜７とによりメモリキ
ャパシタを構成する。そして、全体を絶縁膜９ｂで覆う
ことにより、絶縁ｒ４９ａ。

９ｂが一体化した絶縁膜９が形成される。そして、この
絶縁ｇ１９のうちソースドレイン領域３ｂ上に存在する
部分の一部にコンタクトホール１２を形成し、このコン
タクトホール１２を通して金屈配線１０を形成すること
で第１図で示すようなメモリ廿ルが製造される。

このようにメモリキャパシタを構成することで、第１の
電極６のポリシリコン１ｌｉ５ａ、５層間に段差部を覆
うＳｉＯ２膜７の形成面積が、５ｉ０２膜７を介した第
１．第２の電極８間の対向面積として従来のキャパシタ
の対向面積に加味されるため、集積度が同じでも、従来
に比べ大きな対向面積、つまり大きな容■を確保するこ
とができる。

その結果、集積化に際してもメモリキャパシタとして十
分に機能できるキＶバシタ構造が実現できる。

なｄ３、この実施例では、第１の電極６を３Ｍのポリシ
リコン層６ａ〜６Ｃにより形成したが、２層構造、４層
構造以上であっても、エツチング速■αの異なるポリシ
リコン層より形成された電極であれば代用できる。この
場合、実施例同様にポリシリコン層の少なくとも１つの
端部を他のポリシリコン層の端部より模退させることで
電極の側面に段差部を形成することができる。

また、この実施例ではメモリキャパシタの電極としてポ
リシリコンを用いたが、他の導電体であっても端部が一
致しない多層構造が実現できれば、代用可能である。

さらに、第１の電極が１層であっても、第１の電極形成
のためのエツチング処理に、異方性エツチングと等方性
エツチングを組合わせることで、その側面に段差部が形
成できれば、この発明を適用することができる。

また、メモリキャパシタの絶縁膜としてＳｉＯ２膜を用
いたが、Ｓｉｏ２膜と窒化膜の２層構造等他の素材で絶
縁膜を形成してもよい。

また、この実施例ではメモリキャパシタとして機能する
キャパシタを示したが、他の分野においても、集積化に
適したキャパシタが要求される分野であれば、この発明
を適用することができる。

〔発明の効果〕

以上説明したように、この発明によれば、側面に段差部
を有する第１の電極と、少なくとも第１の電極の一方主
面及び段差部を有する側面上に形成された絶縁膜と、こ
の絶縁膜上に第１の電極に対向して第２の電極にリキャ
パシタを構成するため、第１の電極の側面の段差部の大
きさに応じて第１と第２の電極間の対向面積を大きくす
ることができ、集積化に適した構造が実現できる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるキャパシタを示す断
面図、第２図　（ａ）〜げ）は各々第１図で示したキャ
パシタの製造方法を示す断面図、第３図【よ従来のキャ
パシタを示す断面図である。 図において、６は第１の電極、６ａ〜６Ｃはポリシリコ
ン層、７はＳ：Ｏ２膜、８は第２の電極である。 なお、各図中同一符号は同一または相当部分を承り。 第１図 代理人　　　　大　　岩　　増　　雄 ８−−−−〜才２ワを種 第 図 昭和

Claims (1)

【特許請求の範囲】
1. （１）側面に段差部を有する第１の電極と、少なくとも
   前記第１の電極の一方主面及び前記段差部を有する前記
   側面上に形成された絶縁膜と、前記絶縁膜上に前記第１
   の電極に対向して形成された第２の電極とを備えたキャ
   パシタ。