JPH0210716A - アライメント・マークの形成方法及びアライテント・マークを有する半導体ウエハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ６　　産業上の利用分野 本発明は半導体装置の製法及び前記方法により得られる
半導体装置〆係り、更に詳しくは、複数のリソグラフィ
一方法が組み合わされているような半導体装置製造方法
において利用される、アライメント・マークの構造及び
処理方法に関する。

Ｂ、従来技術 従来より、種々のリソグラフィ一方法が広範な種類の半
導体装置の製造に用いられている。最も一般的なリソグ
ラフィ一方法は光学的リソグラフィ一方法、電子ビーム
リソグラフィ一方法、及びＸ線リソグラフィ一方法であ
る。全てのリソグラフィ一方法はそれぞれに固有の長所
及び短所を有している。半導体装置製造方法の種々の段
階に応じて此等のリソグラフィ一方法を組合せることに
より製造効率と精度を向上させる試みが既に従来より提
案されている。例えば、米国特許第４６１２２７４号に
は、電子ビーム方法及び光学的リソグラフィ一方法を組
合せて用いることが記載されている。そこでは、電子ビ
ーム方法は高精度ラインの書き込み工程において用いら
れ、光学的リソグラフィ一方法は大きなバンド領域の輪
郭を描くために用いられる。

ＩＢＭテクニカル赤ディスクロージャー・プリテン（Ｔ
ＤＢ）、ボリューム１、ナンバー８、ｐｐ３１７６−３
１７７（１９７９年１月）には、半導体製造方法におい
てＥビーム・リソグラフィ一方法及びＸ線リソグラフィ
一方法を組合せて用いることが記載されている。この従
来技術においては、Ｅビーム舎リソグラフィ一方法はア
ライメント精度が高いが、それと同時に、適当な表示ア
ライメントを維持させながら組み合わせリソグラフィー
処理を利用するときには固有の問題もまた存在する。こ
の文献に記載されている方法はアライメント・マークを
用いており、そのマークは半導体ウェハ内に形成され、
後続のＸ線リングラフイー工程ではＸ線吸収層として働
くメタル図形を蒸発させることによりＥビーム工程での
表示として視覚可能に維持され、或いはＸ線吸収層内の
視覚的図形として粗いアライメントに用いられる。

しかしながら、これでは電子ビーム・リソグラフィーの
精度が視覚的図形に頼ることになる。

電子ビーム装置で用いられる他のアライメント・マーク
は、米国特許第３７１０１０１号及びＩＢＭ　　ＴＤＢ
、ボリューム２７、ナンバーＩＢ。

ＰＰ６８６−６８８に記載されている。複合リソグラフ
ィーを利用するときは、厳格な精度が要求される装置レ
ベルの工程については最大の解像度が得られるようにＥ
ビーム方法が用いられることが望まれる。電子ビーム、
方法では０．１マイクロメートルの寸法制御が可能であ
る。これとは対照的に、光学的リソグラフィ一方法では
、０．７５から０．５０マイクロメートルの間で寸法制
御の限界となる。寸法制御につ（・ては電子ビーム・リ
ソグラフィ一方法がより優れている。電子ビーム方法の
利点を十分に活かすには、電子ビーム方法により書き込
まれるところの、厳格な寸法精度が要求される装置レベ
ルが、光学的に露光される分離用酸化物レベル（ＲＯＸ
：埋設酸化物レベル）に対して直接位置合わせされるこ
とが重要である。

光学的及び電子ビームの複合リソグラフィ一方法の典型
的例においては、共通ゼロ・レベルと呼ばれる位置合わ
せ方法が用いられることが普通である。この方法におい
ては、−旦ゼロ・レベルが確立されると、後続のレベル
は、そのゼロ・レベルに位置合わせされる光学的方法及
びＥビーム方法の両方により書き込まれる。しかし、こ
のような方法は、２番目の位置合わせを用いて全てのレ
ベルが刷り合わされるという事実により制限を受ける。

ここで、２番目の位置合わせとは、１つのレベルを他の
レベルに刷り合わせるに際して共通レベルに間接的に位
置合わせすることをいう。この２番目の位置合わせ方法
では、２つのレベルのそれぞれについて存在する誤差が
合算されるので、重ね合わせの際の誤差が太き（なる。

共通ゼロ・レベル方法を採用するときは、重ね合わせは
、それ自体が問題であるところの２番目の位置合わせで
あるだけでなく、光学的方法の位置合わせにより制限さ
れることになる。別型すれば、実現される位置合わせは
共通ゼロ・レベルに対する光学的方法の位置合わせより
も良くはなり得な〜・。こうして、製造工程の一部に対
して電子ビーム方法を用いても、刷り合わせのレベルは
光学的位置合わせの刷り合わせによって制限される。こ
うして、従来より、電子ビーム・リソグラフィ一方法を
光学的リソグラフィ一方法に適合させるときの高精度な
重ね合わせの実現が要請されている。

電子ビーム・リソグラフィ一方法は光学的方法よりも装
置レベル相互を正しく位置合わせする能力について明ら
かに優れており、特定のレベルを他のレベルに位置合わ
せする点において複合リングラフィーは利点を有する。

そのようなものは第１番目の位置合わせと言う。例えば
、ＦＥＴトランジスタの製法ではゲート・レベル（ポリ
）を分離体レベル（ＲＯＸ）に位置合わせすることが好
ましい。また、バイポーラ・トランジスタの製法テハ、
エミッタｅレベルをＲＯＸレベルに位置合わせすること
が好ましい。どちらの場合も、電子ビーム・リソグラフ
ィ一方法によりＢＯＸレベルに直接位置合わせするとき
は、露光方法がその最上の形態で利用される。即ち、位
置合わせはサブミクロン・レベルで行なわれ得ることに
なる。光学的リソグラフィ一方法がスループットを向上
させるために用いられ、電子ビーム・リソグラフィ一方
法が位置合わせ精度及び解像度を最大にするために用い
られる。

そのような望ましい点は純粋なＥビーム方法にみられる
かもしれないが、複合リソグラフィ一方法では問題が生
ずる。典型的な光学的リソグラフィ一方法では、ＲＯＸ
レベルに特定されたアライメント・マークに対して位置
合わせをすることができる。分離用酸化物のプロファイ
ルはそれ自体、光学的に十分処理される。しかしながら
、そのようなことは電子ビーム・リソグラフィ一方法に
は当て嵌まらない。分離用酸化物のプロファイルに対し
て位置合わせをしようとするときには、２つの問題が生
ずる。第１は、バーズ・ピークと呼ばれる酸化物の傾斜
のために、アライメント・マークが走査されたときの信
号に十分なコントラストが得られないということである
。第２は、酸化物の頂部に対する活動領域の最も高い相
違でもコントラストが十分ではないということである。

今日まで、電子ビーム方法及び光学的リソグラフィー方
法の双方をＲＯＸレベルに直接位置合わせすることので
きる方法は提案されていない。

Ｃ１解決しようとする問題点 本発明の目的は、電子ビーム及び光学的リソグラフィー
の複合リソグラフィ一方法についての改良した方法を提
供することである。

本発明の他の目的は、位置合わせマーク（アライメント
・マーク）が半導体装置の製造過程の早い段階で分離用
酸化物レベルに形成されるので、電子ビーム方法をその
マークに直接位置合わせすることのできるような方法を
提供することである。

本発明の他の目的は、位置合わせが共通ゼロ−レベルに
基づいて行なわれるときに、位置ずれの度合いを減らす
ことの出来る方法を提供することである。

本発明の他の方法は、ＦＥＴトランジスタ構造に用いら
れる電子ビームと光学的リソグラフィーとの複合リソグ
ラフィ一方法に対する改良したアライメント・マークを
提供することであり、特に、ＦＥＴ製造工程中のゲート
・レベルの形成に用いられる電子ビームに適したアライ
メント拳マークを提供することである。

本発明の他の方法は、電子ビーム方法がバイポーラ・ト
ランジスタ製造工程中のエミッタ・レベル・ラインの形
成に用いられるときに、電子ビーム方法を分離用酸化物
レベルに位置合わせさせるのに適したアライメント・マ
ークを提供することである。

Ｄ０問題点を解決するための手段 前記目的を達成するための本発明の方法は、電子ビーム
方法を光学的に書き込まれたレベルに直接位置合わせす
ることができ、２つのレベルの位置合わせは電子ビーム
装置の精度にしか制限されることがない。本発明の方法
においては、電子ビーム方法がその上に直接位置合わせ
することの出来る分離用酸化物レベルにアライメント・
マークを形成する。こうして、本発明によれば、２番目
の位置合わせが不要になる。

アライメント・マークはデータに沿って露光され、その
データとは製造工程中のＲＯＸについての実際の装置デ
ータである。ＲＯＸレベルをエツチングした後に窒化シ
リコンがマークの上に残されるように極性が選択される
。ウェハは次に標準的な方法で処理されて装置が形成さ
れ、その際に酸化後の窒化シリコンが除去される。製造
中のこの時点において、アライメント・マークは分離用
酸化物により囲まれたシリコンとなる。ウェハは次に適
当なレジストによりパターン化されてマークのところだ
けがレジストにより保護されないようにする。ＲＯＸは
次にセルフアライメント・マスクとして用いられ、ウェ
ハはゼロ・レベル・アライメントのために標準的な方法
でエツチングされる。こうして、標準的ゼロ・レベル・
マークと同様であり、ＢＯＸで仕切られるマークが得ら
れる。ＢＯＸはマスクとして用いられるので、アライメ
ント・マークはＢＯＸパターンに対して完全に位置合わ
せされる。というのは、それらアライメント・マークは
ＲＯＸパターンに沿って露光されるからである。

こうして得られるアライメント・マークの構造はＲＯＸ
で囲まれた深さ１かも２マイクロｍの一連のトレンチで
ある。このような構造により、電子ビームの走査のため
の非常にシャープなトランジションが得られ、アライメ
ント・マークのエツジを正確に検出するために必要な後
方散乱電子波長が得られることになる。

Ｅ、実施例 第１Ａ図及び第１Ｂ図には、シリコン・ウエノ・上のア
ライメント・マークを形成するための基本的構造が示さ
れている。第１Ａ図において、ウェハ１０は一連のアラ
イメント・シー７１２を有している。図には９個のアラ
イメント・マーク・ゾーンが示されているが、それらの
数や位置は製造方法や製造装置に応じて決められる。ま
た、アライメント・マーク・ゾーン１２は図中、誇張さ
れており、実際には、ウェハ１０の表面１４に比較して
非常に小さい。半導体ウェハ上のアライメント・マーク
の利用方法自体については既に知られている。米国特許
第４４８６８５７号にはアライメント・マークが個々の
集積回路構造毎に接して配置される方法が示されている
。このように、第１Ａ図に示されているのは、装置製造
領域に向かい合っているアライメント・マーク・ゾーン
の配置についての種々の変更可能な構造のほんの１つの
例にすぎない。

第１Ｂ図には、典型的なアライメント・マーク・シー７
１２が拡大して示されている。このアライメント・マー
ク・ゾーン１２内のアライメント・パターンは一連の８
個の形状から成っている。

これらの形状は一対毎に分類され、ウェハ１０の表面中
に１つの方向に沿ってエツチング形成されたトレンチ１
６の対と、シリコン中に前記方向と直角方向に沿ってエ
ツチング形成されたトレンチの対１８とから成る。第１
Ｂ図のアライメント・パターンにより、一連の位置合わ
せされたトレンチ・ウオールが得られ、これらのトレン
チΦウオールにより、電子ビームの中心合わせに必要な
エツジ間波形遷移を生じさせるための後方散乱電子の発
生に利用される浮き彫り（凹凸構造）が得られる。

第１Ｂ図のアライメント・パターンを形成する方法につ
いて第２Ａ図、第２Ｂ図、第３図乃至第６図を参照して
説明する。ここではＦＥＴの製法について述べるが、本
発明はＦＥＴの製法に限定されるものではない。

第２Ａ図において、シリコン基板１０上には約１００オ
ングストロームのＳ　ｉｏ　２層２０が先ず堆積される
。次に、約１０００オングストロームのＳｉ３Ｎ４層２
２がその上に積層される。第２Ｂ図において、形成しよ
うとするアライメント・マークが通常のパターン化方法
を使うことによりシリコン基板上に装置データに沿って
露出される。第２Ｂ図は、マスク等を除去した後のアラ
イメント・マーク領域のパターン化状態を示している。

用いる製法によっては、この段階において、装置領域が
典型的には形成される。本発明では、極性は、分離用酸
化物のレベルのエツチングの後にＳ　１３Ｎ４がマーク
の上に残るように選択される。第２Ｂ図には、このよう
な構成が示されている。

次に、デバイス形成のための、例えば、反応性イオン・
エツチング（ＲＩＥ）のようなエツチングを用いた工程
が進められ、酸化物の上の８１３０４が除去される。こ
の時点での構造が第３図に示されている。アライメント
・マーク領域は、分離レベル酸化物（ＲＯＸ）で囲まれ
たシリコンである。即ち、アライメント・マークがＲＯ
Ｘ２４間に存在するシリコン・ゾーン２６内に形成され
ることになる。

この方法によれば、次に、アライメント・マーク領域だ
けがレジスト２８により被覆されないようにして、ウェ
ハ１０は適嶋なレジスト２８によってパターン化される
。第４図は、レジスト２８により被覆されていないアラ
イメント・マーク領域６０を示している。第５図は、ア
ライメント・マークの形成に用いられる領域（アライメ
ント・マーク領域）が被覆されないで残るようなノくタ
ーン化がどのようにして行なわれるかを示す側面図であ
る。ＲＯＸは、シリコン１０内へのエツチングのための
マスクとして利用される。

レジスト２８とマスクとして働く分離用酸化物２４とを
有するパターン化されたレジスト構造を利用して、標準
的方法によりシリコンがエツチングされて一連のトレン
チ６２（第６図）が形成される。此等のトレンチの深さ
ｄは１から２マイクロｍの範囲である。例えば、第１Ｂ
図に示されているトレンチ１６或いは１８のような一対
のアライメント・マークを形成する此等のトレンチを形
成している間に、レジスト２８によるパターン化はウェ
ハの残りの部分を保護する。尚、図面は装置及びアライ
メント領域の実際の寸法関係を示していない。アライメ
ント領域は他の部分よりも拡大して示されている。

このように、本発明では、トレンチ（第６図）を形成す
るためのエツチング工程の前に、レジスト・パターン（
第４及び５図）を形成するための厳格な精度が要求され
ないアライメント・マークの形成工程が導入されている
。

本発明では、アライメント・マークは、分離用酸化物レ
ベルが一緒に形成されているＦＥＴ構造３４（第６図）
を形成するゲート・レベル・ポリシリコンに位置合わせ
されている。このような位置合わせにより、装置形成密
度の大幅な改良がなされる。というのは、このような位
置合わせによれば、重なり度合いの精度が０．２・から
０．３マイクロｍの程度だけ改良されるからである。従
って、このような侃直合わせにより、電子ビームを用い
て微細なラインを形成することが容易になり、ＦＥＴの
ゲートを高密度に形成することができるようになる。

バイポーラ・トランジスタの場合は、エミッタをＲＯＸ
に位置合わせすれば、同様の効果が得られる。

製造工程は次に、アライメント拳マークを用いての既知
の方法に従って、電子ビーム装置及び光学装置の両方に
位置合わせされる。例えば、電子ビームが微細なライン
を書き込むために用いられ、光学的処理方法が通常のリ
ングラフィ段階として用いられる。この方法は製造中の
装置レベルへの位置合わせを行ない、第２番目のレベル
への位置合わせは行なわない。

本発明が適用されるのはＦＥＴの製法に限らず、バイポ
ーラにも適用でき、シリコンにもＧａＡｓにも適用でき
る。全ての場合において、ＢＯＸが第１のリングラフィ
・レベルとして利用される。本発明により従来技術の欠
点が解消される。トレンチ自体が十分な高さの相違量を
アライメント・マークに与えることが出来るので、後方
散乱電子レベルにシャープな遷移が得られる。本発明の
方法は第２番目のアライメントに依存する事がなく、電
子ビーム方法をアライメント・マークに位置合わせする
ことができ、そのアライメント・マークは光学的リソグ
ラフィによる位置合わせも行なわせる。

こうして、このアライメント・マーク及び本発明の方法
により、電子ビーム方法の第１番アライメントを後続の
光学的リソグラフィレベルでの分離レベル（ＢＯＸ）に
位置合わせを行なうことが出来る。

本発明の方法は、ＢＯＸ構造を有するどのような集積回
路及びトランジスタの製法にも適用できる。ＢＯＸレベ
ルは第１のりソグラフイ・レベルである必要はないが、
そうであることが好ましい。

また、このアライメント拳マークはＢＯＸレベルの後に
露光される全てのレベルにとって好適なものであり、ポ
リシリコン−レベル、エミッタ・しベル、コンタクト・
レベル、メタル・レベル、或いはビア・レベルにも適用
できる。

【図面の簡単な説明】

第１Ａ図は本発明によるアライメント・マーク形成方法
の一実施例が適用されるウェハの構造を示す平面図、第
１Ｂ図は第１Ａ図の要部であるアライメン）−ゾーンを
拡大して示す平面図、第２Ａ図及び第２Ｂ図は前記実施
例において分離用酸化物を形成するための互いに異なる
工程を示す断面図、第３図は前記分離用酸化物のパター
ン化された構造を示す断面図、第４図及び第５図は第３
図の状態からレジストを用いてパターン化しようとする
状態を示す平面図及び断面図、第６図は完成されたアラ
イメント・ゾーンを示す断面図である。 １０・・・・ウェハ、１２・・・・アライメント・ゾー
ン、１４・・・・ウェハの表面、１６．１８・・・・ト
レンチの対、２０・・・・８１０２層、２２・・・・５
１３Ｎ４層、２４・・・・分離用酸化物（ＲＯＸ）、２
６・・・・シリコン・ゾーン、２８・・・・レジスト、
３ｏ・・・・レジストにより被覆されていないゾーン、
３２　・・ ・・トレンチ加金。

Claims (2)

【特許請求の範囲】
1. （１）半導体装置の製造過程中に用いられるアライメン
   ト・マークの形成方法であって、シリコン・ウェハ上に
   酸化シリコンとその上の窒化シリコンとから成る積層体
   を形成するステップと、 分離用酸化物のパターンとアライメント・マークのパタ
   ーンに沿って前記積層体を露光するステップと、 前記分離用酸化物によって囲まれたアライメント・マー
   ク領域のパターンを前記シリコン・ウェハ上に形成する
   ステップと、 前記アライメント・マーク領域だけが被覆されないよう
   にして前記シリコン・ウェハをレジストでパターン化す
   るステップと、 前記分離用酸化物をマスクとして用いて前記シリコン・
   ウェハを適当な深さまでエッチングするステップと、 を含むアライメント・マークの形成方法。
2. （２）分離用酸化物により囲まれ且つウェハ基板中にエ
   ッチングされたアライメント・マークを有する半導体ウ
   ェハ。