SU1182578A1 - Device for generating and storing instruction addresses - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И ХРАНЕНИЯ АДРЕСОВ КОМАНД, содержащее регистры адресов команд, сумматоры по модулю два, мультиплексоры, первый блок сравнени  и блок управлени , причем одни из входов первого мультиплексора и выходы второго мультиплексора  вл ютс  соответственно одними из входов и выходами устройства , выходы первого мультиплексора соединены с входами первого регистра адресов команд, одни из выходов которого подключены к входам первой группы второго мультиплексора и входам второго регистра адресов команд, выходы которого соединены с одними из входов первого и второго сумматоров по модулю два, выходы первого сумматора по модулю два подключены к одним из входов первого .блока сравнени  и другим входам первого мультиплексора , другие входы сумматоров по модулю два и управл клций вход второго мультиплексора  вл ютс  соответственно другими входами и первым управл ющим входом устройства, отличающеес  тем, что, с целью -повьшени  надежности и упрощени  устройства, в него введены счетчики, второй блок сравнени , триггеры, элементы И, элементы ИЛИ и элемент НЕ, причем входы первого и второго счетчиков соединены с одними из входов первого мультиплексора , счетный вход третьего счетчика подключен к дpyгo тy выходу первого регистра адресов команд, входу элемента НЕ и первым входам первого и второго элементов И, выходы которых соединены с входами первого элемента ИЛИ, выход которого подключен к счетному входу второго счетчика, счетный вход первого счетчика соединер с первым выходом переноса перф вого сумматора по модулю два, второй вькод переноса которого подклюС/ ) чен к второму входу второго элемента И, выходы первого счетчика соединены с входами третьего счетчика , выходы которого и выходы второго счетчика подключены соответственно к входам второго блока сравнени , выход которого соединен с первым вхооо ю ел дом второго элемента ИЛИ, второй вход которого подключен к выходу первого триггера, а выход - к входу второго триггера, вход первого триг00 гера соединен с выходом первого блока сравнени , другие входы которого подключены к выходам второго сумматора по модулю два, входы второй, третьей и четвертой групп второго мультиплексора соединены соответственно с выходом второго счетчика, с выходом элемента НЕ и с выходами первого счетчика, третий вход второго элемента И и управл ющие входы первого счетчика и первого мультиплексора подключены к первому выходу блока управлени , второй выход котороA DEVICE FOR FORMING AND STORING COMMAND ADDRESSES containing instruction address registers, modulo-two adders, multiplexers, a first comparison unit and a control unit, with one of the inputs of the first multiplexer and the outputs of the second multiplexer being respectively the inputs and outputs of the device, the outputs of the first multiplexer connected to the inputs of the first register of command addresses, one of the outputs of which are connected to the inputs of the first group of the second multiplexer and the inputs of the second register of command addresses, the outputs to The first connectors are connected to one of the inputs of the first and second modulo-two adders, the outputs of the first modulo-2 adders are connected to one of the inputs of the first comparison unit and the other inputs of the first multiplexer, the other inputs of the modulators of the second and control two inputs of the second multiplexer are respectively other inputs and the first control input of the device, characterized in that, in order to increase the reliability and simplify the device, counters, a second comparison block, triggers, AND elements, OR elements and this NOT, the inputs of the first and second counters are connected to one of the inputs of the first multiplexer, the counting input of the third counter is connected to another output of the first command address register, the input of the element NOT and the first inputs of the first and second elements AND whose outputs are connected to the inputs of the first element OR, the output of which is connected to the counting input of the second counter, the counting input of the first counter connects to the first transfer output of the first modulo-two adder, the second transfer code of which is connected to the second input The second element And, the outputs of the first counter are connected to the inputs of the third counter, the outputs of which and the outputs of the second counter are connected respectively to the inputs of the second comparison unit, the output of which is connected to the first input of the second element OR, the second input of which is connected to the output of the first trigger, and the output to the input of the second trigger, the input of the first trigger 00 is connected to the output of the first comparison unit, the other inputs of which are connected to the outputs of the second modulo-two adder, the inputs of the second, third and fourth groups in orogo multiplexer connected respectively with the output of the second counter with the output of NOT circuit and outputs the first counter, a third input of the second AND gate and the control inputs of the first counter and a first multiplexer connected to the first output of the control unit, the second output of which

Description

1 о соединен с вторым входом первого элемента И, а третий выход - с входами синхронизации первого счетчика и первого регистра адресов команд, выходы с четвертого по седьмой блока управлени  подключены соответственно к входам синхронизации второго счетчика, третьего счетчика, первого триггера и второго регистра адресов команд, восьмой и дев тый выходы блока управлени  соединены соотBetcTBeHHO с управл ющими входами второго и третьего счетчиков,.а дес тый выход подключен к входу синхронизации: второго триггера, выход которого  вл етс  контрольным выходом устройства, вторым и третьим управл ющими входами которого  вл ютс  первый и второй входы блока управлени , входы с третьего по седьмой которого  вл ютс  входами синхронизации устройства.1 о is connected to the second input of the first element I, and the third output to the synchronization inputs of the first counter and the first command address register; outputs from the fourth to the seventh control unit are connected respectively to the synchronization inputs of the second counter, third counter, first trigger and second command address register The eighth and ninth outputs of the control unit are connected according to the BetcTBeHHO with the control inputs of the second and third counters. The tenth output is connected to the synchronization input: the second trigger, the output of which is control one output device, the second and third inputs of the gate which are first and second inputs of the control unit, inputs of the third to seventh whose inputs are synchronization devices.

1one

Изобретение относитс  к вычислительной технике, в частности к запоминающим , устройствам и может использоватьс  в цифровых микропрограммных вычислительных машинах с байтной структурой данных и с хранимой в оперативной пам ти программой.The invention relates to computing, in particular, to storage, devices, and can be used in digital microprogram computers with a byte data structure and a program stored in RAM.

На фиг. 1 изображена функциональна  схема предложенного устройства; на фиг. 2 - функциональна  схема наиболее предпочтительного варианта выполнени  блока управлени ; на фиг. 3 - временна  диаграмма,по сн юща  работу блока управлени .FIG. 1 shows a functional diagram of the proposed device; in fig. 2 is a functional diagram of the most preferred embodiment of the control unit; in fig. 3 is a timing diagram explaining the operation of the control unit.

Устройство содержит первый регистр 1 адресов команд, предназначенный дл  хранени  младших разр дов адреса команды, второй регистр 2 адресов команд, предназначенный дп  буферизации разр дов адресов команд, первый 3 и второй 4 сумматоры по модулю два, первый мультиплексор 5, первьш блок 6 сравнени , второй мультиплексор 7, счетчики 810 с первого по третий, второй блок 1 сравнени , первый 12 и второй 13 элементы И, первый 14 и второй 15 элементы ИЛИ, первый 16 и второй 17 триггеры, элемент НЕ 18, блок 19 управлени , входы 20 и 21, выходы 22 контрольньш выход 23, управл ющие входы 24-26 и входы 27 синхронизации устройства.The device contains the first register of 1 command addresses for storing the lower order bits of the command address, the second register of 2 command addresses intended for dp buffering the bits of the command addresses, the first 3 and second 4 modulo two adders, the first multiplexer 5, the first comparison block 6, second multiplexer 7, counters 810 first to third, second comparison block 1, first 12 and second 13 elements AND, first 14 and second 15 OR elements, first 16 and second 17 triggers, NOT 18 element, control block 19, inputs 20 and 21, outputs 22 control output 23, channeling inputs of 24-26 and locking device 27 inputs.

Блок 19 управлени  содержит (фиг. 2) элементы-И 28-35, элементы ИЛИ 36-39, триггеры 40 и 41, формирователи 42 и 43 сигналов, элемент НЕ 44 и элемент 45 задержки, входы 24, 25 и 27 -275. ивыходы46;1- 6 ,0.The control unit 19 contains (FIG. 2) AND elements 28-35, OR elements 36-39, triggers 40 and 41, signal formers 42 and 43, a HE element 44 and a delay element 45, inputs 24, 25 and 27 -275. and outputs46; 1-6, 0.

Цель изобретени  - повьшение надежности и упрощение устройства.The purpose of the invention is to increase the reliability and simplification of the device.

На фиг. 3 показаны импульсы на входах 24, 25, 27. - 27. и вьгходах 46 - блока 19 соответственно в циклах хранени , загрузки и наращивани  адреса команды, по сн ющие работу устройства.FIG. 3 shows the pulses at the inputs 24, 25, 27. - 27. and in the inlets 46 - block 19, respectively, in the cycles of storage, loading and increasing the address of the command, explaining the operation of the device.

Устройство работает следующимThe device works as follows.

образом.in a way.

За врем  цикла одной микрокоманды устройство выполн ет одну функцию либо загрузку нового (начального) адреса команды в устройство, либоDuring the cycle time of one microcommand, the device performs one function, either loading a new (initial) command address into the device, or

наращивание адресов командной информации в зависимости от наличи  сигнала на входе 24 или на входе 25 соответственно . При отсутствии сигнала на обих входах 24 и 25 устройствоincreasing the address of the command information depending on the presence of a signal at input 24 or input 25, respectively. In the absence of a signal on both inputs 24 and 25, the device

выполн ет функцию хранени . В этом режиме состо ние хранимой информации в устройстве не мен етс . Управление последовательностью действий при выполнении функций устройства осуществл етс  сигналами с выходов 46 - 46 performs a storage function. In this mode, the state of the stored information in the device does not change. The sequence of actions when performing the functions of the device is controlled by signals from the outputs 46 - 46

10 блока 19 (фиг. 3).10 block 19 (Fig. 3).

В случае, когда активен сигнал на входе 25, т.е. когда выполн етс  функци  загрузки адреса в устройствеIn the case when the input signal 25 is active, i.e. when the function of loading the address in the device is executed

.(фиг. 3, цикл загрузки), по первому синхроимпульсу цикла на входе 27. в блоке 19 формируютс  импульсы на выходах 46 и 46 . По этим импульсам заноситс  информаци  старших (N-4)(Fig. 3, loading cycle), the first clock pulse at the input 27. In block 19, pulses are formed at outputs 46 and 46. Information of the elders (N-4) is recorded on these pulses.

разр дов (где N - число разр дов адреса команды) со входа 20 в счетчики 8 и 9, а информаци  младших разр дов со входа 20 через мультиплексор 5 заноситс  в регистр 1. в этот MOMeifT на управл ющих входах счетчиков 8, 9 и мультиплексора 5 сигнал отсутствует, т.е. счетчики 8 и 9 наход тс  в режиме занесени  информации, а мультиплексор 5 пропускает на свой выход информацию с входа 20. По третьему синхроимпульсу цикла (на входе 27) в блоке 19 формируютс  импульсы на выходах 46 и 46. По импульсу на выходе 46 . старшие разр ды адреса из счетчика ,8 .занос тс  в счетчик 10, управл ющий вход которого неактивен, а в счетчике 9 по импульсу с выхода 464 в это же врем  формируетс  адрес следующего двойного слова (N-4 старших разр дов) в зависимости от состо ни  счетного входа счетчика 9, поскольку есть сигнал на выходе 46„. По п тому синхроимпульсу цикла на входе 27 в блоке 19 формируютс  импульсы на выходе 46j и 46-,. В этот момент активен сигнал на управл ющем входе счетчика 10 (выход 46а) и по импульсу на выходе 465. в счетчике 10 формируетс  адрес следующего двойного слова (N-4 старших разр дов) в зависимос ти от состо ни  его счетного входа. По импульсу на выходе 46 стробируетс  регистр 2, который запоминает состо ние младших разр дов адреса команды из регистра 1 дл  реализации функции наращивани  адреса. В результате отработки этого цикла в счетчиках 9 и 10 должны получитьс  одинаковые коды, которые формировались двум  независимыми пут ми на основании одной информации с входа 20. При любой неисправности в одном из счетчиков в конце цикла на выходах счетчиков 9 и 10 получают несовпадающие коды и по синхроимпульсу на выходе 46 блока 19 в триггере 16 фиксируетс  ошиб ка. Триггер 17 в этом цикле не стробируетс , поскольку сумматор 3 при загрузке не используетс . В случае, когда активен сигнал на входе24, т.е. когда выполн етс  функци  наращивани  адреса команды на величину кода длины команды (фиг .3, ;цикл наращивани ), активен сигнал на выходе 46 блока 19 и соответствен но присутствуют сигналы на управл ющих входах мультиплексора 5 и регистра 8,При этом мультиплексор 5 передает на свой выход увеличенное на код длины значение младших четырех разр дов предьщудего адреса команды (в ре1 784 гистр 2) с выхода ciMMaTopa 3, а счетчик 8 находитс  в режиме счета. Код длины команды поступает на вход 21. По первому синхроимпульсу,на выходе 46j формируетс  импульс, по которому стробируютс  регистр 1 и счетчик 8 - в регистр 1 занос тс  увеличенйые на код длины младщие четыре разр да адреса команды, а в счетчике 8 формируютс  страшие (N-4) разр да увеличенного адреса в зависимости от состо ни  счетного входа регист- ра 8; одновременно формируетс  им- пульс на выходе 46 , по которому фиксируетс  ошибка суммы в триггере 17 при наличии любой неисправности в сумматоре 3 или 4. Стробирутощий импульс на входе синхронизации регистра 9 в это врем  (в отличие от цикла -загрузки) отсутствует. Последую|щие действи  в устройстве аналогичны действи м, которые выполн ютс  в цикле загрузки, за исключением того, что Цикле наращивани  на втором входе элемента И 12 нет сигнала, а на третьем входе элемента И 13 есть сигнал и, соответственно, условие необходимости увеличени  на единицу содержимого счетчика 9 на выходе элемента ИЛИ 14 формируетс , если в результате наращивани  состо ние (N-3)-ro разр да адреса команды изменилось из нулевого в единичное, т.е. когда (М-З)-й разр д адреса команды на вторых входах элементов И 12, 13 (выход регистра 1) равен единице и был перенос из (N-2)-ro разр да. По окончании цикла наращивани  счетчики 9 и 10 должны содержать одинаковую информацию , сформированную независимо I от друга, и люба  искажающа  информацию неисправность одного из счетчиков 8-10 приведет к фиксированию ошибки в триггере 16. Таким образом, в устройстве обнаруживаютс  любые неисправности счетчиков 8-10 и сумматоров 3, 4, а также большинство неисправностей |В блоке 19 и элементах И 12, 13, ИЛИ 14, формирующих условие необходимости увеличени  на единицу содержимого счетчика 9. Например, неисправность первого элемента ИЛИ 36 блока 19 (фиг. 2) привод ща  к отсутствию синхроимпульса на выходе 46, неизбежно приводит к несовпадению кодов в счетчике 9 и счетчике 10, т.е. к обнаружению ошибки. Ана.тогично обнаруживаютс  неисправности элементов ИЛИ 37-:i9, всех элементов И 28-34, триггеров 40 и 41, за счетThe bits (where N is the number of bits of the command address) from input 20 to counters 8 and 9, and the low-order bits from input 20 through multiplexer 5 are entered into register 1. into this MOMeifT at the control inputs of counters 8, 9 and multiplexer 5 there is no signal, i.e. counters 8 and 9 are in the information recording mode, and multiplexer 5 transmits information from input 20 to its output. According to the third clock cycle pulse (input 27) in block 19, pulses are generated at outputs 46 and 46. The output pulse 46. the higher address bits from the counter, 8. are transferred to the counter 10, whose control input is inactive, and in the counter 9, the next double word address (N-4 most significant bits) is generated from the output 464, depending on the state of the counting input of the counter 9, since there is a signal at the output 46 ". According to the sync pulse cycle, at the input 27 in block 19 pulses are formed at the output 46j and 46-. At this moment, the signal at the control input of the counter 10 (output 46a) is active and the output 465 is outputted by the pulse 10. The address of the next double word (N-4 most significant bits) is formed depending on the state of its counting input. The pulse at output 46 gates register 2, which stores the state of the lower order address bits of the command from register 1 in order to implement the address increment function. As a result of working out this cycle, counters 9 and 10 should receive the same codes, which were formed by two independent paths based on the same information from input 20. In case of any malfunction in one of the counters, at the end of the cycle, at the outputs of counters 9 and 10, they receive mismatched codes and the clock at the output 46 of the block 19 in the trigger 16 is fixed error. The trigger 17 is not gated in this cycle, since the adder 3 is not used when loading. In the case when the input signal is active24, i.e. when the command address increment function is executed by the command length code value (FIG. 3,; increment cycle), the signal at output 46 of block 19 is active and, accordingly, signals are present at the control inputs of the multiplexer 5 and register 8, while multiplexer 5 transmits to its output increased by the length code the value of the lower four bits of the preceding command address (in pe1 784 gistr 2) from the output of ciMMaTopa 3, and counter 8 is in counting mode. The command length code arrives at input 21. At the first clock pulse, output 46j generates a pulse, according to which register 1 and gate 8 are gated — four leading addresses of the command address are increased by length code by register length 1, and counters are formed in counter 8 N-4) bit of the enlarged address depending on the state of the counting input of the register 8; at the same time, an impulse is formed at the output 46, which records the sum error in the trigger 17 in the presence of any malfunction in the adder 3 or 4. The gate pulse at the synchronization input of register 9 at this time (unlike the loading cycle) is absent. The subsequent actions in the device are similar to those that are performed in the loading cycle, except that the accumulation cycle at the second input of the And 12 element has no signal, and at the third input of the And 13 element there is a signal and, accordingly, the condition of the need to increase by the content unit of the counter 9 at the output of the element OR 14 is formed if, as a result of the buildup, the (N-3) -ro state of the command address has changed from zero to one, i.e. when (MW) th digit of the address of the command at the second inputs of the elements And 12, 13 (register output 1) is equal to one and there was a transfer from the (N-2) -ro bit. At the end of the escalation cycle, counters 9 and 10 must contain the same information, formed independently of I from each other, and any information that distorts information and that one of the counters 8-10 malfunctions will cause the error to be fixed in trigger 16. Thus, any faults in counters 8-10 are detected in the device. And adders 3, 4, as well as most faults | In block 19 and elements AND 12, 13, OR 14, which form the condition for increasing the content of counter 9 by one unit. For example, a malfunction of the first element OR 36 of block 19 (FIG. 2) resulting in the absence of a sync pulse at output 46, inevitably leads to a mismatch of the codes in counter 9 and counter 10, i.e. to error detection. Ana.Togicheski malfunction of the elements OR 37-: i9, all elements AND 28-34, triggers 40 and 41, due to

чего предложенное устройство по сравнению с прототипом обладает большей надежностью.which device proposed in comparison with the prototype has greater reliability.

Фиг. 2FIG. 2

Фиг. 2FIG. 2

Claims (1)

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И ХРАНЕНИЯ АДРЕСОВ КОМАНД, содержащее регистры адресов команд, сумматоры по модулю два, мультиплексоры, первый блок сравнения и блок управления, причем одни из входов первого мультиплексора и выходы второго мультиплексора являются соответственно одними из входов и выходами устройства, выходы первого мультиплексора соединены с входами первого регистра адресов команд, одни из выходов которого подключены к входам первой группы второго мультиплексора и входам второго регистра адресов команд, выходы которого соединены с одними из входов первого и второго сумматоров по модулю два, выходы первого сумматора по модулю два подключены к одним из входов первого блока сравнения и другим входам первого мультиплексора, другие входы сумматоров по модулю два и управляющий вход второго мультиплексора являются соответственно другими входами и первым управляющим входом устройства, отличающееся тем, что, с целью -повышения надежности и упрощения устройства, в него введены счетчики, второй блок сравнения, триггеры, элементы И, элементы ИЛИ и элемент НЕ, причем входы первого и второго счетчиков соединены с одними из входов первого мультиплексора, счетный вход третьего счетчика подключен к другому выходу первого регистра адресов команд, входу элемента НЕ и первым входам первого и второго элементов И, выходы которых соединены с входами первого элемента ИЛИ, выход которого подключен к счетному входу второго счетчика, счетный вход первого счетчика соединен с первым выходом переноса первого сумматора по модулю два, второй выход переноса которого подключен к второму входу второго элемента И, выходы первого счетчика соединены с входами третьего счетчи ка, выходы которого и выходы второго счетчика подключены соответствен но к входам второго блока сравнения, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого триггера, а выход - к входу второго триггера, вход первого триггера соединен с выходом первого блока сравнения, другие входы которого подключены к выходам второго сумматора по модулю два, входы второй, третьей и четвертой групп второго мультиплексора соединены соответственно с выходом второго счетчика, с выходом элемента НЕ и с выходами первого счетчика, третий вход второго элемента И и управляющие входы первого счетчика и первого мультиплексора подключены к первому выходу блока управления, второй выход которо-DEVICE FOR FORMING AND STORING COMMAND ADDRESSES, containing command address registers, modulo two adders, multiplexers, a first comparison unit and a control unit, one of the inputs of the first multiplexer and the outputs of the second multiplexer are respectively one of the inputs and outputs of the device, the outputs of the first multiplexer are connected with the inputs of the first register of command addresses, one of the outputs of which are connected to the inputs of the first group of the second multiplexer and the inputs of the second register of command addresses, the outputs of which are integrated with one of the inputs of the first and second adders modulo two, the outputs of the first adder modulo two are connected to one of the inputs of the first comparison unit and the other inputs of the first multiplexer, the other inputs of the adders modulo two and the control input of the second multiplexer are respectively the other inputs and the first the control input of the device, characterized in that, in order to improve reliability and simplify the device, counters, a second comparison unit, triggers, AND elements, OR elements, and the NOT element are introduced into it, moreover the inputs of the first and second counters are connected to one of the inputs of the first multiplexer, the counting input of the third counter is connected to another output of the first register of command addresses, the input of the element NOT and the first inputs of the first and second elements AND, the outputs of which are connected to the inputs of the first OR element, the output of which is connected to the counting input of the second counter, the counting input of the first counter is connected to the first transfer output of the first adder modulo two, the second transfer output of which is connected to the second input of the second element And, the outputs the first counter is connected to the inputs of the third counter, the outputs of which and the outputs of the second counter are connected respectively to the inputs of the second comparison unit, the output of which is connected to the first input of the second OR element, the second input of which is connected to the output of the first trigger, and the output to the input of the second trigger , the input of the first trigger is connected to the output of the first comparison unit, the other inputs of which are connected to the outputs of the second adder modulo two, the inputs of the second, third and fourth groups of the second multiplexer are connected respectively with the output of the second counter, with the output of the element NOT and with the outputs of the first counter, the third input of the second element AND and the control inputs of the first counter and the first multiplexer are connected to the first output of the control unit, the second output of which is 1 182578 ίο соединен с вторым входом первого элемента И, а третий выход - с входами синхронизации первого счетчика и первого регистра адресов команд, выходы с четвертого по седьмой блока управления подключены соответственно к входам синхронизации второго счетчика, третьего счетчика, первого триггера и второго регистра адресов команд, восьмой и девятый выходы блока управления соединены соот ветственно с управляющими входами второго и третьего счетчиков,.а десятый выход подключен к входу синхронизации второго триггера, выход которого является контрольным выходом устройства, вторым и третьим управляющими входами которого являются первый и второй входы блока управления, входы с третьего по седьмой которого являются входами синхронизации устройства.1 182578 ίο is connected to the second input of the first element And, and the third output is connected to the synchronization inputs of the first counter and the first register of command addresses, the outputs from the fourth to seventh control unit are connected respectively to the synchronization inputs of the second counter, third counter, first trigger and second address register commands, the eighth and ninth outputs of the control unit are connected respectively to the control inputs of the second and third counters, and the tenth output is connected to the synchronization input of the second trigger, the output of which is I controlling output of the device, the second and third control inputs of which are the first and second inputs of the control unit, inputs of the third through seventh input devices which are synchronized.