JPS6124853B2 - - Google Patents
Info
- Publication number
- JPS6124853B2 JPS6124853B2 JP17267680A JP17267680A JPS6124853B2 JP S6124853 B2 JPS6124853 B2 JP S6124853B2 JP 17267680 A JP17267680 A JP 17267680A JP 17267680 A JP17267680 A JP 17267680A JP S6124853 B2 JPS6124853 B2 JP S6124853B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- circuit
- violation
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 238000000926 separation method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル伝送の伝送符号として用い
られるB6ZS（Bipolar ６ Zero Suppression）
符号の復号回路に関する。[Detailed Description of the Invention] The present invention relates to B6ZS (Bipolar 6 Zero Suppression) used as a transmission code for digital transmission.
This invention relates to a code decoding circuit.
通常、２進パルス信号を伝送する場合、直流分
を少なくするために、２進パルス信号を状態信号
に変換するバイポーラ符号形式が知られている。
この符号形式においては、２進パルス“０”をス
ペース、２進パルス“１”をパルス、負パルスを
交互に対応させている。しかしながら、このバイ
ポーラ符号形式において、２進パルス“０”が連
続すると、スペースが連続してタイミング情報が
失われる。これを防止するためにB6ZS符号形式
が提案されている（参照：特公昭44−16247号）。 Generally, when transmitting a binary pulse signal, a bipolar code format is known in which the binary pulse signal is converted into a state signal in order to reduce the DC component.
In this code format, a binary pulse "0" corresponds to a space, a binary pulse "1" corresponds to a pulse, and a negative pulse alternately corresponds. However, in this bipolar code format, consecutive binary pulses of "0" result in consecutive spaces and timing information is lost. In order to prevent this, the B6ZS code format has been proposed (see Japanese Patent Publication No. 16247-1971).
B6ZS符号形式によれば、２進パルス“０”が
６以上連続した場合に、バイポーラ則に違反する
特殊パターンを挿入する。すなわち、先行パルス
が“＋”のときに“０＋−０−＋”、また、先行
パルスが“−”のとき“０−＋０＋−”を挿入す
る。 According to the B6ZS code format, a special pattern that violates the bipolar rule is inserted when six or more consecutive binary pulses "0" occur. That is, when the preceding pulse is "+", "0+-0-+" is inserted, and when the preceding pulse is "-", "0-+0+-" is inserted.
従来のB6ZS符号の復号回路は、B6ZS符号信号
から正パルスを検出する正パルス検出回路と、
B6ZS符号信号から負パルスを検出する負パルス
検出回路と、正パルス検出回路の出力信号を６ビ
ツト記憶するシフトレジスタと、負パルス検出回
路の出力信号を６ビツト記憶するシフトレジスタ
と、これらのシフトレジスタに記憶されたデータ
が特殊パターンか否かを判別し、特殊パターンと
判別されたときにはこれらのシフトレジスタの値
をすべてクリアするための論理回路と、前記２つ
のシフトレジスタの２出力信号を加算する加算回
路とを具備する（参照：前述の特公昭44−16247
号の第４図）。しかしながら、この従来方式にお
いては、多くのレジスタを必要とするために製造
コストが高いという問題点がある。 The conventional B6ZS code decoding circuit includes a positive pulse detection circuit that detects positive pulses from the B6ZS code signal,
A negative pulse detection circuit that detects negative pulses from the B6ZS code signal, a shift register that stores 6 bits of the output signal of the positive pulse detection circuit, a shift register that stores 6 bits of the output signal of the negative pulse detection circuit, and these shift registers. A logic circuit that determines whether the data stored in the register is a special pattern, and when it is determined to be a special pattern, clears all the values of these shift registers, and adds the two output signals of the two shift registers. (Reference: the aforementioned Japanese Patent Publication No. 44-16247)
Figure 4 of the issue). However, this conventional method has the problem of high manufacturing cost because it requires many registers.
本発明の目的は、特殊パターンのうちバイポー
ラ則に違反する違反ビツト（特殊パターンの第
２、第５ビツト）を検出して該違反ビツトを
“０”にし、しかる後に、違反ビツトに追従する
逆極性のパルスを“０”にするという構想にもと
づき、レジスタの少ない論理回路により復合回路
を構成し、従つて、製造コストを低減し、前述の
従来形における問題点を解決することにある。 The object of the present invention is to detect the violating bits (second and fifth bits of the special pattern) that violate the bipolar rule among the special patterns, set the violating bits to "0," and then set the opposite bits that follow the violating bits to "0." Based on the concept of setting the polarity pulse to "0", the decoupling circuit is configured by a logic circuit with a small number of registers, thereby reducing the manufacturing cost and solving the problems of the conventional type described above.
以下、図面により本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例としてのB6ZS符号
の復合回路のブロツク回路図である。第１図にお
いて、Ｄフリツプフロツプにより構成される正パ
ルス検出回路１はクロツク信号S2に同期して
B6ZS信号S1から正パルスを検出し、他方、Ｄフ
リツプフロツプにより構成される負パルス検出回
路２はクロツク信号S2に同期してB6ZS信号S1か
ら負パルスを検出する。違反パルス分離回路３は
正パルス検出回路１および負パルス検出回路２の
各出力信号S3，S4からバイポーラ則に違反する違
反パルスを検出し、違反パルスを含まない正パル
ス信号S9、違反の正パルス信号S10、違反パルス
を含まない負パルス信号S11、違反の負パルス信
号S12の４つの信号を送出する。追従パルス無視
回路４は信号S12の違反パルスに追従する正パル
スを正パルス信号S9から排除して正パルス信号
S15（ただし反転信号）を送出する。また、追従
パルス無視回路４は信号S10の違反パルスに追従
する負パルスを負パルス信号S11から排除して負
パルス信号S16（ただし反転信号）を送出する。
従つて、正パルス信号S15および負パルス信号S16
はB6ZS符号形式によつて挿入された特殊パター
ンを含んでいない。 FIG. 1 is a block circuit diagram of a B6ZS code decoding circuit as an embodiment of the present invention. In FIG. 1, a positive pulse detection circuit 1 consisting of a D flip-flop is synchronized with a clock signal S2 .
A positive pulse is detected from the B6ZS signal S1 , and a negative pulse detection circuit 2 constituted by a D flip-flop detects a negative pulse from the B6ZS signal S1 in synchronization with the clock signal S2 . The violation pulse separation circuit 3 detects violation pulses that violate the bipolar rule from the output signals S 3 and S 4 of the positive pulse detection circuit 1 and the negative pulse detection circuit 2, and detects violation pulses that violate the bipolar rule from the output signals S 3 and S 4 that do not include violation pulses. It sends out four signals: a positive pulse signal S 10 , a negative pulse signal S 11 that does not include the violation pulse, and a violation negative pulse signal S 12 . The following pulse ignoring circuit 4 eliminates the positive pulse following the violation pulse of the signal S 12 from the positive pulse signal S 9 and generates a positive pulse signal.
S 15 (however, an inverted signal) is sent. Further, the follow-up pulse ignoring circuit 4 eliminates the negative pulse that follows the violation pulse of the signal S 10 from the negative pulse signal S 11 and sends out a negative pulse signal S 16 (however, an inverted signal).
Therefore, the positive pulse signal S 15 and the negative pulse signal S 16
does not contain any special patterns inserted by the B6ZS code format.
さらに、正パルス信号S15と負パルス信号S16と
はナンド回路により構成される加算回５によつて
加算され、従つて、加算回路５の出力にはNRZ信
号S17が得られる。 Further, the positive pulse signal S 15 and the negative pulse signal S 16 are added by an adder circuit 5 constituted by a NAND circuit, and therefore, an NRZ signal S 17 is obtained at the output of the adder circuit 5.
さらに第１図の回路について詳細に説明する。 Further, the circuit shown in FIG. 1 will be explained in detail.
第２図１〜第２図１７は第１図の回路内に現わ
れる信号のタイミング図である。第２図１〜第２
図１７を参照して第１図の回路を説明する。第２
図１に示すようにB6ZS信号S1は３状態で表わさ
れる。すなわち、２進パルス“０”に対してスペ
ース、２進パルス“１”に対して“＋”もしくは
“−”が交互に割当てられる。さらに、２進パル
ス“０”が６連続した場合には、バイポーラ則に
違反する特殊パターンが挿入される。たとえば、
第２図１において、ビツトx0が“−”であるのに
対し、６ビツトx1〜x6が“０−＋０＋−”である
特殊パターンが挿入される。この場合、ビツトx2
はビツトx0に対してバイポーラ則違反であり、ま
たビツトx5はビツトx3に対してバイポーラ則違反
である。また、同様に、ビツトy0が“＋”である
のに対し、６ビツトy1〜y6が“０＋−０−＋”で
ある特殊パターンが挿入される。 FIGS. 21-17 are timing diagrams of signals appearing within the circuit of FIG. 1. Figure 2 1-2
The circuit of FIG. 1 will be explained with reference to FIG. Second
As shown in FIG. 1, the B6ZS signal S 1 is expressed in three states. That is, a space is alternately assigned to a binary pulse "0" and a "+" or "-" is assigned to a binary pulse "1". Further, if six consecutive binary pulses "0" occur, a special pattern that violates the bipolar rule is inserted. for example,
In FIG. 2, a special pattern is inserted in which bit x0 is "-" while six bits x1 to x6 are "0-+0+-". In this case, bit x 2
is a violation of the bipolar rule for bit x 0 , and bit x 5 is a violation of the bipolar rule for bit x 3 . Similarly, a special pattern is inserted in which bit y0 is "+" while six bits y1 to y6 are "0+-0-+".
正パルス検出回路１はB6ZS信号S1からクロツ
ク信号S2の立上りに同期して第２図３に示す信号
S3を送出する。この場合、信号S3はB6ZS信号S1
における正パルスに対応する。同様に、負パルス
検出回路２はB6ZS信号S1からクロツク信号S2の
立上りに同期して第２図４に示す信号S4を送出す
る。この場合、信号S4はB6ZS信号S1における負
パルスに対応する。 The positive pulse detection circuit 1 outputs the signals shown in FIG. 2 and 3 in synchronization with the rising edge of the clock signal S 2 from the B6ZS signal S 1 .
Send S 3 . In this case, signal S 3 is B6ZS signal S 1
corresponds to a positive pulse at . Similarly, the negative pulse detection circuit 2 sends out the signal S4 shown in FIG. 2 from the B6ZS signal S1 in synchronization with the rise of the clock signal S2 . In this case, signal S 4 corresponds to a negative pulse in B6ZS signal S 1 .
信号S3およびS4は違反パルス分離回路３の各ナ
ンド回路３１，３２に供給され、第２図５、第２
図６に示す信号S5，S6が得られる。信号S5，S6の
立上りによつてRSフリツプフロツプ３３がセツ
トもしくはリセツトされる。このRSフリツプフ
ロツプ３３はＤフリツプフロツプ３４に接続され
ている。従つて、Ｄフリツプフロツプ３４の出力
信号S7，S8は、第２図７、第２図８に示すよう
に、信号S5、S6の立上り毎に変化する。ただし、
信号S5において連続する立上り、あるいは信号S6
において連続する立上りによつては、RSフリツ
プフロツプ３３の出力信号は変化しない、従つて
Ｄフリツプフロツプ３４の出力信号S7，S8も変化
しない。すなわち、特殊パターンに含まれるバイ
ポーラ則違反ビツトx2，x5，y2，y5に対応して信
号S5もしくは信号S6が変化してもＤフリツプフロ
ツプ３４の出力信号S7，S8は変化しない。言い換
えると、Ｄフリツプフロツプ３４の出力信号S7，
S8において、バイポーラ違反ビツトは無視される
ことになる。 The signals S 3 and S 4 are supplied to respective NAND circuits 31 and 32 of the violation pulse separation circuit 3, and
Signals S 5 and S 6 shown in FIG. 6 are obtained. The RS flip-flop 33 is set or reset by the rise of the signals S 5 and S 6 . This RS flip-flop 33 is connected to a D flip-flop 34. Therefore, the output signals S 7 and S 8 of the D flip-flop 34 change every time the signals S 5 and S 6 rise, as shown in FIGS. 7 and 8. however,
Consecutive rising edges in signal S 5 or signal S 6
Due to the successive rises in , the output signal of the RS flip-flop 33 does not change, and therefore the output signals S 7 and S 8 of the D flip-flop 34 also do not change. That is, even if the signal S 5 or signal S 6 changes in response to the bipolar rule violation bits x 2 , x 5 , y 2 , y 5 included in the special pattern, the output signals S 7 and S 8 of the D flip-flop 34 will not change. It does not change. In other words, the output signal S 7 of the D flip-flop 34,
At S8 , the bipolar violation bit will be ignored.
信号S7はナンド回路３６およびアンド回路３７
に供給され、この結果、ナンド回路３６は、第２
図１０に示すように、正パルス信号S3の違反パル
スのみの信号S10（ただし反転信号）を送出し、
また、アンド回路３７は、第２図１１に示すよう
に、負パルス信号S4のうち違反パルスを除いた信
号S11を送出する。他方、信号S8はナンド回路３
８およびアンド回路３５に供給され、この結果、
ナンド回路３８は、第２図１２に示すように、負
パルス信号S4の違反パルスのみの信号S12（ただ
し反転信号）を送出し、また、アンド回路３５
は、第２図９に示すように、正パルス信号S3のう
ち違反パルスを除いた信号S9を送出する。このよ
うにして、バイポーラ則違反パルスは正パルス信
号S9および負パルス信号S11から排除され、その
代りに、バイポーラ則違反パルスのみからなる信
号S10，S12を送出する。 Signal S 7 is connected to NAND circuit 36 and AND circuit 37
As a result, the NAND circuit 36
As shown in FIG. 10, a signal S10 containing only the violation pulse of the positive pulse signal S3 (however, an inverted signal) is sent,
Further, as shown in FIG. 2, the AND circuit 37 sends out a signal S11 obtained by removing the violation pulse from the negative pulse signal S4 . On the other hand, the signal S 8 is the NAND circuit 3
8 and the AND circuit 35, as a result,
As shown in FIG. 2, the NAND circuit 38 sends out a signal S 12 (however, an inverted signal) containing only the violation pulse of the negative pulse signal S 4 , and also sends out a signal S 12 (however, an inverted signal).
As shown in FIG. 2, the signal S9 is obtained by excluding the violation pulse from the positive pulse signal S3 . In this way, the bipolar law violation pulses are excluded from the positive pulse signal S 9 and the negative pulse signal S 11 , and instead signals S 10 and S 12 consisting only of bipolar law violation pulses are sent out.
次に追従パルス無視回路４は、正パルス信号S9
から違反パルスに追従するパルス（ビツトx3，y6
に相当）を排除し、また、負パルス信号S11から
違反パルスに追従するパルス（ビツトx6，y3に相
当）を排除する。すなわち、追従パルス無視回路
４においては、違反パルス信号S10，S12が各Ｄフ
リツプフロツプ４１，４２によつて１タイムスロ
ツト分だけ遅延され、第２図１３、第２図１４に
示すように、信号S13，S14が得られる。信号
S13，S14はナンド回路４４，４３にそれぞれ供給
され、この結果、ナンド回路４３は、第２図１５
に示すように、正パルス信号S9から追従パルス
（ビツトx3，y6）を排除した信号S15を送出し、ま
た、ナンド回路４４は、第２図１６に示すよう
に、負パルス信号Ｓ１１から追従パルス（ビツト
x6，y3）を排除したた信号S16を送出する。このよ
うにして得られる正パルス信号S15および負パル
ス信号S16（共に反転信号）はバイポーラ則違反
パルスおよび違反パルスに追従するパルスを含ん
でいない、従つて、B6ZS符号形式によつて挿入
された特殊パターンを含んでいない。 Next, the follow-up pulse ignoring circuit 4 receives the positive pulse signal S 9
The pulse that follows the violating pulse from (bit x 3 , y 6
(corresponding to bits x 6 and y 3 ) are eliminated from the negative pulse signal S11 . That is, in the following pulse ignoring circuit 4, the violation pulse signals S 10 and S 12 are delayed by one time slot by each D flip-flop 41 and 42, and as shown in FIGS. 213 and 14, Signals S 13 and S 14 are obtained. signal
S 13 and S 14 are supplied to NAND circuits 44 and 43, respectively, and as a result, NAND circuit 43 is
As shown in FIG. 16 , the NAND circuit 44 sends out a signal S 15 obtained by excluding the following pulse (bits x 3 , y 6 ) from the positive pulse signal S 9 , and as shown in FIG. Follow-up pulse (bit) from S11
x 6 , y 3 ) is removed, and a signal S 16 is sent out. The positive pulse signal S 15 and negative pulse signal S 16 (both inverted signals) obtained in this way do not contain pulses that violate the bipolar law and pulses that follow the violation pulses, and therefore are not inserted by the B6ZS code format. Contains no special patterns.
上記２つの信号S15，S16はナンド回路により構
成される加算回路５によつて加算され、第２図１
７に示すNRZ信号S17が得られることになる。 The above two signals S 15 and S 16 are added by an adder circuit 5 composed of a NAND circuit, and are added as shown in FIG.
The NRZ signal S17 shown in 7 is obtained.
以上説明したように本発明によれば、B6ZS符
号の、復合回路をレジスタの少ない、違反パルス
分離回路および追従パルス無視回路等により構成
しているので、製造コストを低減させることがで
き、前述の従来形における問題点の解決に役立つ
ものである。 As explained above, according to the present invention, the decoding circuit for the B6ZS code is configured with a small number of registers, a violation pulse separation circuit, a follow-up pulse ignoring circuit, etc., so that manufacturing costs can be reduced, and the above-mentioned This is useful for solving problems with the conventional type.
第１図は本発明の一実施例としてのB6ZS符号
の復号回路の論理回路図、第２図１〜第２図１７
は第１図の回路内に現われる信号のタイミング図
である。
１：正パルス検出回路、２：負パルス検出回
路、３：違反パルス分離回路、、４：追従パルス
無視回路、５：加算回路。
FIG. 1 is a logic circuit diagram of a B6ZS code decoding circuit as an embodiment of the present invention, and FIG. 2 1 to 17
2 is a timing diagram of signals appearing within the circuit of FIG. 1; FIG. 1: Positive pulse detection circuit, 2: Negative pulse detection circuit, 3: Violating pulse separation circuit, 4: Following pulse ignoring circuit, 5: Adding circuit.
Claims (1)
ルス検出回路と、前記B6ZS符号信号から負パル
スを検出する負パルス検出回路と、前記正パルス
検出回路および前記負パルス検出回路の各出力信
号からバイポーラ則違反パルスを分離して、正パ
ルス信号、違反正パルス信号、負パルス信号、違
反負パルス信号を送出する違反パルス分離回路
と、前記違反負パルス信号に追従する正パルスを
前記正パルス信号から排除し且つ前記違反正パル
ス信号に追従する負パルスを前記負パルス信号か
ら排除する追従パルス無視回路と、該追従パルス
無視回路から送出される正パルス信号および負パ
ルス信号を加算する加算回路とを具備することを
特徴とするB6ZS符号の復号回路。1. A positive pulse detection circuit that detects a positive pulse from the B6ZS code signal, a negative pulse detection circuit that detects a negative pulse from the B6ZS code signal, and a bipolar law from each output signal of the positive pulse detection circuit and the negative pulse detection circuit. A violation pulse separation circuit that separates the violation pulse and sends out a positive pulse signal, a violation positive pulse signal, a negative pulse signal, and a violation negative pulse signal, and a positive pulse that follows the violation negative pulse signal is excluded from the positive pulse signal. and a following pulse ignoring circuit that excludes from the negative pulse signal a negative pulse that follows the violating positive pulse signal, and an adding circuit that adds the positive pulse signal and the negative pulse signal sent from the following pulse ignoring circuit. A B6ZS code decoding circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267680A JPS5797254A (en) | 1980-12-09 | 1980-12-09 | Decoding circuit for b6zs code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267680A JPS5797254A (en) | 1980-12-09 | 1980-12-09 | Decoding circuit for b6zs code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5797254A JPS5797254A (en) | 1982-06-16 |
| JPS6124853B2 true JPS6124853B2 (en) | 1986-06-12 |
Family
ID=15946298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17267680A Granted JPS5797254A (en) | 1980-12-09 | 1980-12-09 | Decoding circuit for b6zs code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5797254A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616635B2 (en) * | 1983-12-05 | 1994-03-02 | 富士通株式会社 | Error pulse detection circuit |
| JPS60214141A (en) * | 1984-04-09 | 1985-10-26 | Fujitsu Ltd | Decoding circuit |
| JPS63142921A (en) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | Hdb3 code decoder |
-
1980
- 1980-12-09 JP JP17267680A patent/JPS5797254A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5797254A (en) | 1982-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6124853B2 (en) | ||
| JPS6319106B2 (en) | ||
| JPH0644756B2 (en) | Synchronous clock generation circuit | |
| JPS6340384B2 (en) | ||
| JPH0124386B2 (en) | ||
| JPS60142652A (en) | Decoding circuit | |
| JPH0253326A (en) | Hdb-3 decoder code rule error detection circuit | |
| SU1181155A1 (en) | Serial code-to-parallel code converter | |
| JPH05122206A (en) | Synchronization clock signal reproduction method | |
| JPH01293738A (en) | Demodulating circuit | |
| JPH0320942B2 (en) | ||
| JPH0131743B2 (en) | ||
| JPH0616635B2 (en) | Error pulse detection circuit | |
| JPS6027460B2 (en) | Quasi-ternary code word synchronization circuit | |
| JPH10126231A (en) | Chattering removing circuit | |
| JPS61219235A (en) | Unique word detecting circuit | |
| JPH0799826B2 (en) | Digital phase error detection circuit | |
| JPS60144046A (en) | Frame synchronization circuit | |
| JPH01129544A (en) | Timing extracting circuit for data complexing | |
| JPS61107811A (en) | State supervisory circuit | |
| JPS62118633A (en) | Digital identification circuit | |
| JPH01245737A (en) | Serial data transfer circuit | |
| JPH03160599A (en) | Alarm output protecting circuit | |
| JPS62188455A (en) | Error pulse generating circuit | |
| JPS62233944A (en) | Timing extraction circuit |