JP3083536B2 - 不揮発性半導体記憶装置の書込み回路 - Google Patents
不揮発性半導体記憶装置の書込み回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば１つの入力データに対応して相反
するデータが書込まれる一対のセルトランジスタによっ
て構成されるメモリセル（以下、ディファレンシャルセ
ルと称する）を具備した不揮発性半導体記憶装置の書込
み回路に関する。
するデータが書込まれる一対のセルトランジスタによっ
て構成されるメモリセル（以下、ディファレンシャルセ
ルと称する）を具備した不揮発性半導体記憶装置の書込
み回路に関する。
（従来の技術） EPROM等の不揮発性半導体記憶装置のメモリセルにデ
ータを書込む場合は、セルトランジスタのドレインとコ
ントロールゲートに高電位を印加し、このときチャネル
で発生するホットエレクトロンをフローティングゲート
に注入し、セルトランジスタの閾値を高くする。
ータを書込む場合は、セルトランジスタのドレインとコ
ントロールゲートに高電位を印加し、このときチャネル
で発生するホットエレクトロンをフローティングゲート
に注入し、セルトランジスタの閾値を高くする。
第４図は、従来の書込み回路を示すものである。デー
タ入力回路11は、直列接続されたノア回路11a、インバ
ータ回路11bによって構成され、ノア回路11aには書込み
制御信号▲▼（書込みモード“L"）および入力デー
タDinが供給される。このデータ入力回路11には、書込
み制御回路12が接続される。この書込み制御回路12は、
前記インバータ回路11bの出力端に接続され、例えば5V
レベルの信号を12.5Vレベルの信号に変換する高電位変
換インバータ回路12a、およびこの高電位変換インバー
タ回路12aの出力端がゲートに接続されドレインに電源
ピンVppが接続された書込みトランジスタ12bによって構
成されている。この書き込みトランジスタのソースには
図示せぬセルトランジスタのドレインが接続されてい
る。
タ入力回路11は、直列接続されたノア回路11a、インバ
ータ回路11bによって構成され、ノア回路11aには書込み
制御信号▲▼（書込みモード“L"）および入力デー
タDinが供給される。このデータ入力回路11には、書込
み制御回路12が接続される。この書込み制御回路12は、
前記インバータ回路11bの出力端に接続され、例えば5V
レベルの信号を12.5Vレベルの信号に変換する高電位変
換インバータ回路12a、およびこの高電位変換インバー
タ回路12aの出力端がゲートに接続されドレインに電源
ピンVppが接続された書込みトランジスタ12bによって構
成されている。この書き込みトランジスタのソースには
図示せぬセルトランジスタのドレインが接続されてい
る。
前記高電位変換インバータ回路12aとしては、例えば
第５図に示す回路が適用される。
第５図に示す回路が適用される。
第４図に示す構成において、書込みを行うためには、
電源ピンVppに例えば12.5V等で、Vcc＝5Vに比べて高い
書込み用高電位を印加し、データ入力回路11において、
書込み制御信号▲▼（書込みモード“L"）および入
力データDinに基づき、確定した入力データDin＊を生成
し、このデータDin＊により書込み制御回路12を制御す
る。
電源ピンVppに例えば12.5V等で、Vcc＝5Vに比べて高い
書込み用高電位を印加し、データ入力回路11において、
書込み制御信号▲▼（書込みモード“L"）および入
力データDinに基づき、確定した入力データDin＊を生成
し、このデータDin＊により書込み制御回路12を制御す
る。
一方、メモリセルとしてディファレンシャルセルを使
用する場合、従来は、第６図に示す書込み回路が使用さ
れる。第６図において、第４図と同一部分には、同一符
号を付し、異なる部分についてのみ説明する。
用する場合、従来は、第６図に示す書込み回路が使用さ
れる。第６図において、第４図と同一部分には、同一符
号を付し、異なる部分についてのみ説明する。
この書込み制御回路13において、入力端がデータ入力
回路11の出力端に接続されたインバータ回路13aの出力
端はナンド回路13bの一方入力端に接続されるととも
に、インバータ回路13cを介してナンド回路13dの一方入
力端に接続されている。これらナンド回路13b、13dの他
方入力端には、インバータ回路13eを介して書込み制御
信号▲▼が供給されている。これらナンド回路13
b、13dの出力端はそれぞれ高電位変換インバータ回路13
f、13gを介して、書込みトランジスタ13h、13iのゲート
に接続されている。高電位変換インバータ回路13f、13g
の構成は、第５図に示す通りである。
回路11の出力端に接続されたインバータ回路13aの出力
端はナンド回路13bの一方入力端に接続されるととも
に、インバータ回路13cを介してナンド回路13dの一方入
力端に接続されている。これらナンド回路13b、13dの他
方入力端には、インバータ回路13eを介して書込み制御
信号▲▼が供給されている。これらナンド回路13
b、13dの出力端はそれぞれ高電位変換インバータ回路13
f、13gを介して、書込みトランジスタ13h、13iのゲート
に接続されている。高電位変換インバータ回路13f、13g
の構成は、第５図に示す通りである。
上記書込み制御回路13は、書込み時に入力データによ
り互いに相反するデータをセルトランジスタに書込む。
非書込み時は、書込み制御信号▲▼により書き込み
回路13を介して、両セルトランジスタのドレインに高電
圧が印加されないようにしている。
り互いに相反するデータをセルトランジスタに書込む。
非書込み時は、書込み制御信号▲▼により書き込み
回路13を介して、両セルトランジスタのドレインに高電
圧が印加されないようにしている。
書込み制御信号は回路論理によっては、書込みモード
時“Η”とされることもある。
時“Η”とされることもある。
（発明が解決しようとする課題） ところで、EPROMは不揮発性メモリであるため、セル
トランジスタに書込まれたデータは、紫外線を照射しな
い限り永久に保存される。データの書込みは、セルトラ
ンジスタのフローティングゲートに電子を注入すること
により、セルのデータをセルトランジスタの閾値電圧が
高い“0"状態とする。ディファレンシャルセルにおい
て、一対のセルトランジスタは、書込み前両方とも閾値
電圧が低い“1"の状態とされている。データの書込み
は、入力データおよび書込み制御信号▲▼により一
方のセルトランジスタを選択してデータを書込む。
トランジスタに書込まれたデータは、紫外線を照射しな
い限り永久に保存される。データの書込みは、セルトラ
ンジスタのフローティングゲートに電子を注入すること
により、セルのデータをセルトランジスタの閾値電圧が
高い“0"状態とする。ディファレンシャルセルにおい
て、一対のセルトランジスタは、書込み前両方とも閾値
電圧が低い“1"の状態とされている。データの書込み
は、入力データおよび書込み制御信号▲▼により一
方のセルトランジスタを選択してデータを書込む。
第６図に示す従来の回路では、書込み制御信号▲
▼により、データ入力回路11と書込み制御回路13とが同
時に動作状態となるが、実際には書込み制御回路13が動
作状態となってから、データ入力回路11において入力デ
ータDin＊が確定するまでに若干の時間差が生ずる。入
力データDin＊の確定が遅れた場合、入力データDin＊に
より本来選択されるべきセルトランジスタとは異なるセ
ルトランジスタにデータが一時的に書込まれ、そのセル
トランジスタの閾値電圧が上昇することとなる。この
後、入力データDiw＊が確定すると、本来のセルトラン
ジスタが選択され、この選択されたセルトランジスタの
閾値電圧が上昇し“0"となる。
▼により、データ入力回路11と書込み制御回路13とが同
時に動作状態となるが、実際には書込み制御回路13が動
作状態となってから、データ入力回路11において入力デ
ータDin＊が確定するまでに若干の時間差が生ずる。入
力データDin＊の確定が遅れた場合、入力データDin＊に
より本来選択されるべきセルトランジスタとは異なるセ
ルトランジスタにデータが一時的に書込まれ、そのセル
トランジスタの閾値電圧が上昇することとなる。この
後、入力データDiw＊が確定すると、本来のセルトラン
ジスタが選択され、この選択されたセルトランジスタの
閾値電圧が上昇し“0"となる。
上記のように一時的であれ、セルトランジスタが間違
って選択された場合、この間違って選択されたセルトラ
ンジスタの閾値電圧は上昇したままとなる。このため、
データが書込まれ、閾値電圧が高い“0"状態となってい
るセルトランジスタと、データが書込まれず、閾値電圧
が低い“1"状態となっているセルトランジスタとの閾値
電圧の差は、上記誤書込みがなかった場合に比べて小さ
くなっている。
って選択された場合、この間違って選択されたセルトラ
ンジスタの閾値電圧は上昇したままとなる。このため、
データが書込まれ、閾値電圧が高い“0"状態となってい
るセルトランジスタと、データが書込まれず、閾値電圧
が低い“1"状態となっているセルトランジスタとの閾値
電圧の差は、上記誤書込みがなかった場合に比べて小さ
くなっている。
ディファレンシャルセルにおけるデータの読出しは、
セルトランジスタの閾値電圧の差をセルに流れる電流の
差に変換し、この電流差をセンスアンプで比較し、これ
をデータとして出力するものである。したがって、両セ
ルトランジスタの閾値電圧の差が小さくなると、センス
アンプでの比較が困難となり、読出し速度が低下した
り、誤ったデータが出力される等の問題が発生する。
セルトランジスタの閾値電圧の差をセルに流れる電流の
差に変換し、この電流差をセンスアンプで比較し、これ
をデータとして出力するものである。したがって、両セ
ルトランジスタの閾値電圧の差が小さくなると、センス
アンプでの比較が困難となり、読出し速度が低下した
り、誤ったデータが出力される等の問題が発生する。
この発明は、上記従来の不揮発性半導体記憶装置の書
込み回路が有する課題を解決するものであり、データを
安定に書込むことが可能な不揮発性半導体記憶装置の書
込み回路を提供しようとするものである。
込み回路が有する課題を解決するものであり、データを
安定に書込むことが可能な不揮発性半導体記憶装置の書
込み回路を提供しようとするものである。
「発明の構成」 （課題を解決するための手段） この発明は上記課題を解決するため、書込み制御信号
及び書込みデータが供給され、前記書込み制御信号に応
じて前記書込みデータを出力するデータ入力回路と、１
つの入力データに対応して相反するデータが書込まれる
一対のセルトランジスタと、前記セルトランジスタに接
続された書込みトランジスタと、前記データ入力回路か
ら出力される前記書込みデータを前記書込みトランジス
タに供給する書込み制御回路と、前記書込み制御信号が
供給され、この書込み制御信号に応じて前記書込み制御
回路を制御し、前記データ入力回路の出力端において書
込みデータが確定するに必要な時間、前記書込み制御回
路から前記書込みトランジスタへ供給される書込みデー
タの供給タイミングを遅延させるタイミング回路とを具
備している。
及び書込みデータが供給され、前記書込み制御信号に応
じて前記書込みデータを出力するデータ入力回路と、１
つの入力データに対応して相反するデータが書込まれる
一対のセルトランジスタと、前記セルトランジスタに接
続された書込みトランジスタと、前記データ入力回路か
ら出力される前記書込みデータを前記書込みトランジス
タに供給する書込み制御回路と、前記書込み制御信号が
供給され、この書込み制御信号に応じて前記書込み制御
回路を制御し、前記データ入力回路の出力端において書
込みデータが確定するに必要な時間、前記書込み制御回
路から前記書込みトランジスタへ供給される書込みデー
タの供給タイミングを遅延させるタイミング回路とを具
備している。
また、前記タイミング回路は、前記書込み制御信号が
非書込み状態に移る場合は書込みデータの供給タイミン
グを遅延せず、書込み制御信号が書込み状態に移る場合
のみ書込みトランジスタのオンするタイミングを遅延さ
せる。
非書込み状態に移る場合は書込みデータの供給タイミン
グを遅延せず、書込み制御信号が書込み状態に移る場合
のみ書込みトランジスタのオンするタイミングを遅延さ
せる。
すなわち、この発明は、データ入力回路において書込
みデータが確定するまで、セルトランジスタに接続され
た書込みトランジスタのオンするタイミングをタイミン
グ回路によって遅延させることにより、誤書込みを防止
し、安定な書込みを可能としている。
みデータが確定するまで、セルトランジスタに接続され
た書込みトランジスタのオンするタイミングをタイミン
グ回路によって遅延させることにより、誤書込みを防止
し、安定な書込みを可能としている。
また、この発明は、１つの入力データに対応して相反
するデータが書込まれるディファレンシャルセルに適用
すると好適である。
するデータが書込まれるディファレンシャルセルに適用
すると好適である。
さらに、タイミング回路は、書き込み制御信号が書込
み状態に移るタイミングのみを遅延させるフィルタ回路
によって構成されているため、書込み制御信号をデータ
の書込み時のみ遅延できる。
み状態に移るタイミングのみを遅延させるフィルタ回路
によって構成されているため、書込み制御信号をデータ
の書込み時のみ遅延できる。
（実施例） 以下、この発明の一実施例について図面を参照して説
明する。尚、第１図において、第４図乃至第６図と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
明する。尚、第１図において、第４図乃至第６図と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
第１図において、データ入力回路11を構成するナンド
回路11aの書込み制御信号▲▼が供給される入力端
と、書込み回路13を構成するインバータ回路13eの入力
端との間には、書込み制御信号▲▼を所定時間遅延
させるタイミング回路21が設けられている。このタイミ
ング回路21の遅延時間は、データ入力回路11によって入
力データが確定するに必要な時間に設定されている。
回路11aの書込み制御信号▲▼が供給される入力端
と、書込み回路13を構成するインバータ回路13eの入力
端との間には、書込み制御信号▲▼を所定時間遅延
させるタイミング回路21が設けられている。このタイミ
ング回路21の遅延時間は、データ入力回路11によって入
力データが確定するに必要な時間に設定されている。
第２図は、上記タイミング回路21の一例を示すもので
ある。
ある。
ノア回路21aの一方入力端には、書込み制御信号▲
▼が供給され、他方入力端には遅延回路21bを介して
書込み制御信号▲▼が供給される。このノア回路21
aの出力端には、インバータ回路21cが接続されている。
▼が供給され、他方入力端には遅延回路21bを介して
書込み制御信号▲▼が供給される。このノア回路21
aの出力端には、インバータ回路21cが接続されている。
第３図は、上記遅延回路21bの一例を示すものであ
る。
る。
この遅延回路21bは直列接続された複数のインバータ
回路21d〜21gのうち、インバータ回路21dと21eの相互間
に、MOSトランジスタ21h、21iのゲートが接続され、イ
ンバータ回路21eと21fの相互間に、MOSトランジスタ21
j、21kが接続されている。
回路21d〜21gのうち、インバータ回路21dと21eの相互間
に、MOSトランジスタ21h、21iのゲートが接続され、イ
ンバータ回路21eと21fの相互間に、MOSトランジスタ21
j、21kが接続されている。
上記構成において、遅延時間はMOSトランジスタ21h〜
21kのゲート容量によって設定される。
21kのゲート容量によって設定される。
上記構成のタイミング回路21において、書込み制御信
号▲▼が“Η”レベルから“L"レベルに変わった場
合、ノア回路21aの他方入力端のレベルは、一方入力端
のレベルに比べて、遅延回路21bに設定された遅延時間
だけ遅れて変化する。したがって、このタイミング回路
21から出力される書込み制御信号▲▼＊は、遅延回
路21bに設定された遅延時間だけ遅れて“Η”レベルか
ら“L"レベルに変化する。このため、この書込み制御信
号▲▼＊が供給される書込み制御回路13では、デー
タ入力回路11から出力される確定した書込みデータDin
＊によってセルトランジスタが選択され、データが書込
まれる。
号▲▼が“Η”レベルから“L"レベルに変わった場
合、ノア回路21aの他方入力端のレベルは、一方入力端
のレベルに比べて、遅延回路21bに設定された遅延時間
だけ遅れて変化する。したがって、このタイミング回路
21から出力される書込み制御信号▲▼＊は、遅延回
路21bに設定された遅延時間だけ遅れて“Η”レベルか
ら“L"レベルに変化する。このため、この書込み制御信
号▲▼＊が供給される書込み制御回路13では、デー
タ入力回路11から出力される確定した書込みデータDin
＊によってセルトランジスタが選択され、データが書込
まれる。
一方、書込み制御信号▲▼が“L"レベルから
“Η”レベルに変わった場合、ノア回路21aの他方入力
端のレベルは、一方入力端のレベルに比べて、遅延回路
21bに設定された遅延時間だけ遅れて変化するが、この
タイミング回路21から出力される書込み制御信号▲
▼＊は、書込み制御信号WEが“L"レベルから“Η”レベ
ルに変わると同時に“Η”レベルに変化する。したがっ
て、書込み回路13では、書込み制御信号▲▼が
“Η”レベルに変化した時点で直ちに書込み動作が停止
される。
“Η”レベルに変わった場合、ノア回路21aの他方入力
端のレベルは、一方入力端のレベルに比べて、遅延回路
21bに設定された遅延時間だけ遅れて変化するが、この
タイミング回路21から出力される書込み制御信号▲
▼＊は、書込み制御信号WEが“L"レベルから“Η”レベ
ルに変わると同時に“Η”レベルに変化する。したがっ
て、書込み回路13では、書込み制御信号▲▼が
“Η”レベルに変化した時点で直ちに書込み動作が停止
される。
上記のように、データ入力回路11に供給される書込み
制御信号▲▼を、データ入力回路11から出力される
書込みデータが確定するまで、タイミング回路21により
遅延して書込み制御回路13に供給することにより、本来
の選択されたセルトランジスタのみにデータを書込むこ
とができ、誤書込みを防止することができる。
制御信号▲▼を、データ入力回路11から出力される
書込みデータが確定するまで、タイミング回路21により
遅延して書込み制御回路13に供給することにより、本来
の選択されたセルトランジスタのみにデータを書込むこ
とができ、誤書込みを防止することができる。
しかも、タイミング回路21から出力される書込み制御
信号▲▼＊は、書込み制御信号▲▼が“L"レベ
ルから“Η”レベルに変わると同時に“Η”レベルに変
化するため、速やかに書込みモードから非書込みモード
へ移行することができるものである。
信号▲▼＊は、書込み制御信号▲▼が“L"レベ
ルから“Η”レベルに変わると同時に“Η”レベルに変
化するため、速やかに書込みモードから非書込みモード
へ移行することができるものである。
尚、タイミング回路21、遅延回路21bの構成は上記実
施例に限定されるものではない。
施例に限定されるものではない。
その他、この発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。
変形実施可能なことは勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、書込みトラ
ンジスタのオンするタイミングをデータ入力回路におい
て書込みデータが確定するまで遅延させることにより、
データの誤書込みを防止することが可能な不揮発性半導
体記憶装置の書込み回路を提供できる。
ンジスタのオンするタイミングをデータ入力回路におい
て書込みデータが確定するまで遅延させることにより、
データの誤書込みを防止することが可能な不揮発性半導
体記憶装置の書込み回路を提供できる。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図の一部を示す回路図、第３図は第２図の一部を示す
回路図、第４図は従来の書込み回路を示す回路図、第５
図は高電位変換回路の一例を示す回路図、第６図は第４
図とは異なる従来の書込み回路を示す回路図である。 11……データ入力回路、13……書込み制御回路、 12……タイミング回路。
１図の一部を示す回路図、第３図は第２図の一部を示す
回路図、第４図は従来の書込み回路を示す回路図、第５
図は高電位変換回路の一例を示す回路図、第６図は第４
図とは異なる従来の書込み回路を示す回路図である。 11……データ入力回路、13……書込み制御回路、 12……タイミング回路。
フロントページの続き (72)発明者 宮本 順一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平２−5296（ＪＰ，Ａ) 特開 平１−100797（ＪＰ，Ａ) 特開 平２−162596（ＪＰ，Ａ)
Claims (2)
- 【請求項１】書込み制御信号及び書込みデータが供給さ
れ、前記書込み制御信号に応じて前記書込みデータを出
力するデータ入力回路と、 １つの入力データに対応して相反するデータが書込まれ
る一対のセルトランジスタと、 前記セルトランジスタに接続された書込みトランジスタ
と、 前記データ入力回路から出力される前記書込みデータを
前記書込みトランジスタに供給する書込み制御回路と、 前記書込み制御信号が供給され、この書込み制御信号に
応じて前記書込み制御回路を制御し、前記データ入力回
路の出力端において書込みデータが確定するに必要な時
間、前記書込み制御回路から前記書込みトランジスタへ
供給される書込みデータの供給タイミングを遅延させる
タイミング回路と を具備したことを特徴とする不揮発性半導体記憶装置の
書込み回路。 - 【請求項２】前記タイミング回路は、前記書込み制御信
号が非書込み状態に移る場合は書込みデータの供給タイ
ミングを遅延せず、書込み制御信号が書込み状態に移る
場合のみ書込みトランジスタのオンするタイミングを遅
延させることを特徴とする請求項１記載の不揮発性半導
体記憶装置の書込み回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540890A JP3083536B2 (ja) | 1990-06-05 | 1990-06-05 | 不揮発性半導体記憶装置の書込み回路 |
| US07/709,825 US5262919A (en) | 1990-06-05 | 1991-06-04 | Semiconductor memory device including programming circuitry |
| KR1019910009200A KR950010303B1 (ko) | 1990-06-05 | 1991-06-04 | 불휘발성 반도체 기억장치의 기록회로 |
| DE69116436T DE69116436T2 (de) | 1990-06-05 | 1991-06-05 | Programmierschaltung für eine nichtflüchtige Halbleiterspeicheranordnung |
| EP91109203A EP0460648B1 (en) | 1990-06-05 | 1991-06-05 | Programming circuit for use in nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540890A JP3083536B2 (ja) | 1990-06-05 | 1990-06-05 | 不揮発性半導体記憶装置の書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438798A JPH0438798A (ja) | 1992-02-07 |
| JP3083536B2 true JP3083536B2 (ja) | 2000-09-04 |
Family
ID=15384568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14540890A Expired - Fee Related JP3083536B2 (ja) | 1990-06-05 | 1990-06-05 | 不揮発性半導体記憶装置の書込み回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5262919A (ja) |
| EP (1) | EP0460648B1 (ja) |
| JP (1) | JP3083536B2 (ja) |
| KR (1) | KR950010303B1 (ja) |
| DE (1) | DE69116436T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4223427B2 (ja) * | 2004-03-30 | 2009-02-12 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
| KR100855968B1 (ko) * | 2007-01-05 | 2008-09-02 | 삼성전자주식회사 | 트라이 스테이트 양방향 버스의 전달지연을 보상하는 방법및 이를 이용하는 반도체 장치 |
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| JPS5833638B2 (ja) * | 1979-09-21 | 1983-07-21 | 株式会社日立製作所 | メモリ装置 |
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| JPH07109720B2 (ja) * | 1988-07-29 | 1995-11-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
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| JPH03108196A (ja) * | 1989-09-20 | 1991-05-08 | Fujitsu Ltd | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
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