JPH11353887A

JPH11353887A - 不揮発性半導体記憶装置

Info

Publication number: JPH11353887A
Application number: JP15507398A
Authority: JP
Inventors: Katsumi Fukumoto; 克巳福本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-06-03
Filing date: 1998-06-03
Publication date: 1999-12-24
Anticipated expiration: 2018-06-03
Also published as: JP3580702B2

Abstract

(57)【要約】【課題】従来の不揮発性半導体記憶装置では、２つの
メモリアレイを１パッケージの装置内に形成しても、２
回の読み出し用の動作が必要であり、動作が複雑で、読
み出しを実行するときに必要な処理時間も約２倍であっ
た。【解決手段】本発明の不揮発性半導体記憶装置は、複
数のブロックを有するメモリアレイと、メモリアレイの
状態を示す第１データを格納するステータスレジスタ
と、複数のブロックのうちの１つの状態を示す第２デー
タを格納するブロックステータスレジスタと、第１デー
タおよび第２データのデータバスへの出力を制御する制
御回路とを備え、データバスのビット数は、第１データ
のビット数と第２のデータのビット数とを加えたものと
等しいかまたは大きく、制御回路は、第１のデータと第
２のデータとがデータバスに同時に出力されるように第
１データおよび第２データのデータバスへの出力を制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータや情
報携帯機器に用いられる不揮発性半導体記憶装置に関す
る。より詳しくはデータの電気的な書き込みや、消去が
可能なメモリと、そのメモリに対応したステータスレジ
スタやブロックステータスレジスタとの構成や動作方法
に関する。特に、２チップ分のメモリアレイの機能を１
つのチップに集積した構成（ＤＵＡＬＷＯＲＫと呼ば
れる構成）からなる不揮発性半導体記憶装置で１６ビッ
ト以上のバスを有し、ステータスレジスタとブロックス
テータスレジスタとを有する不揮発性半導体記憶装置に
関する。

【０００２】

【従来の技術】従来の不揮発性メモリの１つに、ＥＰＲ
ＯＭ（Erasable Programmable Read-Only memory）があ
る。ＥＰＲＯＭでは、ユーザ側でデータの書き込みが可
能であるが、データを消去するときには、紫外線を照射
することにより全メモリアレイのデータを一括して消去
する。そのため、データを書き換える度に、ＥＰＲＯＭ
を基盤から抜き取る作業が必要であった。

【０００３】上記ＥＰＲＯＭはメモリセル面積が小さ
く、大容量を集積するには適しているが、紫外線を照射
してデータを消去するため、窓付きのパッケージを必要
とし、プログラマ（または、ライタ）と呼ばれる書き込
み装置によって書き込みを行うため、書き込み時にシス
テムからＥＰＲＯＭを取り外す必要がある。

【０００４】一方、従来からあるＥＥＰＲＯＭはシステ
ム内で電気的にデータの書き換えが可能であるが、メモ
リセル面積がＥＰＲＯＭの１．５倍から２倍程度と大き
いため値段が高く、また大容量を集積することは技術的
に困難であった。

【０００５】そこで最近、両者の中間的な記憶装置とし
て、フラッシュメモリ（または、フラッシュＥＥＰＲＯ
Ｍ）と呼ばれるものが開発された。このフラッシュメモ
リは、チップ全体またはある領域のメモリセル（セクタ
またはブロックと呼ばれるもの）内のデータを一括して
電気的に消去する機能を持つ不揮発性半導体記憶装置で
あり、メモリセルの面積を、ＥＰＲＯＭ程度に小さくす
ることが可能である。このようなフラッシュメモリのメ
モリセルは、例えば、米国特許Ｎｏ．５２４９１５８、
米国特許Ｎｏ．５２４５５７０などに記載されている。

【０００６】図５は、従来のフラッシュメモリのメモリ
セル３を示す。

【０００７】メモリセル３は、浮遊ゲート型電界効果ト
ランジスタ構造を有している。基板301内にソース302と
ドレイン303とが形成されており、ソース302とドレイン
303との間の上部に浮遊ゲート304と制御ゲート305とが
形成されている。このようなフラッシュメモリでは、１
素子で１ビット（１セル）のメモリを構成できるために
高度の集積化を容易く実現することができる。

【０００８】メモリセルヘデータを書き込むには、制御
ゲート電極に約１２Ｖ、ドレインに約７Ｖ、ソースに０
Ｖの電圧を印加し、ドレイン接合の近傍で発生させたホ
ットエレクトロンを浮遊ゲート電極に注入する。セルに
データを書き込むと、メモリセルの制御ゲート電極から
見たしきい値電圧は高くなる。

【０００９】また、図５に示されるように、浮遊ゲート
型電界効果トランジスタ構造を有したメモリセルは、１
素子で多値（メモリセルのスレッショルド電圧Ｖ_thの値
を細分化し、数百ｍＶ間隔で２のｎ乗のデータを表すこ
とができるようにした値）のデータを格納できるように
構成するとさらに高度な集積化を実現することができ
る。

【００１０】メモリセルヘデータを書き込むには、ソー
スを０Ｖにし、制御ゲート電極に約１２Ｖ、ドレインに
約７Ｖの数マイクロ秒のパルスを印加し、ドレイン接合
の近傍で発生させたホットエレクトロンを浮遊ゲート電
極に注入する。セルへの書き込みによってメモリセルの
制御ゲート電極から見たしきい値電圧は高くなる。Ｖ _th
を制御するには、制御ゲート電極の電圧を変化させる
か、ドレイン電圧を変化させるかの方法があり、あるい
はまた、パルス幅を変化させることで実施することもで
きる。

【００１１】一方、データを消去するには、制御ゲート
電極を接地し、ソースに正の高電圧（約１２Ｖ）を印加
する。これにより、浮遊ゲート電極とソースとの間に高
電界が発生し、薄いゲート酸化膜を通してトンネル現象
が起こる。このトンネル現象を利用して浮遊ゲート電極
に蓄積された電子をソースに引き抜き、データを消去で
きる。データを消去するには、ブロック単位（例えば、
１６Ｋバイトや６４Ｋバイト単位）で消去するのが一般
的である。データを消去すると、制御ゲート電極から見
たしきい値電圧は低くなる（データの値が「１」にな
る）。このとき、メモリセルが選択トランジスタを持た
ないため、しきい値電圧が負になること（過剰消去）は
致命的な動作不良を引き起こす（読みだし時に、正しい
データが読み出せないという動作不良となる）。

【００１２】読み出しには、ソースに０Ｖ、ドレインに
約１Ｖ程度の低電圧を印加し、制御ゲートには約５Ｖ程
度の電圧を印加し、この時に流れるチャンネル電流の大
小が情報の「１」と「０」とに対応することを利用し
て、データが読み出される。ドレイン電圧を低電圧にす
るのは、寄生的な弱い書き込み動作（ソフトライト）が
起こることを防止するためである。

【００１３】また、多値の記憶データを読み出すには、
ソースに０Ｖ、ドレインに約１Ｖ程度の低電圧を印加
し、制御ゲートに印加する電圧を変化させ、チャンネル
電流を流し、制御ゲート電極の電圧の変化を利用するこ
とでデータの読み出しを実現する。

【００１４】上述したように、メモリセルでは書き込み
をドレイン側、消去をソース側で行うので、それぞれの
動作に適するように接合プロファイルを個別に最適化す
るのが望ましい。すなわち、ソース、ドレインは非対称
構造となっているので、ドレイン接合では書き込み効率
を高めるために電界集中型プロファイルが用いられ、ソ
ース接合では高電圧が印加可能な電界緩和型プロファイ
ルが採用されている。

【００１５】データを消去するときにソースに高電圧を
印加するが、このときソース接合の耐圧を高めなければ
ならない。このため、ソース電極側を微細化しにくいと
いう問題や、ソース近傍でホットホールが発生し、その
一部がトンネル絶縁膜中にトラップされ、セルの信頼性
が低下するなどの問題がある。そこで、他のデータ消去
方法の例としては、負ゲート消去という方法がある。負
ゲート消去では、制御ゲートに負電圧（約−１０Ｖ）、
ソースに電源電圧（約５Ｖ）を印加し、トンネル電流に
よってデータを消去する。この方法では、データ消去時
にソースに印加する電圧が低いので、ソース側の接合耐
圧が低くてもよく、セルのゲート長を短縮する事が可能
であるという利点がある。また、負ゲート消去法を用い
るとデータ消去ブロックサイズを小さくし易いという利
点もあり、この方法はセクタ消去と呼ばれている。

【００１６】ソースに高電界を加えるようなデータ消去
方法では、バンド間にトンネル電流が流れ、その電流値
はチップ全体で数ｍＡにもなる。このため、昇圧回路を
使用することが困難である。従って、従来は消去用の高
電圧Ｖ_PPをチップ外部から供給していた。負ゲート消去
方法では、ソースに電源電圧Ｖ_CC（５Ｖまたは３Ｖ）を
供給することが可能であるので、単一の電源で装置を動
作させることが比較的容易であるという利点がある。

【００１７】データ書き込みに、ホットエレクトロンを
用いる方法では、書き込み時に１セル当たり約１ｍＡの
電流が流れるので、従来のＥＥＰＲＯＭと同様にＦＮト
ンネル電流を用いて、データ書き込み時に１セル当たり
に流れる電流を少なくするように構成したフラッシュメ
モリもある。半導体プロセスが微細になり、電池で駆動
する携帯型機器が普及してきたため、動作電源をできる
だけ低電圧にすることが要望されている。そのため、５
Ｖでの単一動作ではなく、３．３Ｖでの単一動作をする
製品が求められ、開発が進められている。

【００１８】３．３Ｖ電源（Ｖ_CC）でデータを読み出す
場合、現状のフラッシュＥＥＰＲＯＭでは、制御ゲート
線（ワード線）に電源電位（Ｖ_CC＝３．３Ｖ）を印加し
てデータを読み出したり、あるいはさらなる高速動作を
実現し、動作上のマージンを拡大するため、内部で昇圧
した約５Ｖの電圧を印加してデータを読み出している。

【００１９】このような不揮発性半導体記憶装置では、
短時間での書き込みと読み出しが可能なＲＡＭ（ランダ
ムアクセスメモリ）に比べて、多くの動作状態（書き込
み、ブロック消去、全チップー括消去、ステータスレジ
スタの読みだしなど）が存在する。多数の動作状態を外
部制御信号（／ＣＥ、／ＷＥ、／ＣＥなど）の組み合わ
せに対応させようとしても、従来のＥＰＲＯＭ、ＥＥＰ
ＲＯＭにある制御信号では足りなくなり、新しい制御信
号を追加する必要が生じている。その結果として使い勝
手が悪くなるので、米国特許Ｎｏ．５０５３９９０に示
されるように、制御信号線を増加することなく、コマン
ドを入力して制御する方式が考案され、現在主流として
実施されている。

【００２０】この不揮発性半導体記憶装置では、ユーザ
が入力したコマンドが、コマンドステートマシーン（Ｃ
ＳＭ）と呼ばれるコマンドを認識する回路に入り、ライ
トステートマシーン（ＷＳＭ）がコマンドに対応した動
作（消去／書き込みなど）を実行する。既存のフラッシ
ュメモリでは、ライトステートマシーンがコマンドを実
行中は、／ＣＥ／ＯＥの制御信号レベルを「ＬＯＷ」に
して読み出し動作にすると、メモリアレイに格納された
データではなく、ステータスレジスタ（ＳＲ）に格納さ
れた８ビットのデータを読み出すことになる。１６ビッ
トのデータバスを用いたときでも、指定したアドレスに
は無関係に、上位の８ビットのデータバスは使われず下
位の８ビットのバスにステータスレジスタの状態を示し
たデータが出力される。

【００２１】図６は、従来のステータスレジスタ（Ｓ
Ｒ）に格納されたデータを示す。

【００２２】ステータスレジスタの７ビット目には、ラ
イトステートマシーン状態を示すビット（ＷＳＭＳビッ
ト）が格納されている。ＷＳＭＳビットの値「１」はレ
ディ状態を示し、値「０」はビジー状態を示す。ステー
タスレジスタの６ビット目には、消去中断状態を示すビ
ット（ＥＳＳビット）が格納されている。ＥＳＳビット
の値「１」は消去中断状態を示し、値「０」は消去中状
態／消去完了状態を示す。ステータスレジスタの５ビッ
ト目には、消去状態を示すビット（ＥＳビット）が格納
されている。ＥＳビットの値「１」はブロック消去エラ
ー状態を示し、値「０」はブロック消去成功状態を示
す。ステータスレジスタの４ビット目には、データ書き
込み状態を示すビット（ＤＷＳビット）が格納されてい
る。ＤＷＳビットの値「１」はデータ書き込みエラー状
態を示し、値「０」はデータ書き込み成功状態を示す。
ステータスレジスタの３ビット目には、ＶＰＰ状態を示
すビット（ＶＰＰＳビット）が格納されている。ＶＰＰ
Ｓビットの値「１」はＶＰＰ低電位検出状態および動作
中止状態を示し、値「０」はＶＰＰ正常状態を示す。

【００２３】ステータスレジスタの２ビット目〜０ビッ
ト目は将来の拡張のため予約されている。これらのビッ
トは将来の拡張用であるため、ステータスレジスタをポ
ーリングするときはこれらのビットをマスクする必要が
ある。

【００２４】ステータスレジスタに格納されたデータを
利用するときの注意事項としては、ＲＹ／ＢＹ＃出力ま
たはＷＳＭＳビットをチェックして、動作（消去中断、
消去、またはデータ書き込み）が完了していることを確
認してから、該当するステータス・ビット（ＥＳＳビッ
ト、ＥＳビット、またはＤＷＳビット）が成功を示して
いることをチェックする必要がある。また、消去動作に
おいてＤＷＳビットおよびＥＳビットの値が「１」にセ
ットされている場合は、誤ったコマンド・シーケンスが
入力されたことを示す。この場合、各ビットに格納され
たデータをクリアして、もう一度動作をやり直すことが
必要である。さらに、ＶＰＰＳビットは、Ａ／Ｄコンバ
ータとは異なり、Ｖ_PPレベルでの連続表示を行わない。
ライトステートマシーンは、データの書き込みまたは消
去のコマンド・シーケンスが入力された後でのみＶ_PPレ
ベルを問い合わせ、Ｖ_PPがオンになっていない場合には
システムに適当なデータを通知する。ＶＰＰＳビットの
データがＶ_PPLおよびＶ_PPHの正確なフィードバックを示
していることは必ずしも保証されない。

【００２５】また、消去ブロックそれぞれの状態をデー
タとして格納したブロックステータスレジスタ（ＢＳ
Ｒ）を内蔵する不揮発性半導体記憶装置がある。この種
の装置の場合、ブロックステータスレジスタ読みだしコ
マンドを発行することにより、ブロックステータスレジ
スタの８ビットデータを読み出すことができる。１６ビ
ットのデータバスを使用したときにも、上位８ビットの
バスは使われず、下位の８ビットのバスを介して、選択
したアドレスに対応するブロックステータスレジスタに
格納したデータが出力される。

【００２６】図７は、従来のブロックステータスレジス
タ（ＢＳＲ）に格納されたデータを示す。

【００２７】ブロックステータスレジスタの７ビット目
には、ブロック状態を示すビット（ＢＳビット）が格納
されている。ＢＳビットの値「１」はレディ状態を示
し、値「０」はビジー状態を示す。ブロックステータス
レジスタの６ビット目には、ブロックロック状態を示す
ビット（ＢＬＳビット）が格納されている。ＢＬＳビッ
トの値「１」は消去／書き込み時のブロックロック解除
状態を示し、値「０」は消去／書き込み時のブロックロ
ック状態を示す。ブロックステータスレジスタの５ビッ
ト目には、ブロック動作状態を示すビット（ＢＯＳビッ
ト）が格納されている。ＢＯＳビットの値「１」は動作
失敗状態を示し、値「０」は動作成功状態もしくは動作
中状態を示す。ブロックステータスレジスタの４ビット
目には、ブロック動作中止状態を示すビット（ＢＯＡＳ
ビット）が格納されている。ＢＯＡＳビットの値「１」
は動作中止状態を示し、値「０」は動作継続状態を示
す。

【００２８】ＢＯＳビットの値が「０」で、ＢＯＡＳビ
ットの値が「０」のとき、これらのビットは動作成功状
態もしくは動作中状態を示す。ＢＯＳビットの値が
「０」で、ＢＯＡＳビットの値が「１」のとき、これら
のビットは、妥当でない動作が行われた状態を示す。Ｂ
ＯＳビットの値が「１」で、ＢＯＡＳビットの値が
「０」のとき、これらのビットは動作失敗状態を示す。
ＢＯＳビットの値が「１」で、ＢＯＡＳビットの値が
「１」のとき、これらのビットは動作中止状態を示す。

【００２９】ブロックステータスレジスタの３ビット目
〜０ビット目は将来の拡張のため予約されている。これ
らのビットは将来の拡張用であるため、ブロックステー
タスレジスタをポーリングするときはこれらのビットを
マスクする必要がある。

【００３０】ブロックステータスレジスタに格納された
データを利用するときの注意事項としては、ＲＹ／ＢＹ
＃出力またはＢＳビットをチェックして、動作（ブロッ
ク・ロック、消去中断、消去、またはデータ書き込み）
が完了していることを確認してから、該当するステータ
ス・ビット（ＢＯＳビット、ＢＬＳビット）が成功を示
していることをチェックする必要がある。また、ＢＯＡ
Ｓビットは、７ビット目のデータが値「１」になるまで
はセットされない。ＢＯＳビットの値が「１」で、ＢＯ
ＡＳビットの値が「１」のとき、これらのビットは、ア
ボート・コマンドによって動作が中止されたことを示
す。

【００３１】この種の不揮発性半導体記憶装置では、チ
ップ内の消去ブロックの大きさを不均等（米国特許Ｎ
ｏ．５２４９１５８）または、均等（米国特許Ｎｏ．５
２４５５７０）に分割したものがある。

【００３２】これらの不揮発性半導体記憶装置では、書
き込みや消去をともに、ＦＮトンネル電流で行うものが
あり、メモリセルを直列に８個または１６個接続したＮ
ＡＮＤ型と呼ばれるメモリセルを使用した構成もある。
ＮＡＮＤ型は、ＮＯＲ型に比べて読み出しスピードが遅
いが、メモリセルサイズを小さくできるという利点があ
る。

【００３３】上述したように通常は、１個のメモリセル
に２つの値（１ビット）を記憶するが、４つの値（２ビ
ット）や８つの値（３ビット）さらには、１６個の値
（４ビット）などの多値を記録する試みがある。

【００３４】一般に不揮発性半導体記憶装置では、読み
だし速度が約１００ナノ秒と速いのに比べ、書き込み動
作は約２０マイクロ秒、消去動作は約１秒と遅い。一般
のＳＲＡＭやＤＲＡＭの様に、データの書き換えと読み
出しとを約１００ナノ秒で高速に行うことができない。
そのため、消去動作を開始した後に、データの読み出し
を行おうとすると、消去動作が終了するまで待つか、消
去動作一時中断（サスペンド）コマンドを発行し、約５
０マイクロ秒後に消去動作が一時中断した後に、読み出
し動作を行う必要がある。

【００３５】既存のフラッシュメモリでは、ステータス
レジスタに格納されたデータと、ブロックステータスレ
ジスタに格納されたデータとを読み出すには、以下のよ
うに動作させる必要がある。

【００３６】ライトステートマシーンがコマンドを実行
している間は、／ＣＥおよび／ＯＥの制御信号レベルを
「ＬＯＷ」にして読み出し動作にし、ステータスレジス
タに格納した８ビットデータを読み出す。たとえ１６ビ
ットのバスを使用したとしても、アドレスには無関係
に、上位８ビットのバスは使われず下位の８ビットのバ
スにステータスレジスタの状態を示したデータが出力さ
れる。また、消去ブロックそれぞれの状態を示すブロッ
クステータスレジスタを内蔵する場合、ブロックステー
タスレジスタ読み出しコマンドを発行することにより、
ブロックステータスレジスタに格納された８ビットのデ
ータを読み出す。たとえ１６ビットのバスを使用したと
しても、上位８ビットのバスは使われず、選択したアド
レスに対応した、ブロックステータスレジスタ内のデー
タが下位の８ビットのバスに出力される。

【００３７】現在、１パッケージ内に２チップ分のメモ
リアレイの機能を内蔵した不揮発性半導体記憶装置があ
るが、このような不揮発性半導体記憶装置を改良したも
のとして、１チップ分のメモリアレイ（例えば、第１の
メモリアレイ）に対して書き込み／消去動作をしている
ときに、もう１つのチップ分のメモリアレイ（例えば、
第２のメモリアレイ）に対して読み出し動作を行える不
揮発性半導体記憶装置が開発されている（例えば、特開
平６−１８０９９９、特開平５−５４６８２）。

【００３８】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置では、第１のメモリアレイおよ
び第２のメモリアレイの２つのメモリアレイを１パッケ
ージの装置内に形成しても、２つのレジスタに格納され
たデータを読み出すときの手順は従来のままであり、１
回の読み出し動作ではいずれかのレジスタに格納された
８ビットのデータを読み出すことしかできないという問
題がそのまま残っていた。つまり、８ビットよりもビッ
ト数の大きなデータバスを不揮発性半導体装置が備えて
いたとしても、このデータバスのビット数を最大限に活
用しようとする試みは行われてこなかった。

【００３９】１パッケージ内の２つのメモリアレイに対
応する、２つのステータスレジスタからそれぞれに格納
されたデータを読むためには、まず１つのステータスレ
ジスタのデータを読み出し、次にもう１つのステータス
レジスタのデータを読み出す。このため、それぞれのデ
ータ読み出しにかかる時間を加えた処理時間が必要であ
った。

【００４０】また、１チップの不揮発性半導体記憶装置
内にステータスレジスタと、（消去ブロックのそれぞれ
の状態を示しているデータを格納した）ブロックステー
タスレジスタとを形成したとしても、ステータスレジス
タに格納したデータとブロックステータスレジスタに格
納したデータとの両方を読み出すためには、２回の手順
が必要であり、これらのデータを一度で読み出すことは
できなかった。

【００４１】すなわち、１６ビットのデータバスを備え
ている不揮発性半導体記憶装置においてさえも、このう
ち下位の８ビットのビット線にいずれかのレジスタに格
納したデータが出力されるだけであった。ステータスレ
ジスタとブロックステータスレジスタとの２つのレジス
タのデータを読み出すには、まずステータスレジスタに
格納したデータを読み出すためにステータスレジスタ読
み出しコマンドを発行し、／ＣＥおよび／ＯＥの制御信
号レベルを「ＬＯＷ」にしてステータスレジスタの読み
出し動作を開始し、ステータスレジスタに格納したデー
タを読み出す。（ステータスレジスタの状態を示す）読
み出された８ビットのデータはバスの下位８ビットを介
して送られ、上位８ビットのバスはまったく使われるこ
とがなかった。

【００４２】次に、ブロックステータスレジスタに格納
したデータを読み出すためにアドレスを指定してブロッ
クを選択し、ブロックステータスレジスタ読みだしコマ
ンドを発行し、／ＣＥおよび／ＯＥの制御信号レベルを
「ＬＯＷ」にしてブロックステータスレジスタの読み出
し動作を開始し、ブロックステータスレジスタに格納し
たデータを読み出す。（選択したアドレスに対応するブ
ロックステータスレジスタの状態を示す）読み出された
８ビットのデータはバスの下位８ビットを介して送ら
れ、上位８ビットのバスはまったく使われることがなか
った。従って、動作が複雑となり、この動作を実行する
ときの処理時間もそれぞれのレジスタの読み出しにかか
る時間を加えた分だけ必要であった。

【００４３】本発明は、従来の不揮発性半導体記憶装置
を改良して、上述のような問題点を取り除き、短時間で
読み書き動作を行うことが可能な不揮発性半導体記憶装
置を提供することを目的としている。

【００４４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のブロックを有するメモリアレイと、
該メモリアレイの状態を示す第１データを格納するステ
ータスレジスタと、該複数のブロックのうちの１つの状
態を示す第２データを格納するブロックステータスレジ
スタと、該第１データおよび該第２データのデータバス
への出力を制御する制御回路とを備え、該データバスの
ビット数は、該第１データのビット数と該第２のデータ
のビット数とを加えたものと等しいかまたは大きく、該
制御回路は、該第１のデータと該第２のデータとが該デ
ータバスに同時に出力されるように該第１データおよび
第２データの該データバスへの出力を制御し、これによ
り、上記目的が達成される。

【００４５】前記第１データが、前記第２データより下
位のデータとして前記データバスに出力されてもよい。

【００４６】前記第２データが、前記第１データより下
位のデータとして前記データバスに出力されてもよい。

【００４７】また、本発明の他の不揮発性半導体記憶装
置は、複数のメモリアレイと、該複数のメモリアレイの
うちの１つの状態を示すデータを格納するステータスレ
ジスタと、該ステータスレジスタに格納された該データ
のデータバスへの出力を制御する制御回路とを備え、ア
ドレスを選択する情報に従って該複数のメモリアレイの
うちから１つのメモリアレイが選択され、該選択された
メモリアレイに対応するステータスレジスタから第１デ
ータが出力され、選択されなかった他のメモリアレイの
うちの１つのメモリアレイに対応するステータスレジス
タから第２データが出力され、該データバスのビット数
は、該第１データのビット数と該第２データのビット数
とを加えたものと等しいかまたは大きく、該制御回路
は、該第１データと該第２データとが該データバスに同
時に出力されるように該第１データおよび該第２データ
の該データバスへの出力を制御し、該選択されたメモリ
アレイへの書き込みと該他の１つのメモリアレイからの
読み出しとが同時に行われ、これにより、上記目的が達
成される。

【００４８】前記複数のメモリアレイが１つのチップ内
に形成されてもよい。

【００４９】また、本発明の他の不揮発性半導体記憶装
置は、各々が複数のブロックを有する複数のメモリアレ
イと、該複数のメモリアレイの１つの状態を示す第１デ
ータを格納する複数のステータスレジスタと、該複数の
ブロックのうちの１つの状態を示す第２データを格納す
る複数のブロックステータスレジスタと、該第１データ
および該第２データのデータバスへの出力を制御する制
御回路とを備え、該複数のステータスレジスタの各々と
該複数のブロックステータスレジスタの各々とは該複数
のメモリアレイの各々に対応し、アドレスを選択する情
報に従って該複数のメモリアレイのうちから１つのメモ
リアレイが選択され、該選択されたメモリアレイに対応
するステータスレジスタから第１データが出力され、該
選択されたメモリアレイに対応するブロックステータス
レジスタから第２データが出力され、該データバスのビ
ット数は、該第１データのビット数と該第２データのビ
ット数とを加えたものと等しいかまたは大きく、該第１
のデータと該第２のデータとが該データバスに同時に出
力されるように該第１データおよび該第２データの該デ
ータバスへの出力を制御し、これにより、上記目的が達
成される。

【００５０】また、本発明の他の不揮発性半導体記憶装
置は、複数のブロックを有するメモリアレイと、該メモ
リアレイのうちの１つの状態を示す第１データを格納し
たステータスレジスタと、該第１データおよび該第１デ
ータと異なる第２データのデータバスへの出力を制御す
る制御回路とを備え、該データバスのビット数は、該第
１データのビット数と該第２データのビット数とを加え
たものと等しいかまたは大きく、該第１データと該第２
データとが該データバスに同時に出力されるように該第
１データおよび該第２データの該データバスへの出力を
制御し、これにより、上記目的が達成される。

【００５１】さらに、本発明の他の不揮発性半導体記憶
装置は、複数のブロックを有するメモリアレイと、該複
数のブロックのうちの１つの状態を示す第１データを格
納するブロックステータスレジスタと、該第１データお
よび該第１データと異なる第２データのデータバスへの
出力を制御する制御手段とを備え、該データバスのビッ
ト数は、該第１データのビット数と該第２のデータのビ
ット数とを加えたものと等しいかまたは大きく、該第１
データと該第２データとが該データバスに同時に出力さ
れるように該第１データおよび該第２データの該データ
バスへの出力を制御し、これにより、上記目的が達成さ
れる。

【００５２】以下、作用について説明する。

【００５３】上記のように構成された不揮発性半導体記
憶装置は、１回の読み出しで２つのレジスタのデータを
読むことができるため、読み出し、消去、書き込みなど
の処理時間を短縮できる。また、コマンドを入力してデ
ータを読み出すときに一度で２チップ分のレジスタの状
態を知ることができ、ユーザが容易にチップの状況を知
ることができる。また、１チップの不揮発性半導体記憶
装置内に２チップ分のメモリアレイを備える構成が可能
であるので、従来のように２チップで装置を構成するよ
りも余分な回路を削ることができ、チップが占める面積
を削減することができる。さらに、従来と同様に、１回
の読み出しで１つのレジスタのデータを読むことも可能
であり、従来の不揮発性半導体記憶装置と互換性を保つ
ことができる。

【００５４】また、本発明の不揮発性半導体記憶装置で
は、ライトステートマシーンがコマンドを実行している
ときに（またはステータスレジスタを読み出すために、
コマンドを発行した後に）、／ＣＥおよび／ＯＥの制御
信号レベルを「ＬＯＷ」にして読み出し動作にすると、
メモリアレイに格納しているデータではなく、ステータ
スレジスタに格納したデータを読み出すことができる。
ステータスレジスタを複数備えているときでも、制御回
路が第１のステータスレジスタからの第１データと、第
２のステータスレジスタからの第２データとのデータバ
スへの出力を制御し、第１データと第２データとが同時
に出力されるため、ＣＥ＃とＯＥ＃を「ＬＯＷ」にした
とき、選択したアドレスに対応する１チップ分のメモリ
アレイに対応した、ステータスレジスタのデータを下位
のデータとしてデータバスに出力し、もう１チップ分の
メモリアレイに対応したステータスレジスタのデータ
を、上位のデータとしてデータバスに出力することがで
きる。

【００５５】また、ブロックを選択するアドレスを入力
し、同時に／ＣＥおよび／ＯＥの制御信号レベルを「Ｌ
ＯＷ」にして、ブロックステータスレジスタのデータを
読み出すために、コマンドを発行すると、メモリアレイ
に格納されたデータではなく、ステータスレジスタの第
１データと、ブロックステータスの第２データとを読み
出すことになる。制御回路がステータスレジスタからの
第１データと、ブロックステータスレジスタからの第２
データとのデータバスへの出力を制御し、第１データと
第２データとが同時に出力されるため、アドレスで指定
したメモリアレイに対応するブロックステータスレジス
タからのデータを、下位のデータとしてデータバスに出
力し、アドレスで選択しなかった方のメモリアレイに対
応するステータスレジスタからのデータを、上位のデー
タとしてデータバスに出力することができる。さらに、
従来と同様に、アドレスで選択したメモリアレイに対応
したレジスタのデータのみを出力することもできる。

【００５６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００５７】（第１の実施の形態）図１は、本発明の第
１の実施の形態の不揮発性半導体記憶装置１の構成を示
す。

【００５８】以下の説明では、不揮発性半導体記憶装置
１はフラッシュメモリであるとする。しかし、フラッシ
ュメモリ以外の不揮発性メモリにも本発明は適用され得
る。フラッシュメモリ１は、複数のブロック101を備え
たメモリアレイ120と、コマンドステートマシーン（Ｃ
ＳＭ）102と、ライトステートマシーン（ＷＳＭ）103
と、ロウ（行）デコーダ104と、コラム（列）デコーダ1
05と、ブロック選択回路106と、ステータスレジスタ
（ＳＲ）107と、データ切り換え回路109と、ブロックス
テータスレジスタ（ＢＳＲ）110と、センスアンプ116と
を備えている。また、フラッシュメモリ１は１６ビット
データバス112と、アドレスバス113とを備えている。さ
らに、フラッシュメモリ１は、消去／書き込みなどのプ
ログラム用に消去／書き込み電圧発生回路115を備えて
いる。

【００５９】ステータスレジスタ107には、メモリアレ
イの状態を示すデータが格納されている。ブロックステ
ータスレジスタ110には、複数のブロック101のうちの１
つの状態を示すデータが格納されている。ブロックプロ
テクト設定部分（ＢＰ）108は、ブロックがロックされ
ているかどうかの状態を模式的に表している。ブロック
がロックされているかどうかのデータは、各消去ブロッ
クのブロックステータスレジスタ110に格納される。

【００６０】コマンドステートマシーン102には、コマ
ンド111やリセット信号114が入力され、これに同期して
／ＣＥ、／ＷＥ、／ＯＥの制御信号レベルが変化する。

【００６１】コマンドステートマシーン102は、入力さ
れたコマンド111を解読し、ライトステートマシーン103
に解読した結果を送る。ライトステートマシーン103は
コマンド111に対応した動作（消去／書き込み等）を実
行する。ロウデコーダ104は、メモリアレイ120のワード
線（図示せず）を選択し、コラムデコーダ105はメモリ
アレイ120のビット線（図示せず）を選択する。コラム
デコーダ105によって選択されたビット線はセンスアン
プ116によって記憶状態をセンスされる。ブロック選択
回路106は、ｎ個ある消去ブロック101から１個のブロッ
クを選択する。ライトステートマシーン103は、ブロッ
ク選択回路106によって選択されたブロックが消去禁止
の状態（ブロックロック状態）になっていないときには
ブロックのデータを一括して消去する。逆に、そのブロ
ックが消去禁止状態（ブロックロック状態）になってい
るときにはブロック内に格納されたデータの書き換えは
行われない。

【００６２】消去動作をするためには、通常、まず消去
しようとするブロック101の１つを選択し、選択された
ブロック101内の全メモリセル（図示せず）にデー夕
「０」を書き込む（スレッショルド電圧Ｖ_thを大にす
る）。次に、消去しようとするブロック101内の全メモ
リセルのＶ_thがすべて規定値以上になったとき、当該ブ
ロックのメモリセルに格納されたデータを一括して消去
する（Ｖ_thを小にする）。これら一連の動作はライトス
テートマシーン103によって制御され、実行結果はデー
タとしてステータスレジスタ107およびブロックステー
タスレジスタ110に格納される。また、ブロックステー
タスレジスタ110に格納されたデータには、各消去ブロ
ック101のロック状態を示したデータの他に、外部から
アドレスを指定することによって選択されたブロックが
どれであるかに関するデータなどがある。

【００６３】コマンドステートマシーン102やデータ切
り換え回路109と、外部との間でデータのやり取りを可
能にするため、フラッシュメモリ１は１６ビットのデー
タバス112を備えている。バス112の幅は１６ビット以外
でもよく、例えば２４ビットでも３２ビットでもよい。

【００６４】消去／書き込み電圧発生回路115には外部
電源Ｖ_CCから所定の電圧が入力される。消去／書き込み
電圧発生回路115は必要に応じて約１２Ｖの高電圧を発
生したり、負ゲート消去を実行する場合にはマイナス電
位を発生したりする。

【００６５】データ切り換え回路109は、メモリアレイ1
01に格納されたデータ、ステータスレジスタ107に格納
されたデータ、ブロックステータスレジスタ110に格納
されたデータのうちどれをデータとして読み出すかを選
択する回路である。

【００６６】図２は、図１に示されるデータ切り換え回
路109の構成を示す。

【００６７】データ切り換え回路109は、複数のトライ
ステートゲート109-1〜109-6と、１／ｎブロックステー
タスレジスタ選択回路109-7とを備えている。データ切
り換え回路109には、センスアンプ116、ステータスレジ
スタ107、ブロックステータスレジスタ110が接続されて
いる。また、データ切り換え回路109から出力されるデ
ータは、１６ビットのデータバス112へ送られる。

【００６８】ブロックアドレスとして指定されたデータ
に基づいて１／ｎブロックステータスレジスタ選択回路
109-7は、ｎ個のブロックステータスレジスタ110から１
個のブロックステータスレジスタを選択する。

【００６９】信号Ｓ１〜Ｓ３がコマンドステートマシン
102（図２には示されていない。図１参照）からデータ
切り換え回路109に入力される。信号Ｓ１〜Ｓ３のレベ
ルを、（Ｘ，Ｘ，Ｘ）で示す。ここで、Ｘはレベル
「Ｈ」もしくはレベル「Ｌ」で、先頭から順にＳ１、Ｓ
２、Ｓ３の信号を表す。例えば、（Ｈ，Ｌ，Ｌ）は信号
Ｓ１がレベル「Ｈ」で、Ｓ２とＳ３とがレベル「Ｌ」で
あることを示す。

【００７０】信号が（Ｈ，Ｌ，Ｌ）になったとき、トラ
イステートゲート109-1および109-2はセンスアンプ116
からの出力を通す。また、信号が（Ｌ，Ｈ，Ｌ）になっ
たとき、トライステートゲート109-6はブロックステー
タスレジスタ110に格納されたデータを下位の８ビット
のデータとしてデータバス112を介して伝達し、トライ
ステートゲート109-4はステータスレジスタ107に格納さ
れたデータを上位の８ビットのデータとして１６ビット
バス112を介して伝達する。信号が（Ｌ，Ｌ，Ｈ）にな
ったとき、トライステートゲート109-3はステータスレ
ジスタ107に格納されたデータを下位の８ビットのデー
タとして１６ビットのバス112を介して伝達し、トライ
ステートゲート109-5はブロックステータスレジスタ110
に格納されたデータを上位の８ビットのデータとして１
６ビットバス112を介して伝達する。

【００７１】フラッシュメモリ１は、ステータスレジス
タ107とブロックステータスレジスタ110に格納されたデ
ータの出力を制御するデータ切り換え回路109を備えて
いるので、コマンドステートマシン102から信号（Ｌ，
Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｈ）を出力することで、デー
タバス112の下位のビット線のみならず、上位のビット
線にもステータスレジスタ107やブロックステータスレ
ジスタ110からのデータを出力することが可能である。
従って、従来の２チップ分のレジスタの状態を１回の読
み出しでデータとして読み出すことが可能である。

【００７２】つまり、フラッシュメモリ１は、ステータ
スレジスタ107からのデータと、ブロックステータスレ
ジスタ110からのデータとを同時にデータバス112に出力
できる。

【００７３】さらに、フラッシュメモリ１は、１／ｎブ
ロックステータスレジスタ選択回路109-7とデータバス1
12の下位のビット線との間に別のトライステートゲート
を備えることができる。この別のトライステートゲート
を制御することで、従来の方法と同様にデータバス112
の下位のビット線のみを使用して、ブロックステータス
レジスタ110からの情報を出力することもできる。

【００７４】

【表１】

【００７５】表１は、従来のフラッシュメモリの書き込
み−書き込みサイクルで用いられるコマンドを示す。

【００７６】この書き込み−書き込みサイクルでの書き
込み用のコマンドとして、データ書き込み、ブロック消
去、消去中断、消去再開、ブロックロックがある。

【００７７】本実施例のフラッシュメモリ１では、従来
の書き込み−書き込みサイクルでのコマンドをそのまま
使用して、書き込みを制御することができる。ブロック
消去コマンドが入力されると、第１サイクル目に／ＣＥ
および／ＷＥの制御信号レベルが共に「Ｌ」になり、値
（２０）_Hを有するデータが入力される。ここで、
（Ｘ）_Hは、１６進で表された数Ｘを示す。以下で、同
様の表記を用いる。次に第２サイクル目に／ＣＥおよび
／ＷＥの制御信号レベルが共に「Ｌ」になり、値（Ｄ
０）_Hのデータと消去したいブロックアドレスとが入力
される。

【００７８】書き込みコマンドを入力すると、第１サイ
クル目に／ＣＥおよび／ＷＥの制御信号レベルが共に
「Ｌ」になり、値（４０）_Hのデータが入力され、次に
第２サイクル目に／ＣＥおよび／ＷＥの制御信号レベル
が共に「Ｌ」になり、メモリセルに書き込むためのデー
タとメモリセルのアドレスとが入力される。

【００７９】ブロックロックコマンドが入力されると、
第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベル
が共に「Ｌ」になり、値（７７）_Hのデータが入力さ
れ、次に第２サイクル目に／ＣＥおよび／ＷＥの制御信
号レベルが共に「Ｌ」になり、データの書き換えを禁止
するブロックのアドレスと値（Ｄ０）_Hのデータとが入
力される。この結果、（図１に示される）ブロックプロ
テクト設定部分（ＢＰ）108ビットが設定される（ブロ
ックロック状態）。ブロックプロテクト設定部分108は
各ブロックごとに設定される。ブロックロック設定コマ
ンドを発行するとブロックプロテクト設定部分108は値
「Ｈ」となり、当該ブロックのデータを書き換えること
が禁止される（ブロックプロテクト設定部分108の値が
「Ｌ」のときには書き換えが可能である）。ブロックが
ロックされているかどうかを示すデータは、各消去ブロ
ックのブロックステータスレジスタ110に格納される。

【００８０】消去動作をするには、通常時間が長くかか
るので、消去中断コマンドを使用することが好ましい。
消去中断コマンドを入力すると、第１サイクル目に／Ｃ
Ｅおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、
値（Ｂ０）_Hを有するデータが入力される。消去動作の
中断を止め、消去動作を再開するには、再開コマンドを
用いる。再開コマンドを入力すると、第１サイクル目に
／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」にな
り、値（Ｄ０）_Hを有するデータが入力される。

【００８１】消去動作や、書き込み動作が成功したかど
うかのデータを得るためには、消去動作や、書き込み動
作を実行した後に／ＣＥおよび／ＯＥの制御信号レベル
を共に「Ｌ」にして、ステータスレジスタ107の８ビッ
トのデータを読み出せばよい。

【００８２】

【表２】

【００８３】表２は、従来のフラッシュメモリの書き込
み−読み出しサイクルで用いられるコマンドを示す。

【００８４】書き込み−読み出しサイクルでの読み出し
用のコマンドとして、アレイ読み出し、ステータスレジ
スタ読み出し、クリアステータスレジスタ、ブロックス
テータスレジスタ読み出しがある。

【００８５】フラッシュメモリ１の読み出し用のコマン
ドとしては、従来のフラッシュメモリ用のコマンドをそ
のまま使用することができる。

【００８６】例えば、第１サイクル目に／ＣＥおよび／
ＷＥの制御信号レベルを共に「Ｌ」にし、値（７０）_H
を有するデータを書き込み、ステータスレジスタ107を
読み出しモードにして、／ＣＥおよび／ＯＥの制御信号
レベルを共に「Ｌ」にし、ステータスレジスタ107の状
態を読み出すことができる。

【００８７】また、第１サイクル目に値（７１）_Hを有
するデータを書き込み、ブロックステータスレジスタ11
0読み出しモードをコマンドとして発行し、／ＣＥおよ
び／ＯＥの制御信号レベルを共に「Ｌ」にし、ブロック
選択アドレスを入力してブロックステータスレジスタ11
0の８ビットのデータを読み出すことができる。

【００８８】（第２の実施の形態）図３は、本発明の第
２の実施の形態の不揮発性半導体記憶装置２の構成を示
す。

【００８９】以下の説明では、不揮発性半導体記憶装置
２はフラッシュメモリであるとする。しかし、フラッシ
ュメモリ以外の不揮発性メモリにも本発明は適用され得
る。フラッシュメモリ２は、２つのメモリアレイ201a,b
と、１６ビットデータバス212と、アドレスバス213とを
備えている。メモリアレイ201a,bは、複数のブロック
（図示せず）を備えている。また、フラッシュメモリ２
は、２つのステータスレジスタ（図３に示されるＳＲ１
およびＳＲ２）207a,bを備えている。２つのステータス
レジスタ207a,bは、それぞれ２つのメモリアレイ201a,b
に対応している。また、フラッシュメモリ２は、２つの
メモリアレイ201a,bのそれぞれに対応したブロックステ
ータスレジスタ210（図３には示されていない。図４参
照）を備えている。フラッシュメモリ２は１チップ内に
形成されており、２チップ分のメモリアレイ201a,bやそ
れに対応する回路が含まれているので、ＤＵＡＬＷＯ
ＲＫと呼ばれている。ステータスレジスタ207aには、メ
モリアレイ201aの状態を示すデータが格納されており、
ステータスレジスタ207bには、メモリアレイ201bの状態
を示すデータが格納されている。複数のブロックステー
タスレジスタ210は、メモリアレイ201a,bが備えている
複数のブロックのそれぞれに対応しており、複数のブロ
ックのうちの１つの状態を示すデータが各々のブロック
ステータスレジスタ210に格納されている。

【００９０】また、フラッシュメモリ２は、コマンドス
テートマシーン（ＣＳＭ）202と、ライトステートマシ
ーン（ＷＳＭ）203と、データ切り換え回路209と、消去
／書き込み電圧発生回路215とを備えている。

【００９１】コマンドステートマシーン202には、コマ
ンド211やリセット信号214が入力され、これに同期して
／ＣＥ、／ＷＥ、／ＯＥの制御信号レベルが変化する。
コマンドステートマシーン202は入力されたコマンド211
とアドレスとを解読し、メモリアレイ201aまたはメモリ
アレイ201bに対する読み出し、消去、書き込みなどの実
行を指示するデータを、ライトステートマシーン203に
送る。例えば、メモリアレイ201aに対するコマンド211
が入力されると、ライトステートマシーン203はメモリ
アレイ201aに対してコマンド211に対応した動作（読み
出し／消去／書き込みなど）を実行する。

【００９２】ロウデコーダ204a,bはそれぞれメモリアレ
イ201a,bに対応し、メモリアレイ201a,bのワード線（図
示せず）を選択する。コラムデコーダ205a,bはそれぞれ
メモリアレイ201a,bに対応し、メモリアレイ201a,bのビ
ット線（図示せず）を選択する。センスアンプ216a,b
は、ビット線の記憶状態をセンスする。ブロック選択回
路206a,bは、メモリアレイ201a,bのブロックに格納され
たデータの消去、書き込みを制御する。

【００９３】メモリアレイ201aに対応するロウデコーダ
204aはメモリアレイ201aのワード線を選択し、コラムデ
コーダ205aはメモリアレイ201aのビット線を選択する。
コラムデコーダ205aで選択されたビット線はセンスアン
プ216aで記憶状態をセンスされる。ブロック選択回路20
6aは、Ｍ個ある消去ブロックから１個のブロックを選択
する。ライトステートマシーン203は、ブロック選択回
路206aが選択したブロックが消去禁止状態（ブロックロ
ック状態）でないときには、選択したブロックのデータ
を一括して消去する。逆に、ブロック選択回路206aが選
択したブロックが消去禁止状態（ブロックロック状態）
であるときには、ブロックに格納されたデータの書き換
えは行われない。

【００９４】これら一連の動作はライトステートマシー
ン203によって制御され、実行結果はデータとしてステ
ータスレジスタ207aおよびブロックステータスレジスタ
210に格納される。また、メモリアレイ201aに対応する
ブロックステータスレジスタ210には、各消去ブロック
のロック状態（データの書き換えが禁止されるように設
定された状態）を示すデータが格納される。

【００９５】同様に、メモリアレイ201bに対応するロウ
デコーダ204bはメモリアレイ201bのワード線を選択し、
コラムデコーダ205bはメモリアレイ201bのビット線を選
択する。コラムデコーダ205bで選択されたビット線はセ
ンスアンプ216bで記憶状態をセンスされる。ブロック選
択回路206bは、Ｍ個ある消去ブロックから１個のブロッ
クを選択する。ライトステートマシーン203は、ブロッ
ク選択回路206bが選択したブロックが消去禁止状態（ブ
ロックロック状態）でないときには、選択したブロック
のデータを一括して消去する。逆に、ブロック選択回路
206bが選択したブロックが消去禁止状態（ブロックロッ
ク状態）であるときには、ブロックに格納されたデータ
の書き換えは行われない。

【００９６】これら一連の動作はライトステートマシー
ン203によって制御され、実行結果はデータとしてステ
ータスレジスタ207bおよびブロックステータスレジスタ
210に格納される。また、メモリアレイ201bに対応する
ブロックステータスレジスタ210には、各消去ブロック
のロック状態（データの書き換えが禁止されるように設
定された状態）を示すデータが格納される。

【００９７】メモリアレイ201aに対してデータが書き込
まれているときでも、メモリアレイ201bに対する読み出
しがコマンドとして入力されると、メモリアレイ201bに
対応するロウデコーダ204bはメモリアレイ201bのワード
線を選択し、メモリアレイ201bに対応するコラムデコー
ダ205bはメモリアレイ201bのビット線を選択する。さら
に、メモリアレイ201bに対応するコラムデコーダ205bで
選択されたメモリアレイ201bのビット線は、メモリアレ
イ201bに対応したセンスアンプ216bで記憶状態をセンス
され出力される。

【００９８】消去／書き込み電圧発生回路215には外部
電源Ｖ_CCから所定の電圧が入力される。消去／書き込み
電圧発生回路215は必要に応じて約１２Ｖの高電圧を発
生したり、負ゲート消去を実行する場合にはマイナス電
位を発生したりする。

【００９９】フラッシュメモリ２には１チップに２チッ
プ分のメモリアレイ201a,bやそれに対応する回路が含ま
れているが、データ切り換え回路209を備えているため
に、メモリアレイ201aに対する消去動作を実行中に、同
時にメモリアレイ201bに対する読み出し動作が可能であ
るため、フラッシュメモリ２は従来の２チップ分の動作
をすることが可能である。

【０１００】図４は、図３に示されるデータ切り換え回
路209の構成を示す。

【０１０１】データ切り換え回路209は、複数のトライ
ステートゲート209-1〜209-7と、１／Ｎブロックステー
タスレジスタ選択回路209-8とを備えている。また、デ
ータ切り換え回路209には、ステータスレジスタ207a,
b、Ｎ個のブロックステータスレジスタ210、センスアン
プ216とが接続されている。データ切り換え回路209から
出力されたデータは１６ビットデータバス212へ送られ
る。データ切り換え回路209に入力される信号Ｓ１〜Ｓ
４は、コマンドステートマシン202（図４には示されて
いない。図３参照）から送られてきた信号である。

【０１０２】データ切り換え回路209は、メモリアレイ2
01a,b（図４には示されていない。図３参照）に格納さ
れたデータ、ステータスレジスタ207a,bに格納されたデ
ータ、ブロックステータスレジスタ210に格納されたデ
ータのうちいずれかをデータとして読み出すかを選択す
る。ブロックアドレスとして指定されたデータに基づい
て、１／Ｎブロックステータスレジスタ選択回路209-8
は、Ｎ個（メモリアレイ201aに対応するブロックの数
と、メモリアレイ201bに対応するブロックの数との総数
Ｎ）のブロックステータスレジスタ210から１個のブロ
ックステータスレジスタを選択する。

【０１０３】信号Ｓ１〜Ｓ３がコマンドステートマシン
202（図４には示されていない。図３参照）からデータ
切り換え回路209に入力される。信号Ｓ１〜Ｓ４のレベ
ルを（Ｘ，Ｘ，Ｘ，Ｘ）で示す。Ｘはレベル「Ｈ」もし
くは「Ｌ」で、先頭から順にＳ１、Ｓ２、Ｓ３、Ｓ４の
信号を表す。例えば、（Ｈ，Ｌ，Ｌ，Ｌ）は信号Ｓ１が
レベル「Ｈ」でＳ２〜Ｓ４がレベル「Ｌ」であることを
示す。

【０１０４】信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、
トライステートゲート209-1および209-2はセンスアンプ
出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になったとき、
トライステートゲート209-3はブロックステータスレジ
スタ210に格納されたデータを下位の８ビットデータと
して１６ビットバス212を介して伝達する。

【０１０５】信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、
トライステートゲート209-4は、メモリアレイ201a（図
４には示されていない。図３参照）に対応したステータ
スレジスタ207aに格納されたデータを下位の８ビットデ
ータとして１６ビットデータバス212を介して伝達し、
トライステートゲート209-6は、メモリアレイ201b（図
４には示されていない。図３参照）に対応するステータ
スレジスタ207bに格納されたデータを上位の８ビットデ
ータとして１６ビットデータバス212を介して伝達す
る。

【０１０６】信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、
トライステートゲート209-7は、メモリアレイ201b（図
４には示されていない。図３参照）に対応するステータ
スレジスタ207bに格納したデータを下位の８ビットのデ
ータとして１６ビットデータバス212を介して伝達し、
トライステートゲート209-5は、メモリアレイ201a（図
４には示されていない。図３参照）に対応するステータ
スレジスタ207aに格納されたデータを上位の８ビットデ
ータとして１６ビットデータバス212を介して伝達す
る。

【０１０７】フラッシュメモリ２は、２つのステータス
レジスタ207a,bに格納されたデータのデータバス212へ
の出力を制御するデータ切り換え回路209を備えている
ので、コマンドステートマシン202から信号（Ｌ，Ｌ，
Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｌ，Ｈ）を出力することで、
データバス212の下位のビット線のみならず、データバ
ス212上位のビット線にもステータスレジスタ207a,bの
いずれかからのデータを出力することを可能にしてい
る。

【０１０８】つまり、フラッシュメモリ２は、アドレス
を選択する情報に従って選択されたメモリアレイ201a
（図４には示されていない。図３参照）に対応するステ
ータスレジスタ207aからのデータと、選択されなかった
メモリアレイ201b（図４には示されていない。図３参
照）に対応するステータスレジスタ207bからのデータと
を同時にデータバス212に出力できる。

【０１０９】さらに、フラッシュメモリ２は、信号
（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン202（図
４には示されていない。図３参照）から出力すること
で、従来の方法と同様にデータバス212の下位のビット
線のみを使用して、ブロックステータスレジスタ210の
うちの１つのレジスタからの情報を出力することもでき
る

【０１１０】（第３の実施の形態）以下の説明では、不
揮発性半導体記憶装置はフラッシュメモリであるとす
る。しかし、フラッシュメモリ以外の不揮発性メモリに
も本発明は適用され得る。

【０１１１】図３および図４を参照して、第２の実施の
形態と同様の符号を用いてフラッシュメモリを説明す
る。

【０１１２】フラッシュメモリ２は、第２の実施の形態
と異なり、メモリアレイ201bのステータスレジスタ207b
に格納したデータをデータ切り換え回路209のトライス
テートゲート209-6および209-7に入力する代わりに、メ
モリアレイ201bのブロックステータスレジスタ210に格
納されたデータをデータ切り換え回路209のトライステ
ートゲート209-6および209-7に入力する。フラッシュメ
モリ２のその他の構成は、第２の実施の形態と同じであ
る。

【０１１３】以下、図３を参照してフラッシュメモリ２
の動作を説明する。

【０１１４】メモリアレイ201aに対するコマンド211が
入力されると、ライトステートマシーン（ＷＳＭ）203
はメモリアレイ201aに対してコマンド211に対応した動
作（読み出し／消去／書き込みなど）を実行する。メモ
リアレイ201aに対応するロウデコーダ204aはメモリアレ
イ201aのワード線（図示せず）を選択し、コラムデコー
ダ205aはメモリアレイ201aのビット線を選択する。コラ
ムデコーダ205aで選択されたビット線（図示せず）は、
センスアンプ216aで記憶状態をセンスされる。

【０１１５】ブロック選択回路206aは、Ｍ個ある消去ブ
ロック（またはセクタ）から１個のブロックを選択す
る。ブロック選択回路206aによって選択されたブロック
が消去禁止状態（ブロックロック状態）でないときに
は、ライトステートマシーン203は選択されたブロック
のデータを一括して消去する。逆に、ブロック選択回路
206aによって選択されたブロックが消去禁止状態（ブロ
ックロック状態）であるときには、ブロックに格納され
たデータの書き換えは行われない。

【０１１６】これら一連の動作はライトステートマシー
ン203によって制御され、実行結果はデータとしてステ
ータスレジスタ207aおよびブロックステータスレジスタ
210（図３には示されていない。図４参照）に格納され
る。また、ブロックステータスレジスタ210には、各消
去ブロックのロック状態（データの書き換えが禁止され
るように設定された状態）を反映したデータが格納され
る。

【０１１７】メモリアレイ201aに対してデータが書き込
まれているときに、メモリアレイ201bに対する読み出し
がコマンド211として入力されると、メモリアレイ201b
に対応するロウデコーダ204bはメモリアレイ201bのワー
ド線を選択し、メモリアレイ201bに対応するコラムデコ
ーダ205bはメモリアレイ201bのビット線を選択する。メ
モリアレイ201bに対応するコラムデコーダ205bで選択さ
れたメモリアレイ201bのビット線は、メモリアレイ201b
に対応したセンスアンプ216bで記憶状態をセンスされ出
力される。

【０１１８】本実施の形態の形態のフラッシュメモリ２
はデータ切り換え回路209を有しているが、データ切り
換え回路209は、メモリアレイ201a,bに格納されたデー
タ、ステータスレジスタ207a,bに格納されたデータ、ブ
ロックステータスレジスタ210に格納されたデータのう
ちいずれかをデータとして読み出すかを選択する。ブロ
ックアドレスは、Ｎ個（メモリアレイ201aに対応するブ
ロックの数と、メモリアレイ201bに対応するブロックの
数との総数Ｎ）のブロックステータスレジスタ210から
１個のブロックステータスレジスタを選択する。

【０１１９】以下、図４を参照してフラッシュメモリ２
の動作を説明する。

【０１２０】信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、
トライステートゲート209-1および209-2はセンスアンプ
216の出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になった
とき、トライステートゲート209-3はブロックステータ
スレジスタ210に格納されたデータを下位の８ビットデ
ータとして１６ビットバス212を介して伝達する。

【０１２１】信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、
トライステートゲート209-4は、メモリアレイ201a（図
４には示されていない。図３参照）に対応したステータ
スレジスタ207aに格納されたデータを下位の８ビットデ
ータとして１６ビットデータバス212を介して伝達し、
トライステートゲート209-6は、メモリアレイ201b（図
４には示されていない。図３参照）に対応するブロック
ステータスレジスタ210に格納されたデータを上位の８
ビットデータとして１６ビットデータバス212を介して
伝達する。

【０１２２】信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、
トライステートゲート209-7は、メモリアレイ201bに対
応するブロックステータスレジスタ210に格納したデー
タを下位の８ビットのデータとして１６ビットデータバ
ス212を介して伝達し、トライステートゲート209-5は、
メモリアレイ201aに対応するステータスレジスタ207aに
格納されたデータを上位の８ビットデータとして１６ビ
ットデータバス212を介して伝達する。

【０１２３】フラッシュメモリ２は、ステータスレジス
タ207aと、ブロックステータスレジスタ210のいずれか
との２つのレジスタに格納されたデータのデータバス21
2への出力を制御するデータ切り換え回路209を有してい
るので、コマンドステートマシン202（図４には示され
ていない。図３参照）から信号（Ｌ，Ｌ，Ｈ，Ｌ）や信
号（Ｌ，Ｌ，Ｌ，Ｈ）を出力することで、データバス21
2の下位のビット線のみならず、上位のビット線にも上
記いずれかのレジスタからのデータを出力することを可
能にしている。

【０１２４】つまり、フラッシュメモリ２は、アドレス
を選択する情報に従って選択されたメモリアレイ201aに
対応するステータスレジスタ207aからのデータと、選択
されなかったメモリアレイ201bに対応するブロックステ
ータスレジスタ210からのデータとを同時にデータバス2
12に出力できる。

【０１２５】さらに、フラッシュメモリ２は、信号
（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン202から
出力することで、従来の方法と同様にデータバス212の
下位のビット線のみを使用して、ブロックステータスレ
ジスタ210からのデータを出力することもできる。

【０１２６】（第４の実施の形態）以下の説明では、不
揮発性半導体記憶装置はフラッシュメモリであるとす
る。しかし、フラッシュメモリ以外の不揮発性メモリに
も本発明は適用され得る。

【０１２７】図３および図４を参照して、第２の実施の
形態と同様の符号を用いてフラッシュメモリを説明す
る。

【０１２８】フラッシュメモリ２は、第２の実施の形態
と異なり、メモリアレイ201bのステータスレジスタ207b
に格納したデータをデータ切り換え回路209のトライス
テートゲート209-6および209-7に入力する代わりに、メ
モリアレイ201aのブロックステータスレジスタ210に格
納されたデータをデータ切り換え回路209のトライステ
ートゲート209-6および209-7に入力する。フラッシュメ
モリ２のその他の構成は、第２の実施の形態と同じであ
る。

【０１２９】以下、図３を参照してフラッシュメモリ２
の動作を説明する。

【０１３０】メモリアレイ201aに対するコマンドが入力
されると、ライトステートマシーン（ＷＳＭ）203はメ
モリアレイ201aに対してコマンド211に対応した動作
（読み出し／消去／書き込みなど）を実行する。メモリ
アレイ201aに対応するロウデコーダ204aはメモリアレイ
201aのワード線を選択し、コラムデコーダ205aはメモリ
アレイ201aのビット線を選択する。コラムデコーダ205a
で選択されたビット線はセンス回路216aで記憶状態をセ
ンスされる。

【０１３１】ブロック選択回路206aは、Ｍ個ある消去ブ
ロック（またはセクタ）から１個のブロックを選択す
る。ブロック選択回路206aが選択したブロックが消去禁
止状態（ブロックロック状態）でないときには、ライト
ステートマシーン203は、選択されたブロックのデータ
を一括して消去する。逆に、ブロック選択回路206aが選
択したブロックが消去禁止状態（ブロックロック状態）
であるときには、ブロックに格納されたデータの書き換
えは行われない。

【０１３２】これら一連の動作はライトステートマシー
ン203が制御し、実行結果をデータとしてステータスレ
ジスタ207aおよびブロックステータスレジスタ210（図
３には示されていない。図４参照）に格納する。また、
ブロックステータスレジスタ210には、各消去ブロック
のロック状態（データの書き換えが禁止されるように設
定された状態）を反映したデータが格納される。

【０１３３】メモリアレイ201aに対してデータが書き込
まれているときに、メモリアレイ201bに対する読み出し
がコマンドとして入力されると、メモリアレイ201bに対
応するロウデコーダ204bはメモリアレイ201bのワード線
を選択し、メモリアレイ201bに対応するコラムデコーダ
205bはメモリアレイ201bのビット線を選択する。メモリ
アレイ201bに対応するコラムデコーダ205bで選択された
メモリアレイ201bのビット線は、メモリアレイ201bに対
応したセンス回路216bで記憶状態をセンスされ、出力さ
れる。

【０１３４】フラッシュメモリ２はデータ切り換え回路
209を有している。データ切り換え回路209は、メモリア
レイ201a,bに格納されたデータ、ステータスレジスタ20
7a,bに格納されたデータ、ブロックステータスレジスタ
210に格納されたデータのうちいずれかをデータとして
読み出すかを選択する。ブロックアドレスによってデー
タ切り換え回路209は、Ｎ個（メモリアレイ201aに対応
するブロックの数と、メモリアレイ201bに対応するブロ
ックの数との総数Ｎ）のブロックステータスレジスタ21
0から１個のブロックステータスレジスタを選択する。

【０１３５】以下、図４を参照してフラッシュメモリ２
の動作を説明する。

【０１３６】信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、
トライステートゲート209-1および209-2はセンスアンプ
216の出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になった
とき、トライステートゲート209-3はブロックステータ
スレジスタ210に格納されたデータを下位の８ビットデ
ータとして１６ビットバスを介して伝達する。

【０１３７】信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、
トライステートゲート209-4は、メモリアレイ201aに対
応したステータスレジスタ207aに格納されたデータを下
位の８ビットデータとして１６ビットデータバスを介し
て伝達し、トライステートゲート209-6は、メモリアレ
イ201aに対応するブロックステータスレジスタ210に格
納されたデータを上位の８ビットデータとして１６ビッ
トデータバス212を介して伝達する。

【０１３８】信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、
トライステートゲート209-7は、メモリアレイ201aに対
応するブロックステータスレジスタ210に格納したデー
タを下位の８ビットのデータとして１６ビットデータバ
ス212を介して伝達し、トライステートゲート209-5は、
メモリアレイ201aに対応するステータスレジスタ207aに
格納されたデータを上位の８ビットデータとして１６ビ
ットデータバス212を介して伝達する。

【０１３９】フラッシュメモリ２は、ステータスレジス
タ207aと、ブロックステータスレジスタ210のうちのい
ずれかの２つのレジスタに格納されたデータのデータバ
ス212への出力を制御するデータ切り換え回路209を有し
ているので、コマンドステートマシン202から信号
（Ｌ，Ｌ，Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｌ，Ｈ）を出力す
ることで、データバス212の下位のビット線のみなら
ず、上位のビット線にも上記いずれかのレジスタからの
データを出力することを可能にしている。

【０１４０】つまり、フラッシュメモリ２は、アドレス
を選択する情報に従って選択されたメモリアレイ201aに
対応するステータスレジスタ207aからのデータと、メモ
リアレイ201aに対応するブロックステータスレジスタ21
0からのデータとを同時にデータバス212に出力できる。

【０１４１】さらに、フラッシュメモリ２は、信号
（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン202から
出力することで、従来の方法と同様にデータバス212の
下位のビット線のみを使用して、ブロックステータスレ
ジスタ210からのデータを出力することもできる。

【０１４２】本発明の不揮発性半導体記憶装置におい
て、メモリセルは、図５に示されるような従来のメモリ
セルでもよいし、ＤＲＡＭのキャパシタとして強誘電体
薄膜を用いたメモリセルや、ゲート酸化膜として強誘電
体薄膜を用いたメモリセルでもよい。ゲート酸化膜とし
て強誘電体薄膜を用いたメモリセルは、分極反転を利用
しており、従来のゲート酸化膜のように薄層のトンネル
酸化膜を用いなくともよいため、高密度での集積化が可
能となる。

【０１４３】本発明の不揮発性半導体記憶装置におい
て、メモリアレイのデータを消去した状態は、メモリセ
ルのＶ_thの値が低の状態に対応している場合に限ったも
のではない。つまり、本発明の不揮発性半導体記憶装置
では、メモリセルのＶ_thが大である状態が消去に対応し
ていても、同様の効果を上げることができる。この場合
は、メモリセルのＶ_thの値を一括して大きくすることで
プログラムし、個々のメモリセルのＶ_thの値を低にする
ことで必要なデータを格納するとよい。

【０１４４】

【発明の効果】本発明は、以上説明したように、ステー
タスレジスタからの第１データおよびブロックステータ
スレジスタからの第２データからのデータバスへの出力
を制御回路が制御し、第１のデータの出力と第２のデー
タの出力とが同時に行われるので、１回の読み出しで２
つのレジスタのデータを読むことができ、処理時間を短
縮できる。また、従来の不揮発性半導体記憶装置と同様
に１回の読み出しで１つのレジスタのデータを読むこと
もでき、従来の不揮発性半導体記憶装置との互換性を保
つこともできる。

【０１４５】また、本発明の不揮発性半導体記憶装置
は、アドレスを選択する情報に従って選択された１つの
メモリアレイに対応するステータスレジスタからの第１
データと、選択されなかった他のメモリアレイのうちの
１つのメモリアレイに対応するステータスレジスタから
の第２データとのデータバスへの出力を制御回路が制御
し、第１データの出力と第２データの出力とが同時に行
われ、選択されたメモリアレイへの書き込みと他の１つ
のメモリアレイからの読み出しとが同時に行われるの
で、１回の読みだし動作で２つのレジスタのデータを読
むことが可能であり、処理時間を短縮できる。また、１
回の読み出し動作で２チップ分のレジスタの状態を示す
データを読み出すことができ、ユーザがチップの状況を
容易く知ることができる。また、１チップ内に２チップ
分のメモリアレイを備えることが可能であり、加えて２
チップのメモリアレイを使用したときと同様な動作が可
能であるので、２チップでメモリアレイを構成したとき
よりも余分な回路を削り、チップ面積を削減することが
できる。さらに、従来の不揮発性半導体記憶装置と同様
に１回の読み出しで１つのレジスタのデータを読むこと
もでき、従来の不揮発性半導体記憶装置との互換性を保
つこともできる。

【０１４６】また、本発明の不揮発性半導体記憶装置
は、アドレスを選択する情報に従って選択された１つの
メモリアレイに対応するステータスレジスタからの第１
データと、該選択された１つのメモリアレイに対応する
ブロックステータスレジスタからの第２データとのデー
タバスへの出力を制御回路が制御し、第１データと第２
データとの出力がが同時に行われるため、１回の読み出
しで２つのレジスタのデータを読むことができ、処理時
間を短縮できる。また、１回の読み出しで２チップ分の
レジスタの状態を知ることができ、ユーザが容易にチッ
プの状況を知ることができる。さらに、従来の不揮発性
半導体記憶装置と同様に１回の読み出しで１つのレジス
タのデータを読むこともでき、従来の不揮発性半導体記
憶装置との互換性を保つこともできる。

【０１４７】また、本発明の不揮発性半導体記憶装置
は、ステータスレジスタからの第１データと、第１デー
タと異なる第２データとのデータバスへの出力を制御回
路が制御し、第１データと第２データとの出力が同時に
行われるため、１回の読み出しで２つのデータを読むこ
とができ、処理時間を短縮できる。また、従来の不揮発
性半導体記憶装置と同様に１回の読み出しで１つのレジ
スタのデータを読むこともでき、従来の不揮発性半導体
記憶装置との互換性を保つこともできる。

【０１４８】さらに、本発明の不揮発性半導体記憶装置
は、ブロックステータスレジスタからの第１データと、
第１データと異なる第２データとのデータバスへの出力
を制御回路が制御し、第１データと第２データとの出力
とが同時に行われるため、１回の読み出しで２つのデー
タを読むことができ、処理時間を短縮できる。また、従
来の不揮発性半導体記憶装置と同様に１回の読み出しで
１つのレジスタのデータを読むこともでき、従来の不揮
発性半導体記憶装置との互換性を保つこともできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置１の構成を示す図である。

【図２】図１に示されるデータ切り換え回路109の構成
を示す図である。

【図３】本発明の第２の実施の形態の不揮発性半導体記
憶装置２の構成を示す図である。

【図４】図３に示されるデータ切り換え回路209の構成
を示す図である。

【図５】従来のフラッシュメモリのメモリセル３を示す
図である。

【図６】従来のステータスレジスタ（ＳＲ）に格納され
たデータを示す図である。

【図７】従来のブロックステータスレジスタ（ＢＳＲ）
に格納されたデータを示す図である。

【符号の説明】

２フラッシュメモリ 201a,b メモリアレイ 202 コマンドステートマシーン 203 ライトステートマシーン 207a,b ステータスレジスタ 209 データ切り換え回路 210 ブロックステータスレジスタ 212 データバス

Claims

【特許請求の範囲】

【請求項１】複数のブロックを有するメモリアレイ
と、該メモリアレイの状態を示す第１データを格納する
ステータスレジスタと、該複数のブロックのうちの１つ
の状態を示す第２データを格納するブロックステータス
レジスタと、該第１データおよび該第２データのデータ
バスへの出力を制御する制御回路とを備え、該データバ
スのビット数は、該第１データのビット数と該第２のデ
ータのビット数とを加えたものと等しいかまたは大き
く、該制御回路は、該第１のデータと該第２のデータと
が該データバスに同時に出力されるように該第１データ
および第２データの該データバスへの出力を制御する、
不揮発性半導体記憶装置。
【請求項２】前記第１データが、前記第２データより
下位のデータとして前記データバスに出力される、請求
項１に記載の不揮発性半導体記憶装置。
【請求項３】前記第２データが、前記第１データより
下位のデータとして前記データバスに出力される、請求
項１に記載の不揮発性半導体記憶装置。
【請求項４】複数のメモリアレイと、該複数のメモリ
アレイのうちの１つの状態を示すデータを格納するステ
ータスレジスタと、該ステータスレジスタに格納された
該データのデータバスへの出力を制御する制御回路とを
備え、アドレスを選択する情報に従って該複数のメモリ
アレイのうちから１つのメモリアレイが選択され、該選
択されたメモリアレイに対応するステータスレジスタか
ら第１データが出力され、選択されなかった他のメモリ
アレイのうちの１つのメモリアレイに対応するステータ
スレジスタから第２データが出力され、該データバスの
ビット数は、該第１データのビット数と該第２データの
ビット数とを加えたものと等しいかまたは大きく、該制
御回路は、該第１データと該第２データとが該データバ
スに同時に出力されるように該第１データおよび該第２
データの該データバスへの出力を制御し、該選択された
メモリアレイへの書き込みと該他の１つのメモリアレイ
からの読み出しとが同時に行われる、不揮発性半導体記
憶装置。
【請求項５】前記複数のメモリアレイが１つのチップ
内に形成されている、請求項４に記載の不揮発性半導体
記憶装置。
【請求項６】各々が複数のブロックを有する複数のメ
モリアレイと、該複数のメモリアレイの１つの状態を示
す第１データを格納する複数のステータスレジスタと、
該複数のブロックのうちの１つの状態を示す第２データ
を格納する複数のブロックステータスレジスタと、該第
１データおよび該第２データのデータバスへの出力を制
御する制御回路とを備え、該複数のステータスレジスタ
の各々と該複数のブロックステータスレジスタの各々と
は該複数のメモリアレイの各々に対応し、アドレスを選
択する情報に従って該複数のメモリアレイのうちから１
つのメモリアレイが選択され、該選択されたメモリアレ
イに対応するステータスレジスタから第１データが出力
され、該選択されたメモリアレイに対応するブロックス
テータスレジスタから第２データが出力され、該データ
バスのビット数は、該第１データのビット数と該第２デ
ータのビット数とを加えたものと等しいかまたは大き
く、該第１のデータと該第２のデータとが該データバス
に同時に出力されるように該第１データおよび該第２デ
ータの該データバスへの出力を制御する、不揮発性半導
体記憶装置。
【請求項７】複数のブロックを有するメモリアレイ
と、該メモリアレイのうちの１つの状態を示す第１デー
タを格納したステータスレジスタと、該第１データおよ
び該第１データと異なる第２データのデータバスへの出
力を制御する制御回路とを備え、該データバスのビット
数は、該第１データのビット数と該第２データのビット
数とを加えたものと等しいかまたは大きく、該第１デー
タと該第２データとが該データバスに同時に出力される
ように該第１データおよび該第２データの該データバス
への出力を制御する、不揮発性半導体記憶装置。
【請求項８】複数のブロックを有するメモリアレイ
と、該複数のブロックのうちの１つの状態を示す第１デ
ータを格納するブロックステータスレジスタと、該第１
データおよび該第１データと異なる第２データのデータ
バスへの出力を制御する制御手段とを備え、該データバ
スのビット数は、該第１データのビット数と該第２のデ
ータのビット数とを加えたものと等しいかまたは大き
く、該第１データと該第２データとが該データバスに同
時に出力されるように該第１データおよび該第２データ
の該データバスへの出力を制御する、不揮発性半導体記
憶装置。