JPH02103650A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、番地毎に所定のデータの書込みおよび読み出
しが行なえるメモリを有するデータ処理装置に関する。

〔従来の技術〕

従来のデータ処理装置には、転送されて来るイメージデ
ータを蓄積するメモリ装置を有しているものがある。こ
のメモリ装置には、ＭＨ方式、ＭＲ方式、ＭＭＲ方式等
で圧縮された圧縮データが外部装置から伸長回路に転送
され、さらに該伸長回路によって伸長された伸長データ
（元のイメージデータ）が蓄積される。

ところで、外部装置から伸長回路への転送時や伸長回路
による圧縮データの伸長時等に、データのエラーが発生
し、全てのデータを元のイメージデータに戻すことが不
可能な場合が発生する。

このような場合、メモリ装置に蓄積されるイメージデー
タが、中央処理装置（ＣＰＵ）によってリアルタイムで
読み出されてプリンター等に送出されるようなアプリケ
ーションにおいては、途中でエラーが発生し、そのエラ
ー発生時以降のデータが元のデータに再現出来ない場合
、当該エラー発生時以降のイメージデータを全てＯ（ゼ
ロ）のデータとして掻うケースが一般的である。

すなわち、第２図に示すように、メモリ装置に蓄積され
るべくイメージデータＤのうち、データＤ１までメモリ
装置に書き込まれ、アドレス値ＡＥに対応する記憶場所
に格納されるべくデータにエラーが発生した場合、ＣＰ
Ｕは、エラー発生時以降の残りのイメージデータＤ２を
全て０（ゼロ）のデータとしてメモリ装置に書込んだり
、あるいはメモリ装置からプリンターへのデータ転送処
理の際に、上記アドレス値ＡＥを認識し、当該アドレス
値ＡＥ以降のデータを全て０（ゼロ）にするような処理
を行っている。

従って、エラー発生時以降においては、プリンターには
０（ゼロ）のデータが入力されることになり、記録紙に
は画像がプリントされない。

〔発明が解決しようとする課題〕

ところで、上記従来のデータ処理装置では、エラー発生
以降のイメージデータ分に関しては、メモリ装置に０（
ゼロ）のデータを書込んだり、あるいはメモリ装置から
プリンターへのデータ転送時にエラー発生以降のイメー
ジデータ分を０（ゼロ）にするような処理を行わなけれ
ばならず、エラー発生時以降のデータ処理に時間がかか
つてしまうという欠点があった。

またメモリ装置には、エラー発生以降のイメージデータ
分に関しては、イメージデータでない０（ゼロ）のデー
タが書込まれるため、メモリを有効に利用することがで
きないという欠点があった。

本発明は上記欠点を解消し、エラー発生時以降のデータ
処理を迅速に行うことのできるデータ処理装置を提供す
ることを目的とする。

〔課題を解決するための手段および作用〕本発明では、
番地毎に所定のデータの書込みおよび読み出しが行なえ
るメモリと、特定番地を記憶する記憶手段と、前記メモ
リに対しアクセスするアクセス番地と前記特定番地とを
比較し、当該アクセス番地が前記特定番地以上の場合に
は当該メモリからのデータの出力を禁止させ、０（ゼロ
）を出力するＯ（ゼロ）出力手段とを具えており、アク
セス番地が特定番地より小さい場合では、メモリからア
クセス番地に対応する記憶領域に格納されているデータ
が読み出され、一方、アクセス番地が特定番地以上の場
合では、０（ゼロ）出力手段は０（ゼロ）を示すデータ
を出力する。

〔実施例〕

以下、本発明に係るデータ処理装置の実施例を添附図面
を参照して説明する。

第１図は本発明に係るデータ処理装置の一実施例を示す
ブロック図であり、同図において、データ処理装置は、
メモリ回路部１と０（ゼロ）出力回路部２とを有してお
り、メモリ回路部１は、メモリ３と、アドレスバッファ
４と、双方向３ステートバツフアであるデータバッファ
５とを有している。一方、０（ゼロ）出力回路部２は、
アドレスレジスタ６と、コンパレータ７と、ＯＲ回路（
負論理）８Ａおよび８Ｂと、ノット回路８Ｃと、方向制
御信号入力端子ＤＩＲにローレベル（以下、“Ｌ”とい
う）の信号が入力されることにより、オール０を示すデ
ータを出力する３ステートバツフアであるデータバッフ
ァ９とを有している。

アドレスバッファ４は、アドレスバスＡＯ〜Ａｎを経て
入力したアドレス値を示すアドレスデータを一時的に記
憶する。そのアドレスデータは、アドレスバスＩＡＯ〜
ＩＡｎを介してメモリ３およびコンパレータ７に入力さ
れる。

データバッファ５は、方向制御信号入力端子ＤＩＲに入
力されるライトイネーブル信号に基づいて、図示しない
中央処理装置（ＣＰＵ）側のデータバスＤＯ〜Ｄ７を経
て入力したデータを一時記憶すると共に、方向制御信号
入力端子ＤＩＲに入力されるリードイネーブル信号に基
づいてデータバスＩＤＯ〜ＩＤ７を経て入力されたデー
タを一時的に記憶する。

アドレスレジスタ６は、図示しないＣＰＵからアクセス
可能なレジスタであり、ＣＰＵによって設定されたアド
レス値を示すアドレスデータをラッチする。

コンパレータ７は、上記アドレスバッフＴ４からのアド
レス値４Ａを示すアドレスデータと前記アドレスレジス
タ６からのアドレス値６Ａを示すアドレスデータとを比
較し、アドレス値４Ａがアドレス値６Ａより小さい場合
には、ハイレベル（以下、“Ｈ”という）の信号を出力
し、反対にアドレス値４Ａがアドレス（ａ６Ａ６Ａの場
合は、“Ｌ”の信号を出力する。

コンパレータ７から出力された出力信号は、ＯＲ回路（
負論理＞８Ａの一方の入力端子に入力されるとともに、
ノット回路８Ｃを介してＯＲ回路（負論理）８Ｂの一方
の入力端子に入力される。

またＯＲ回路８Ａおよび８Ｂのそれぞれの他方の入力端
子には、データバッファ５あるいはデータバッファ９の
いずれかを選択するためのチップセレクト信号ＭＥＭＣ
３が入力される。

ここで、コンパレータ７からＨ″の信号が出力された場
合には、ＯＲ回路８Ａからは、一方の入力端子に“Ｈ”
の信号が入力されるため、チップセレクト信号ｍで）に
関係なく“Ｈ”の信号が出力され、ＯＲ回路８Ｂからは
、一方の入力端子に“Ｌ”の信号が入力されるため、チ
ップセレクト信号ＭＥＭＣ３の“Ｌ”の信号の立ち下が
りに同期して“Ｌ″の信号が出力される。

このようにしてＯＲ回路８Ａから出力された“Ｈ″の信
号は、データバッファ９の出力イネーブル信号入力端子
Ｇに入力される。これによりデータバッファ９は、フロ
ーティング状態となる。

またＯＲ回路８Ｂから出力された“Ｌ”の信号は、デー
タバッファ５の出力イネーブル信号入力端子Ｇに入力さ
れる。これにより、データバッファ５はアクティブ状態
となる。この時、ＣＰＵＩＩＩＩのデータバスＤＯ〜Ｄ
７からのデータをデータバッファ５を介してメモリ３へ
書き込んだり、　あるいはメモリ３から読み出したデー
タをデータバッファ５を介してデータバスＤＯ〜Ｄ７に
出力することができる。

次に、コンパレータ７から“Ｈ”から′Ｌ”に変化した
信号が出力された場合は、ＯＲ回路８Ａからは、一方の
入力端子にＨ”から“Ｌ”に変化した信号が入力される
ので、チップセレクト信号ＭＥＭＣ３のＬ”の信号の立
ち下がりに同期して“Ｌ”の信号が出力される。データ
バッファ９は、出力イネーブル信号入力端子Ｇに′Ｌ″
の信号が入力されることにより、０を示すデータをデー
タバスＤＯ〜Ｄ７に出力する。

一方、ＯＲ回路８Ｂからは、一方の入力端子に“Ｌ”か
ら“Ｈ”に変化した信号が入力されるなめ、チップセレ
クト信号ＭＥＭＣ８に関係なく“Ｈ′″の信号が出力さ
れる。ここで、データバッファ５は、出力イネーブル信
号入力端子Ｇに“Ｌ″の信号が入力されることにより、
７０−ティング状態となる。この時、メモリ３へのデー
タの書き込み、あるいはメモリ３からのデータの読み出
しを行うことはできない。

次に、上記データ処理装置の、伸長されたデータ（元の
イメージデータ）をメモリ３に書き込みしている途中に
エラーが発生した場合のデータ処理動作を説明する。

第１図に示すように、ＣＰＵ側のデータバスＤＯ〜Ｄ７
に出力されている伸長されたデータ（元のイメージデー
タ）が、データバッファ５およびデータバスＩＤＯ〜Ｉ
Ｄ７を介してメモリ３に書き込みされている途中に、例
えば、第２図に示したように、アドレス値ＡＥに対応す
る記憶場所に格納されるべくデータにエラーが発生した
場合、ＣＰＵは、エラー発生時のアドレス値ＡＥを認識
し、そのアドレス値ＡＥをアドレスレジスタ６に記録す
るとともに、メモリ３への伸長されたデータの書き込み
を停止させる。すなわち、メモリ３には、エラー発生時
以降については、データは書き込まれないことになる。

続いて、上記メモリ３に記憶されたデータを読出す場合
の動作を説明する。

まず、メモリ３に記憶されたイメージデータを読み出す
べくアドレス値が指定されると、コンパレータ７からは
、一方の入力端子に入力さるアドレスバッファ４からの
アドレス値と、他方の入力端子に入力されるアドレスレ
ジスタ６からのエラー発生時のアドレス値ＡＥとを比較
した結果の出力信号、すなわち、アドレスバッファ４か
らのアドレス値がアドレス値ＡＥより小さい場合には、
Ｈ″の信号が出力され、またアドレスバッファ４からの
アドレス値がアドレス値ＡＥ以上の場合は′Ｌ″の信号
が出力される。

このように、コンパレータ７から“Ｈ″の信号が出力さ
れると、データバッファ５がアクティブ状態になるので
、メモリ３からは、アクセスされたイメージデータ（伸
長されたデータ）が出力される。一方、コンパレータ７
から“Ｌ”の信号が出力されると、データバッファ５は
フローティング状態になり、代わってデータバッファ９
がアクティブ状態となる。従って、データバッファ９か
らは、データバスＤｏ〜Ｄ７に０を示すデータが出力さ
れる。

なお、上記メモリ３を通常のメモリとして使用する場合
は、アドレスレジスタ６にオール１を記録しておくこと
により、メモリのどの部分をアクセスしてもメモリの内
容をデータバッファ５を介してＣＰＵ側のデータバスＤ
Ｏ〜Ｄ７に出力させることができる。

上記実施例によれば、エラーが発生するまでは、正常に
伸長されたデータをアクセスし、エラー発生時以降につ
いては、オール０（ゼロ）のデータをアクセスすること
になるので、プリンタ出力は、エラー発生以降の部分を
オール白とすることが可能となる。

また、上記実施例よれば、プリンタ出力処理の中でエラ
ーを意識する必要がなく、またエラー発生以降のデータ
については、メモリへの書き込みは行わず、さらにオー
ル０のデータを書き込む必要もないので、データ処理を
迅速に行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、アクセス番地が特
定番地より小さい場合では、メモリからアクセス番地に
対応する記憶領域に格納されているデータが読み出され
、一方、アクセス番地が特定番地以上の場合では、０（
ゼロ）出力手段から０（ゼロ）を示すデータを出力する
ようにしたので、エラー発生以降のデータに関しては、
０（ゼロ）を示すデータをメモリに書き込む必要がなく
なり、エラーが発生した際のデータ処理を迅速に行うこ
とができるとともに、メモリを有効に利用することがで
きる利点がある。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一実施例を示す
ブロック図、第２図はメモリ内容を説明するための説明
図である。 １・・・メモリ回路部、２・・・０（ゼロ）出力回路部
、３・・・メモリ、４・・・アドレスバッファ、５，９
・・・データバッファ、６・・・アドレスレジスタ、７
・・・コンパレータ、８Ａ、８Ｂ・・・ＯＲ回路（負論
理）、８Ｃ・・・ノット回路。 第２図

Claims (1)

1. 【特許請求の範囲】 番地毎に所定のデータの書込みおよび読み出しが行なえ
   るメモリを有するデータ処理装置において、 特定番地を記憶する記憶手段と、 前記メモリに対しアクセスするアクセス番地と前記特定
   番地とを比較し、当該アクセス番地が前記特定番地以上
   の場合には当該メモリからのデータの出力を禁止させ、
   ０（ゼロ）を出力する０（ゼロ）出力手段と を具えたことを特徴とするデータ処理装置。