JPH02103650A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02103650A JPH02103650A JP63256399A JP25639988A JPH02103650A JP H02103650 A JPH02103650 A JP H02103650A JP 63256399 A JP63256399 A JP 63256399A JP 25639988 A JP25639988 A JP 25639988A JP H02103650 A JPH02103650 A JP H02103650A
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- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006837 decompression Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- VJTAZCKMHINUKO-UHFFFAOYSA-M chloro(2-methoxyethyl)mercury Chemical compound [Cl-].COCC[Hg+] VJTAZCKMHINUKO-UHFFFAOYSA-M 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、番地毎に所定のデータの書込みおよび読み出
しが行なえるメモリを有するデータ処理装置に関する。
しが行なえるメモリを有するデータ処理装置に関する。
従来のデータ処理装置には、転送されて来るイメージデ
ータを蓄積するメモリ装置を有しているものがある。こ
のメモリ装置には、MH方式、MR方式、MMR方式等
で圧縮された圧縮データが外部装置から伸長回路に転送
され、さらに該伸長回路によって伸長された伸長データ
(元のイメージデータ)が蓄積される。
ータを蓄積するメモリ装置を有しているものがある。こ
のメモリ装置には、MH方式、MR方式、MMR方式等
で圧縮された圧縮データが外部装置から伸長回路に転送
され、さらに該伸長回路によって伸長された伸長データ
(元のイメージデータ)が蓄積される。
ところで、外部装置から伸長回路への転送時や伸長回路
による圧縮データの伸長時等に、データのエラーが発生
し、全てのデータを元のイメージデータに戻すことが不
可能な場合が発生する。
による圧縮データの伸長時等に、データのエラーが発生
し、全てのデータを元のイメージデータに戻すことが不
可能な場合が発生する。
このような場合、メモリ装置に蓄積されるイメージデー
タが、中央処理装置(CPU)によってリアルタイムで
読み出されてプリンター等に送出されるようなアプリケ
ーションにおいては、途中でエラーが発生し、そのエラ
ー発生時以降のデータが元のデータに再現出来ない場合
、当該エラー発生時以降のイメージデータを全てO(ゼ
ロ)のデータとして掻うケースが一般的である。
タが、中央処理装置(CPU)によってリアルタイムで
読み出されてプリンター等に送出されるようなアプリケ
ーションにおいては、途中でエラーが発生し、そのエラ
ー発生時以降のデータが元のデータに再現出来ない場合
、当該エラー発生時以降のイメージデータを全てO(ゼ
ロ)のデータとして掻うケースが一般的である。
すなわち、第2図に示すように、メモリ装置に蓄積され
るべくイメージデータDのうち、データD1までメモリ
装置に書き込まれ、アドレス値AEに対応する記憶場所
に格納されるべくデータにエラーが発生した場合、CP
Uは、エラー発生時以降の残りのイメージデータD2を
全て0(ゼロ)のデータとしてメモリ装置に書込んだり
、あるいはメモリ装置からプリンターへのデータ転送処
理の際に、上記アドレス値AEを認識し、当該アドレス
値AE以降のデータを全て0(ゼロ)にするような処理
を行っている。
るべくイメージデータDのうち、データD1までメモリ
装置に書き込まれ、アドレス値AEに対応する記憶場所
に格納されるべくデータにエラーが発生した場合、CP
Uは、エラー発生時以降の残りのイメージデータD2を
全て0(ゼロ)のデータとしてメモリ装置に書込んだり
、あるいはメモリ装置からプリンターへのデータ転送処
理の際に、上記アドレス値AEを認識し、当該アドレス
値AE以降のデータを全て0(ゼロ)にするような処理
を行っている。
従って、エラー発生時以降においては、プリンターには
0(ゼロ)のデータが入力されることになり、記録紙に
は画像がプリントされない。
0(ゼロ)のデータが入力されることになり、記録紙に
は画像がプリントされない。
ところで、上記従来のデータ処理装置では、エラー発生
以降のイメージデータ分に関しては、メモリ装置に0(
ゼロ)のデータを書込んだり、あるいはメモリ装置から
プリンターへのデータ転送時にエラー発生以降のイメー
ジデータ分を0(ゼロ)にするような処理を行わなけれ
ばならず、エラー発生時以降のデータ処理に時間がかか
つてしまうという欠点があった。
以降のイメージデータ分に関しては、メモリ装置に0(
ゼロ)のデータを書込んだり、あるいはメモリ装置から
プリンターへのデータ転送時にエラー発生以降のイメー
ジデータ分を0(ゼロ)にするような処理を行わなけれ
ばならず、エラー発生時以降のデータ処理に時間がかか
つてしまうという欠点があった。
またメモリ装置には、エラー発生以降のイメージデータ
分に関しては、イメージデータでない0(ゼロ)のデー
タが書込まれるため、メモリを有効に利用することがで
きないという欠点があった。
分に関しては、イメージデータでない0(ゼロ)のデー
タが書込まれるため、メモリを有効に利用することがで
きないという欠点があった。
本発明は上記欠点を解消し、エラー発生時以降のデータ
処理を迅速に行うことのできるデータ処理装置を提供す
ることを目的とする。
処理を迅速に行うことのできるデータ処理装置を提供す
ることを目的とする。
〔課題を解決するための手段および作用〕本発明では、
番地毎に所定のデータの書込みおよび読み出しが行なえ
るメモリと、特定番地を記憶する記憶手段と、前記メモ
リに対しアクセスするアクセス番地と前記特定番地とを
比較し、当該アクセス番地が前記特定番地以上の場合に
は当該メモリからのデータの出力を禁止させ、0(ゼロ
)を出力するO(ゼロ)出力手段とを具えており、アク
セス番地が特定番地より小さい場合では、メモリからア
クセス番地に対応する記憶領域に格納されているデータ
が読み出され、一方、アクセス番地が特定番地以上の場
合では、0(ゼロ)出力手段は0(ゼロ)を示すデータ
を出力する。
番地毎に所定のデータの書込みおよび読み出しが行なえ
るメモリと、特定番地を記憶する記憶手段と、前記メモ
リに対しアクセスするアクセス番地と前記特定番地とを
比較し、当該アクセス番地が前記特定番地以上の場合に
は当該メモリからのデータの出力を禁止させ、0(ゼロ
)を出力するO(ゼロ)出力手段とを具えており、アク
セス番地が特定番地より小さい場合では、メモリからア
クセス番地に対応する記憶領域に格納されているデータ
が読み出され、一方、アクセス番地が特定番地以上の場
合では、0(ゼロ)出力手段は0(ゼロ)を示すデータ
を出力する。
以下、本発明に係るデータ処理装置の実施例を添附図面
を参照して説明する。
を参照して説明する。
第1図は本発明に係るデータ処理装置の一実施例を示す
ブロック図であり、同図において、データ処理装置は、
メモリ回路部1と0(ゼロ)出力回路部2とを有してお
り、メモリ回路部1は、メモリ3と、アドレスバッファ
4と、双方向3ステートバツフアであるデータバッファ
5とを有している。一方、0(ゼロ)出力回路部2は、
アドレスレジスタ6と、コンパレータ7と、OR回路(
負論理)8Aおよび8Bと、ノット回路8Cと、方向制
御信号入力端子DIRにローレベル(以下、“L”とい
う)の信号が入力されることにより、オール0を示すデ
ータを出力する3ステートバツフアであるデータバッフ
ァ9とを有している。
ブロック図であり、同図において、データ処理装置は、
メモリ回路部1と0(ゼロ)出力回路部2とを有してお
り、メモリ回路部1は、メモリ3と、アドレスバッファ
4と、双方向3ステートバツフアであるデータバッファ
5とを有している。一方、0(ゼロ)出力回路部2は、
アドレスレジスタ6と、コンパレータ7と、OR回路(
負論理)8Aおよび8Bと、ノット回路8Cと、方向制
御信号入力端子DIRにローレベル(以下、“L”とい
う)の信号が入力されることにより、オール0を示すデ
ータを出力する3ステートバツフアであるデータバッフ
ァ9とを有している。
アドレスバッファ4は、アドレスバスAO〜Anを経て
入力したアドレス値を示すアドレスデータを一時的に記
憶する。そのアドレスデータは、アドレスバスIAO〜
IAnを介してメモリ3およびコンパレータ7に入力さ
れる。
入力したアドレス値を示すアドレスデータを一時的に記
憶する。そのアドレスデータは、アドレスバスIAO〜
IAnを介してメモリ3およびコンパレータ7に入力さ
れる。
データバッファ5は、方向制御信号入力端子DIRに入
力されるライトイネーブル信号に基づいて、図示しない
中央処理装置(CPU)側のデータバスDO〜D7を経
て入力したデータを一時記憶すると共に、方向制御信号
入力端子DIRに入力されるリードイネーブル信号に基
づいてデータバスIDO〜ID7を経て入力されたデー
タを一時的に記憶する。
力されるライトイネーブル信号に基づいて、図示しない
中央処理装置(CPU)側のデータバスDO〜D7を経
て入力したデータを一時記憶すると共に、方向制御信号
入力端子DIRに入力されるリードイネーブル信号に基
づいてデータバスIDO〜ID7を経て入力されたデー
タを一時的に記憶する。
アドレスレジスタ6は、図示しないCPUからアクセス
可能なレジスタであり、CPUによって設定されたアド
レス値を示すアドレスデータをラッチする。
可能なレジスタであり、CPUによって設定されたアド
レス値を示すアドレスデータをラッチする。
コンパレータ7は、上記アドレスバッフT4からのアド
レス値4Aを示すアドレスデータと前記アドレスレジス
タ6からのアドレス値6Aを示すアドレスデータとを比
較し、アドレス値4Aがアドレス値6Aより小さい場合
には、ハイレベル(以下、“H”という)の信号を出力
し、反対にアドレス値4Aがアドレス(a6A6Aの場
合は、“L”の信号を出力する。
レス値4Aを示すアドレスデータと前記アドレスレジス
タ6からのアドレス値6Aを示すアドレスデータとを比
較し、アドレス値4Aがアドレス値6Aより小さい場合
には、ハイレベル(以下、“H”という)の信号を出力
し、反対にアドレス値4Aがアドレス(a6A6Aの場
合は、“L”の信号を出力する。
コンパレータ7から出力された出力信号は、OR回路(
負論理>8Aの一方の入力端子に入力されるとともに、
ノット回路8Cを介してOR回路(負論理)8Bの一方
の入力端子に入力される。
負論理>8Aの一方の入力端子に入力されるとともに、
ノット回路8Cを介してOR回路(負論理)8Bの一方
の入力端子に入力される。
またOR回路8Aおよび8Bのそれぞれの他方の入力端
子には、データバッファ5あるいはデータバッファ9の
いずれかを選択するためのチップセレクト信号MEMC
3が入力される。
子には、データバッファ5あるいはデータバッファ9の
いずれかを選択するためのチップセレクト信号MEMC
3が入力される。
ここで、コンパレータ7からH″の信号が出力された場
合には、OR回路8Aからは、一方の入力端子に“H”
の信号が入力されるため、チップセレクト信号mで)に
関係なく“H”の信号が出力され、OR回路8Bからは
、一方の入力端子に“L”の信号が入力されるため、チ
ップセレクト信号MEMC3の“L”の信号の立ち下が
りに同期して“L″の信号が出力される。
合には、OR回路8Aからは、一方の入力端子に“H”
の信号が入力されるため、チップセレクト信号mで)に
関係なく“H”の信号が出力され、OR回路8Bからは
、一方の入力端子に“L”の信号が入力されるため、チ
ップセレクト信号MEMC3の“L”の信号の立ち下が
りに同期して“L″の信号が出力される。
このようにしてOR回路8Aから出力された“H″の信
号は、データバッファ9の出力イネーブル信号入力端子
Gに入力される。これによりデータバッファ9は、フロ
ーティング状態となる。
号は、データバッファ9の出力イネーブル信号入力端子
Gに入力される。これによりデータバッファ9は、フロ
ーティング状態となる。
またOR回路8Bから出力された“L”の信号は、デー
タバッファ5の出力イネーブル信号入力端子Gに入力さ
れる。これにより、データバッファ5はアクティブ状態
となる。この時、CPUIIIIのデータバスDO〜D
7からのデータをデータバッファ5を介してメモリ3へ
書き込んだり、 あるいはメモリ3から読み出したデー
タをデータバッファ5を介してデータバスDO〜D7に
出力することができる。
タバッファ5の出力イネーブル信号入力端子Gに入力さ
れる。これにより、データバッファ5はアクティブ状態
となる。この時、CPUIIIIのデータバスDO〜D
7からのデータをデータバッファ5を介してメモリ3へ
書き込んだり、 あるいはメモリ3から読み出したデー
タをデータバッファ5を介してデータバスDO〜D7に
出力することができる。
次に、コンパレータ7から“H”から′L”に変化した
信号が出力された場合は、OR回路8Aからは、一方の
入力端子にH”から“L”に変化した信号が入力される
ので、チップセレクト信号MEMC3のL”の信号の立
ち下がりに同期して“L”の信号が出力される。データ
バッファ9は、出力イネーブル信号入力端子Gに′L″
の信号が入力されることにより、0を示すデータをデー
タバスDO〜D7に出力する。
信号が出力された場合は、OR回路8Aからは、一方の
入力端子にH”から“L”に変化した信号が入力される
ので、チップセレクト信号MEMC3のL”の信号の立
ち下がりに同期して“L”の信号が出力される。データ
バッファ9は、出力イネーブル信号入力端子Gに′L″
の信号が入力されることにより、0を示すデータをデー
タバスDO〜D7に出力する。
一方、OR回路8Bからは、一方の入力端子に“L”か
ら“H”に変化した信号が入力されるなめ、チップセレ
クト信号MEMC8に関係なく“H′″の信号が出力さ
れる。ここで、データバッファ5は、出力イネーブル信
号入力端子Gに“L″の信号が入力されることにより、
70−ティング状態となる。この時、メモリ3へのデー
タの書き込み、あるいはメモリ3からのデータの読み出
しを行うことはできない。
ら“H”に変化した信号が入力されるなめ、チップセレ
クト信号MEMC8に関係なく“H′″の信号が出力さ
れる。ここで、データバッファ5は、出力イネーブル信
号入力端子Gに“L″の信号が入力されることにより、
70−ティング状態となる。この時、メモリ3へのデー
タの書き込み、あるいはメモリ3からのデータの読み出
しを行うことはできない。
次に、上記データ処理装置の、伸長されたデータ(元の
イメージデータ)をメモリ3に書き込みしている途中に
エラーが発生した場合のデータ処理動作を説明する。
イメージデータ)をメモリ3に書き込みしている途中に
エラーが発生した場合のデータ処理動作を説明する。
第1図に示すように、CPU側のデータバスDO〜D7
に出力されている伸長されたデータ(元のイメージデー
タ)が、データバッファ5およびデータバスIDO〜I
D7を介してメモリ3に書き込みされている途中に、例
えば、第2図に示したように、アドレス値AEに対応す
る記憶場所に格納されるべくデータにエラーが発生した
場合、CPUは、エラー発生時のアドレス値AEを認識
し、そのアドレス値AEをアドレスレジスタ6に記録す
るとともに、メモリ3への伸長されたデータの書き込み
を停止させる。すなわち、メモリ3には、エラー発生時
以降については、データは書き込まれないことになる。
に出力されている伸長されたデータ(元のイメージデー
タ)が、データバッファ5およびデータバスIDO〜I
D7を介してメモリ3に書き込みされている途中に、例
えば、第2図に示したように、アドレス値AEに対応す
る記憶場所に格納されるべくデータにエラーが発生した
場合、CPUは、エラー発生時のアドレス値AEを認識
し、そのアドレス値AEをアドレスレジスタ6に記録す
るとともに、メモリ3への伸長されたデータの書き込み
を停止させる。すなわち、メモリ3には、エラー発生時
以降については、データは書き込まれないことになる。
続いて、上記メモリ3に記憶されたデータを読出す場合
の動作を説明する。
の動作を説明する。
まず、メモリ3に記憶されたイメージデータを読み出す
べくアドレス値が指定されると、コンパレータ7からは
、一方の入力端子に入力さるアドレスバッファ4からの
アドレス値と、他方の入力端子に入力されるアドレスレ
ジスタ6からのエラー発生時のアドレス値AEとを比較
した結果の出力信号、すなわち、アドレスバッファ4か
らのアドレス値がアドレス値AEより小さい場合には、
H″の信号が出力され、またアドレスバッファ4からの
アドレス値がアドレス値AE以上の場合は′L″の信号
が出力される。
べくアドレス値が指定されると、コンパレータ7からは
、一方の入力端子に入力さるアドレスバッファ4からの
アドレス値と、他方の入力端子に入力されるアドレスレ
ジスタ6からのエラー発生時のアドレス値AEとを比較
した結果の出力信号、すなわち、アドレスバッファ4か
らのアドレス値がアドレス値AEより小さい場合には、
H″の信号が出力され、またアドレスバッファ4からの
アドレス値がアドレス値AE以上の場合は′L″の信号
が出力される。
このように、コンパレータ7から“H″の信号が出力さ
れると、データバッファ5がアクティブ状態になるので
、メモリ3からは、アクセスされたイメージデータ(伸
長されたデータ)が出力される。一方、コンパレータ7
から“L”の信号が出力されると、データバッファ5は
フローティング状態になり、代わってデータバッファ9
がアクティブ状態となる。従って、データバッファ9か
らは、データバスDo〜D7に0を示すデータが出力さ
れる。
れると、データバッファ5がアクティブ状態になるので
、メモリ3からは、アクセスされたイメージデータ(伸
長されたデータ)が出力される。一方、コンパレータ7
から“L”の信号が出力されると、データバッファ5は
フローティング状態になり、代わってデータバッファ9
がアクティブ状態となる。従って、データバッファ9か
らは、データバスDo〜D7に0を示すデータが出力さ
れる。
なお、上記メモリ3を通常のメモリとして使用する場合
は、アドレスレジスタ6にオール1を記録しておくこと
により、メモリのどの部分をアクセスしてもメモリの内
容をデータバッファ5を介してCPU側のデータバスD
O〜D7に出力させることができる。
は、アドレスレジスタ6にオール1を記録しておくこと
により、メモリのどの部分をアクセスしてもメモリの内
容をデータバッファ5を介してCPU側のデータバスD
O〜D7に出力させることができる。
上記実施例によれば、エラーが発生するまでは、正常に
伸長されたデータをアクセスし、エラー発生時以降につ
いては、オール0(ゼロ)のデータをアクセスすること
になるので、プリンタ出力は、エラー発生以降の部分を
オール白とすることが可能となる。
伸長されたデータをアクセスし、エラー発生時以降につ
いては、オール0(ゼロ)のデータをアクセスすること
になるので、プリンタ出力は、エラー発生以降の部分を
オール白とすることが可能となる。
また、上記実施例よれば、プリンタ出力処理の中でエラ
ーを意識する必要がなく、またエラー発生以降のデータ
については、メモリへの書き込みは行わず、さらにオー
ル0のデータを書き込む必要もないので、データ処理を
迅速に行うことができる。
ーを意識する必要がなく、またエラー発生以降のデータ
については、メモリへの書き込みは行わず、さらにオー
ル0のデータを書き込む必要もないので、データ処理を
迅速に行うことができる。
以上説明したように本発明によれば、アクセス番地が特
定番地より小さい場合では、メモリからアクセス番地に
対応する記憶領域に格納されているデータが読み出され
、一方、アクセス番地が特定番地以上の場合では、0(
ゼロ)出力手段から0(ゼロ)を示すデータを出力する
ようにしたので、エラー発生以降のデータに関しては、
0(ゼロ)を示すデータをメモリに書き込む必要がなく
なり、エラーが発生した際のデータ処理を迅速に行うこ
とができるとともに、メモリを有効に利用することがで
きる利点がある。
定番地より小さい場合では、メモリからアクセス番地に
対応する記憶領域に格納されているデータが読み出され
、一方、アクセス番地が特定番地以上の場合では、0(
ゼロ)出力手段から0(ゼロ)を示すデータを出力する
ようにしたので、エラー発生以降のデータに関しては、
0(ゼロ)を示すデータをメモリに書き込む必要がなく
なり、エラーが発生した際のデータ処理を迅速に行うこ
とができるとともに、メモリを有効に利用することがで
きる利点がある。
第1図は本発明に係るデータ処理装置の一実施例を示す
ブロック図、第2図はメモリ内容を説明するための説明
図である。 1・・・メモリ回路部、2・・・0(ゼロ)出力回路部
、3・・・メモリ、4・・・アドレスバッファ、5,9
・・・データバッファ、6・・・アドレスレジスタ、7
・・・コンパレータ、8A、8B・・・OR回路(負論
理)、8C・・・ノット回路。 第2図
ブロック図、第2図はメモリ内容を説明するための説明
図である。 1・・・メモリ回路部、2・・・0(ゼロ)出力回路部
、3・・・メモリ、4・・・アドレスバッファ、5,9
・・・データバッファ、6・・・アドレスレジスタ、7
・・・コンパレータ、8A、8B・・・OR回路(負論
理)、8C・・・ノット回路。 第2図
Claims (1)
- 【特許請求の範囲】 番地毎に所定のデータの書込みおよび読み出しが行なえ
るメモリを有するデータ処理装置において、 特定番地を記憶する記憶手段と、 前記メモリに対しアクセスするアクセス番地と前記特定
番地とを比較し、当該アクセス番地が前記特定番地以上
の場合には当該メモリからのデータの出力を禁止させ、
0(ゼロ)を出力する0(ゼロ)出力手段と を具えたことを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63256399A JPH02103650A (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63256399A JPH02103650A (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02103650A true JPH02103650A (ja) | 1990-04-16 |
Family
ID=17292139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63256399A Pending JPH02103650A (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02103650A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064238A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ulsi Systems Co Ltd | メモリシステム |
-
1988
- 1988-10-12 JP JP63256399A patent/JPH02103650A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064238A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ulsi Systems Co Ltd | メモリシステム |
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