JPH0196700A - 電子楽器の入力制御装置 - Google Patents

電子楽器の入力制御装置

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JPH0196700A
JPH0196700A JP62254169A JP25416987A JPH0196700A JP H0196700 A JPH0196700 A JP H0196700A JP 62254169 A JP62254169 A JP 62254169A JP 25416987 A JP25416987 A JP 25416987A JP H0196700 A JPH0196700 A JP H0196700A
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signal
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Shigeru Uchiyama
繁 内山
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Casio Computer Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子ギターなどの電子弦楽器を含む各種電子
楽器の入力制御装置に係り、特にその入力波形信号から
最小または最大ピーク点を確実に検出可能なデジタル方
式の電子楽器の入力制御装置に関する。
［従来の技術］ 従来より、自然楽器の演奏操作によって発生する波形信
号からピッチ（基本周波数）を抽出し、電子回路で構成
された音源装置を制御して、人工的に楽音等の音響を得
るようにしたものが種々開発されている。
この種の電子楽器では、入力波形信号のピッチを抽出す
るにあたって、入力波形信号の最大ピーク点間若しくは
最小ピーク点間、又は、これらピーク点のすぐ後のゼロ
クロス点間といったピーク点に関連する点間の時間間隔
を計測すること等が考えられている。このうち、ピーク
点間を計１１１ｊするものとして、例えば特公昭５７−
３７０７４号公報、特公昭５７−５８６７２号公報があ
るが、これはいずれもコンデンサと抵抗等からなる充放
電回路を利用したいわゆるアナログ方式である。
［発明が解決しようとする問題点］ このため、部品の性能のバラツキ、耐久性の問題、経年
変化等により、楽器の波形入力信号の良好なピーク検出
が困難な場合が多い。また、アナログ方式であるので、
部品点数が多く、コストも高い。また、簡単な実装を実
現する上でも不都合である。特に、音源回路を内蔵する
タイプの電子楽器では、実装スペースを極力押える必要
があるが、従前の回路構成では、不可能か、極めて困難
である。さらに、ピッチ抽出の際の条件パラメータを変
更する場合には、それ毎に専用の回路を予め、準備する
必要があり、かかるパラメータを簡単に変更することが
困難である。− ［発明の目的］ そこで本発明は、部品のバラツキや経年変化等に関係な
く、構成が簡単で安価にして良好なピーク検出が可能で
ピッチ抽出の際の条件パラメータを簡単に変更すること
ができる電子楽器の入力制御装置を提供することを目的
とする。
［発明の要点］ 本発明は、前記目的を達成するため、楽器からの入力波
形信号を音源装置に与えるための回路構成をデジタル方
式としたものである。
即ち、具体的には、第１発明にあっては、入力波形信号
をデジタル波形信号Ａに変換する変換手段と、デジタル
波形信号Ｂを記憶する記憶手段と、この記憶手段に記憶
されている前記デジタル波形信号Ｂから所定値を所定レ
ートで減算する減算手段と、前記記憶手段−に記憶され
ているデジタル波形信号Ｂと、前記変換手段からから与
えられる前記デジタル波形信号Ａとの大小を比較する比
較手段と、この比較手段にて、前記変換手段か、ら与え
られる前記デジタル波形信号Ａが前記記憶手段に記憶さ
れている前記デジタル波形信号Ｂよりも大となったこと
が検知されたときは、前記変換手段から与えられる前記
デジタル波形信号Ａを前記記憶手段に前記デジタル波形
信号Ｂとして記憶させるとともに、前記変換手段から与
えられる前記デジタル波形信号Ａが前記記憶手段に記憶
されている前記デジタル波形信号Ｂよりも小であると検
知されたときは、前記記憶手段の内容は書替えないよう
にする制御手段と、を具備し、前記比較手段の比較結果
出力に基づき、前記入力波形信号のピークタイミングを
検知するようにしたことを要点とする。
そして、第２発明は、第１発明を更に発展させたもので
、複数の弦を有し、各弦毎の振動からピッチ抽、出する
ことで、電子的な楽音信号を得るタイプの電子楽器に適
用したものである。
即ち、第２発明は、複数の弦を有し、これらの弦を振動
させることにより生ずる振動信号からピッチを抽出して
対応する周波数の音響信号を電子的に発生するタイプの
電子楽器において、前記複数の弦の振動によって生ずる
入力波形信号を夫々各弦毎のデジタル波形信号Ａｆ　　
（１は弦の番号に対応）に変換する変換手段と、各弦毎
のデジタル波形信号Ｂｊ　　（ｊは前記弦の番号に対応
）を夫々記憶する記憶手段と、この記憶手段に記憶され
ている前記各弦毎のデジタル波形信号Ｂｊから所定値を
所定レートで減算する減算手段と、前記記憶手段に記憶
されている前記各弦毎のデジタル波形信号Ｂｊと、前記
変換手段から与えられる前記各弦毎のデジタル波形信号
Ａｉとを、対応する弦毎に（１−ｊ　）　、大小を比較
する比較手段と、この比較手段にて、前記変換手段から
与えられる前記デジタル波形信号Ａｉが前記記憶手段に
記憶されている対応する弦の前記デジタル波形信号Ｂｊ
（ｊ＝ｉ）・より大となったことが検知されたときは、
前記変換手段から与えられる前記デジタル波形信号Ａｉ
を前記記憶手段の対応する弦の前記デジタル波形信号Ｂ
ｊ（ｊ＝１）として記憶させるとともに、前記変換手段
から与えられる前記デジタル波形信号Ａｉが前記記憶手
段に記憶されている対応する弦の前記デジタル波形信号
Ｂｊ（ｊ＝ｉ）よりも小であると検知されたときは、前
記記憶手段の内容は書替えないように制御する制御手段
と、を具備し、前記比較手段の比較結果出力に基づき、
前記複数の弦の振動によって生ずる前記入力波形信号の
夫々のピークタイミングを検知するようにしたことを要
点とする。
そして、この第２の発明を更に発展させることで、各弦
毎の入力波形信号の最大（正）と最小（負）の夫々のピ
ークを検知することができる。
即ち、その場合は、前記記憶手段に、各弦毎の正のデジ
タル波形信号Ｂｊｕと極性が反転された負のデジタル波
形信号ＢｊＤとを記憶するとともに、入力波形信号から
、正の波高値についてはそのまま、２負の波高値につい
ては極性を反転して、デジタル波形信号Ａｉを得るよう
にする。そして、このデジタル波形信号Ａｉと、前記デ
ジタル波形信号Ｂｊｕもしくはデジタル波形信号ＢｊＤ
との大小の比較を行なうことで、前記最大、最小の双方
のピークタイミングの検知を行なうことができる。
［実施例］ 以下、本発明の実施例について図面を参照して説明する
が、ここでは本発明を電子ギターに適用した場合を例に
あげて説明するが、これに限らず・他のタイプの電子楽
器であっても同様に適用できる。
第１図は、全体の回路を示すブロック図であり、ピッチ
抽出アナログ回路ＰＡは、詳細については後述するが、
図示しない電子ギターボディ上に張設された６つの弦に
夫々設けられ、弦の振動を電気信号に変換するヘキサピ
ックアップと、このピックアップからの出力からゼロク
ロス信号と波形信号Ｚｉ、Ｗｉ（ｉ−１〜６）を得ると
ともに、これらの信号を時分割のシリアルゼロクロス信
号ＺＣＲおよびデジタル出力（時分割波形信号）Ｄｌと
に変換する変換手段例えば後述するアナログ−デジタル
変換器Ａ／Ｄとを備えている。
ピッチ抽出デジタル回路ＰＤは、詳細については後述す
るが、第８図のようにピーク検出回路ＰＥＤＴ、時定数
変換制御回路ＴＣＣ，波高値取込み回路ｐｖｓ、ゼロク
ロス時刻取込み回路ＺＴＳからなり、前記ピッチ抽出ア
ナログ回路ＰＡからのゼロクロス信号ＺＣＲとデジタル
出力Ｄ１とに基づき最大ピーク点または最小ピーク点を
検出し、ＭＡＸＩ、ＭＩＮＩ　（Ｉ請１〜６）を発生す
るとともに、ゼロクロス点通過でインターラブド（割込
み）信号ＩＮＴをマイコンＭ　ＣＰ　＋、：出力し、ま
たゼロクロス点の時刻情報とピーク値情報例えばＭＡＸ
、ＭＩＮ及び入力波形信号の瞬時値をそれぞれマイコン
ＭＣＰに出力するものである。なお、ピーク検出回路Ｐ
ＥＤＴの内部には、過去のピーク値を減算しながらホー
ルドする回路を備えている。
マイコンＭＣＰは、メモリ例えばＲＯＭおよびＲＡＭを
有するとともに、タイマーＴを有し、音源発生装置ＳＯ
Ｂに与える為の信号を制御するものである。音源発生装
置ＳＯＢは、音源ＳＳと、デジタル−アナログ変換器Ｄ
／Ａと、アンプＡＭＰと、スピーカＳＰとからなり、マ
イコン’Ｍ　ＣＰからのノートオン（発音）、ノートオ
フ（消音）、周波数を変える音高指示信号に応じた音高
の楽音を放音するものである。
なお、音源ＳＳの入力側とマイコンＭＣＰのデータバス
ＢＵＳとの間に、インターフニーが設けられている。ア
ドレスデコーダーＤＣＤは、マイコンＭＣＰからのアド
レス読みだし信号ＡＲが入力されたとき、弦番号の読込
み信号ＲＤＩ。
時刻読込み信号ＲＤｊ　　（ｊ＝１〜６）とＭＡ　Ｘ　
。
ＭＩＮのピーク値読込み信号ＲＤＡｉ　（１−１〜１２
）をピッチ抽出デジタル回路ＰＤに出力する。
第２図は、第１図のピッチ抽出アナログ回路ＰＡの詳細
を示す回路図であり、ヘキサピックアップからの各弦に
対応した入力波形信号をそれぞれローパスフィルタ（Ｌ
ＰＦ）２１〜２６の入力端子１１〜１６に入力し、ここ
で増幅されるととともに、高周波成分が除去されて基本
波形が抽出される。このローパスフィルタ２１〜２６と
しては、各弦の出力音の周波数が２オクターブ範囲内で
あって、各弦毎にそれぞれ異なるカットオフ周波数に設
定されたものを用いる。
ローパスフィルタ２１〜２６の出力すなわち、波形出力
（波高値）Ｗｌ〜Ｗ６はそのまま出力され、また波形出
力（波高値）Ｗｌ〜Ｗ６は夫々ゼロクロスコンパレータ
３１〜３６に入力され、ここで基準信号と比較されてゼ
ロクロス信号２１〜Ｚ６が生成される。
このゼロクロス信号２１〜Ｚ６は、アンドゲートａ１〜
ａ６とオアゲートｏ１からなるゼロクロスパラレル−シ
リアル変換回路４０入力部すなわちアントゲ−）ａｌ〜
ａ６に後述する順次パルスΦ１〜Φ６にそれぞれ対応し
て入力され、ここでシリアルゼロクロス信号ＺＣＲに変
換される。
この場合、変換回路４は、ゼロクロス信号２１〜Ｚ６が
正のときシリアルゼロクロス信号ＺＣＲとして“１”を
出力し、またゼロクロス信号２１〜Ｚ６が負のときシリ
アルゼロクロス信号ＺＣＲとして“０”を出力する。
一方、ローパスフィルタ２１〜２６からの波形出力Ｗ１
〜Ｗ６はアナログゲートｇ１〜ｇ６などからなるアナロ
グパラレル−シリアル変換回路５の入力部すなわちアナ
ログゲートｇ１〜ｇ６に与えられ、後述する順次パルス
Φ１〜Φ６にそれぞれ対応して人力され、ここでアナロ
グのシリアル信号に変換される。この場合、変換回路５
は、順次パルスΦ１〜Φ６が正のとき対応するアナログ
ゲートｇ１〜ｇ６はオーブン状態となり、また順次パル
スΦ１〜Φ６が負のときアナログゲートｇ１〜ｇ６はク
ローズド状態となる。そして、変換回路５の出力は抵抗
ｒｌ、ｒ２が接続された反転アンプ６に入力され、ここ
で正側および負側の波形がすべて正側に反転される。即
ち、変換回路４からのシリアルゼロクロス信号ＺＣＲは
直接アナログゲートｇ７へ入力するとともに、インバー
タ１１を介してアナログゲートｇ８のゲート端子に入力
する。そして、アナログゲートｇ８の入力端子に反転ア
ンプ６の出力が入力され、アナログゲートｇ８の出力は
、必ず正の値となっている。
一方、アナログゲートｇ７は、シリアルゼロクロス信号
ＺＣＲが“１”のときに開成することで、アナログゲー
トｇ１〜ｇ６をその出力端子へ送出する結果、必ず正の
値の出力となる。
そして、このアナログゲートｇ７．ｇ８の出力は、ログ
（）°ｏｇ）変換回路７に入力され、ここでデータがロ
グ変換されることにより圧縮され、必要なメモリビット
が削減される。ログ変換回路７の出力は、アナログ−デ
ジタル変換器Ａ／Ｄ（以下、Ａ／Ｄ変換器と称す）８に
おいて、ＡＤ変換クりック信号ＡＤＣＫの状態に応じて
デジタル出力Ｄ１に変換される。
第３図は、第２図のピッチ抽出アナログ回路ＰＡの動作
を説明するためのタイムチャートであり、順次パルスΦ
１〜Φ６は、後述するタイミングジェネレーターＴＧ（
第８図参照）から出力されるが、これはそれぞれＡＤ変
換クりック信号ＡＤＣＫの２倍の周期毎に順番に発生さ
れる。この順次パルスΦ１〜Φ６にあわせて発生するシ
リアルゼロクロス信号ＺＣＲは各弦毎のゼロクロス状態
を表現し、またデジタル出力ｐ１は、各弦毎の波高値（
ただし正の値に極性が反転されている）を表現する。こ
のデジタル出力Ｄ１は順次パルスΦ１〜Φ６に対して若
干Ａ／Ｄ変換器８の変換時間だけ遅れるが、この時間は
後述のように補正される。なお、第３図において、Ｑ５
．ＭＯ５は後述する第８図に示すピッチ抽出デジタル回
路ＰＡのタイミングジェネレータＴＧから出力されるタ
イミング信号であり、その作用は後述する。
第４図は、第２図のピッチ抽出アナログ回路ＰＡにおけ
るログ変換回路７の具体的な回路図であり、これは４折
線近似のログ変換回路であるが、これに限るものではな
い。
この構成は、反転アンプＯＰ３．ＯＰ４、トランジスタ
Ｔ１．Ｔ２．Ｔ３、抵抗ＲＯ，ＲＯ。
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ，Ｒ，Ｒ／２．Ｒ／４、Ｒ
／４とからなり、抵抗Ｒ２〜Ｒ４の抵抗値は以下のよう
な電圧Ｖとなるように決める。
Ｒ２＝　（１／２）ＶＤＤ−０，６ｖ Ｒ３＝　（３／４）ＶＤＤ−０，６ｖ Ｒ４＝　（７／８）ＶＤＤ−０，６ｖ このような構成のものにおいて、 ■ＶＯＵＴ　＜　（１／２）　ＶＤＤ＋７）ときは、ト
ランジスタＴ１〜Ｔ３はすべてオフ状態であり、この時
の増幅度Ａは次の式から４となる。
Ａ−ＶＯＵＴ／ＶＩＮ−Ｒ／　　（Ｒ／４）−４■　（
１／２）ＶＤＤ＜ＶＯＵＴ　　＜　　（３／４）ＶＤＤ
の時は、トランジスタＴ２．Ｔ３はオフであるが、トラ
ンジスタＴ１のエミッタ電圧対ベース電圧が−０，６ｖ
を越えるので、トランジスタＴ１がオンとなり、エミッ
タ電流のほとんどがコレクタに流れる。このため、２段
目の反転アンプＯＰ４の帰還抵抗がＲ／２となり、増幅
度Ａが■の半分すなわち２になる。
Ａ−１／　（１／Ｒ＋１／Ｒ）／　（Ｒ／４）■（３／
４）　ＶＤＤ＜ＶＯＬＩＴ　＜　（７／８）　ＶＤＤの
時は、トランジスタＴｌ、Ｔ２はオンとなり、Ｔ３はオ
フであり、この時の増幅度Ａは次の式から１となる。
Ａ職１／（１／Ｒ＋１／Ｒ＋２／Ｒ）／　（Ｒ／４　）
−１■（７／８）　ＶＤＤ＜　ＶＯＵＴ　（７）時は、
トランジスタＴ１〜Ｔ３はすべてオンなるので、増幅度
Ａは、次の式から０．５と、なる。
Ａ　−１／　（１／Ｒ＋１／Ｒ＋２／Ｒ＋４／Ｒ）／　
（Ｒ／４　）−０，５ ５図は、第４図のように構成されたログ変換回路７にお
ける入力電圧ＶＩＮと出力電圧Ｖ　ＯＵＴとの関係を示
す特性図である。
第６図は、第２図の構成において、第１弦が弾かれた場
合の順次パルスΦ１と、波形出力Ｗ１と、ログ変換回路
７の入力電圧ＶＩＮと、出力電圧Ｖ　ＯＵＴと、シリア
ルゼロクロス信号ＺＣＲのタイミングチャートである。
この図から明らかなように、ログ変換回路７によりデー
タがログ圧縮され、これによりビット数を減らすことが
できる。
第７図（ａ）、（ｂ）は、それぞれれログ変換回路７で
変換する前と変換後の弦振動エンベロープを示すもので
、（ａ）のような弦振動エンベロープをログ変換回路７
に入力すると、（ｂ）のようなエンベロープとなる。こ
こで、注目すべき点は、ノートオン時間である。（ａ）
の波形をＡ／Ｄ変換器８で変換して、ある所定の値以下
をノートオフ領域とした場合のノートオン時間−と、（
ｂ）のように同じしきい値でノートオフした場合、明ら
かにノートオン時間が長くなる。従って、弦振動が急に
減衰しても、十分それに対応する発音制御ができること
になる。
一方、ピッチ抽出デジタル回路ＰＤにログ変換回路７を
設けずに、つまりデジタル回路でログ変換を行なうこと
なく、これをピッチ抽出アナログ回路ＰＡに設けてアナ
ログ回路でログ変換を行っている理由は、次の通りであ
る。例えば、Ａ／Ｄ変換器８に８ビツトのものを用い、
第７図（６）のノートオフのしきい値が３であったとす
、ると、第７図（ａ）で、第７図（ｂ）のようにノート
オン時間を長くするには、３／４−０．７５の値にしき
い値を設定しなければならず、同−Ａ／Ｄ変換器では不
可能となる。もちろん、これを行なうには更に２ビット
多い１０ビツトのＡ／Ｄ変換器を使用すれば可能である
が、これだけコストが高くなる。
第８図は、第１図のピッチ抽出デジタル回路ＰＤの概略
構成を示すブロック図であり、シリアルゼロクロス信号
ＺＣＲを入力してＭＡＸ又はＭＩＮのピーク点を検出す
るピーク検出回路ＰＥＤＴ　（本発明の要旨）と、この
ピーク検出回路ＰＥＤＴの時定数を変換する時定数変換
制御回路ＴＣＣと、ゼロクロス時刻取込み回路ＺＴＳと
、波高値取込み回路ＰｖＳと、種々のタイミング信号す
なわち順次パルスΦ１〜Φ６、タイミング信号ＡＤＣＫ
、Ｑ５、ＭＣ５、ＭＣを生成するタイミングジェネレー
タＴＧとからなっており、以下これについて詳細に説明
する。
第９図は、前記ピーク検出回路ＰＥＤＴの概念を説明す
るための図であり、第９図（ａ）はこれは１弦のうちの
例えば正側のみの回路図を示しており、原理的には各弦
に対応して第９図の回路が１２個必要である。なお、実
際には、時分割多重技術によって、同一回路を１２個設
けることなく複数の弦ついての処理を実現している。こ
の詳細については後述する。前記ピッチ抽出アナログ回
路ＰＡのログ変換回路７からのログ変換後の波形信号が
、変換手段例えばＡ／Ｄ変換器８に入力され、これが第
８図のタイミングジェネレータＴＧからのＡＤ変換クり
ック信号ＡＤＣＫが入力される毎にデジタル出力Ｄ１に
変換され、これが比較手段例えば比較器４２の一方の入
力端子に人力される（この値をＡとする）。なお、前記
入／Ｄ変換器８は、第２図に示したものと同一のもので
あるが、説明の便宜上第９図（ａ）にも示しである。
前記比較器４２の他方の入力端子Ｂには後述する記憶手
段例えばメモリ４ｊの記憶値が入力され（この値をＢと
する）、比較器４２内において、Ａ＞Ｂのときは′Ｈ”
すなわち１′が出力され、またこれ以外の時は、“Ｌｏ
すなわち“０”が出力される。メモリ４３には、Ａ／Ｄ
変換器８の出力または後述する減算手段例えば減算器４
４の出力が記憶可能になっており、このいずれかの選択
は制御手段例えばデータ切替スイッチ４６により可能に
なっている。すなわち、比較器４２からの出力が“１”
の時は、データ切替スイッチ４６が“１”側に切替わり
、これによりＡ／Ｄ変換器８の出力がメモリ４３にロー
ドされ、また比較器４２の出力が０”の時はデータ切替
スイッチ４６が“０”側に切替わり、減算器４４の出力
がメモリ４３にロードされる。
一方、減算器４４の一方の入力端子には、メモリ４３か
らの記憶値がそのまま入力され（この値をＡとする）、
減算器４４の他方の入力端子には、メモリ４３の記憶値
が例えばシフター４５を通して入力されて１　／　ｎ倍
され（この値をＢとする）、減算器４４においてＡ−Ｂ
が演算され、この結果が出力端子から出力される（この
値をＳとする）。シフター４５としては、メモリ４３の
記憶値から例えば記憶値の１／２５６倍差引くものを用
いる。従って、減算器４４において、Ｓ■Ａ　−Ｂ　−
Ａ　−（１／２５Ｂ）・Ａ（ノーマル）が演算される。
勿論Ｂは、Ａに依存することなく一定値であってもよい
。しかし、上式によれば、指数的にＳは変化することと
なり、良好な特性が得られる。
このような構成となっているので、比較器４２において
第９図（ｂ）に示す波形信号（４２の入力）が入力され
ると、図のようなＭＡＸピーク検出信号が比較器４２か
ら出力（４２の出力）される。すなわち、比較器４２の
入力であるＡ／Ｄ変換器８の出力が基準電位から立上る
際に、比較器４２の出力が立上り“１°となり、この比
較器４２の入力がメモリ４３の記憶値を下まわると、立
ち下がり“０“となるとともに、次にＡ／Ｄ変換器８の
出力が負の半波に移り、これから正側に移っていきメモ
リ４３の記憶値に達したとき、比較器４２の出力が立上
り“１”となり１、Ａ　／　Ｄ変換器８の出力がＭＡＸ
”のピーク点に達したとき比較器４２の出力は立ち下が
り“０°となる。このようにして４２の入力のＭＡＸの
ピーク点を検出できる。なお、前記シフター４５の代り
に除算器を用いてもよい。
第１８図は、第９図の作用効果を説明するための図で、
（ａ）は入力波形信号が大きい場合のピークとゼロクロ
スの関係を示すタイミングチャートであり、また（ｂ）
は入力波形信号が小さい場合のピークとゼロクロスの関
係を示すタイミングチャートである。（ａ）、（ｂ）の
いずれの入力波形の場合であってもピーク、ゼロクロス
を検出できる。
すなわち、第１８図（ａ）には、２倍音を含む入力波形
が示されており、本実施例によれば、後述の説明からも
明らかなようにピーク点直後のゼロクロス点どおしの時
間が計測されるので、倍音が除去されて周期検出が行な
える（同図のＴが周期）。
ところで、（ｂ）の場合においても、（ａ）の場合と同
様に倍音除去をするにはメモリ４３の減少率を変えねば
ならない。つまり、入力波形が大きいときは速く、入力
波形が小さいときは遅くしなければならない。そこで、
本実施例においては、指数カーブによってメモリ４３の
内容を減衰することにより、（ａ）の場合も、（ｂ）の
場合同様に、倍音除去が良好に行なわれる。
第１０図は、第８図および第９図のピーク検出回路ＰＥ
ＤＴの具体例を示す回路であり、メモリ４３例えば１２
ビツトの１２個のシフトレジスタ（６弦Ｘ最大（正）、
最小（負）の２つのピークホールドのため１２個必要）
で記憶されている記憶値をゲートＧＡＴＨに入力し、ゲ
ート制御回路ＧＡＴＥＣからの制御信号ＰＲにより開閉
制御されて、このゲートＧＡＴＥの出力がシフター４５
に印加され、シフター４５の出力は減算器４４の一方の
入力端子に入力され、減算器４４の他方の入力端子には
メモリ４３からの記憶値が入力される。前記メモリ４３
のクロック端子ＯＫ　＋、：は、第８図のタイミングジ
ェネレータＴＧからのタイミング信号ＭＯ５が入力され
、この立ち上りエツジで右回転する。また、前記シフタ
ー４５は例えば１／２５６　（８ビツトシフト）又は１
／１６（４ビツトシフト）のいずれかにシフト動作が切
替え可能になっており、この切替えは時定数チェンジ信
号ＧＸにより行なわれる。
ゲート制御回路ＧＡＴＥＣは、２ビツトのカウンターＣ
ＯＷ、オアゲートＯＲ１〜ＯＲ４、アンドゲートａｌｏ
、ａｌｌとからなり、いまカウンターＣＯＷの入力端子
には、順次パルスΦ１が入力されるため、オアゲートＯ
Ｒ２に入力される順次パルスΦ１．Φ２はそのままオア
ゲートＯＲＩを介して制御信号ＰＲとして出力し、第１
１図のタイミングチャートに示すごとくなる。
同様にΦ３．Φ４はアンドゲートａｌｌを介して出力す
るため、ＱＡの出力が“１”である周期のみ、つまり２
回に１回制御信号ＰＲとして出力し、またΦ５．Φ６は
同様にＱＡ、ＱＢがともに“１”であるとき、つまり４
回に１回制御信号ＰＲとして出力され、これがゲートＧ
ＡＴＥの開成信号となる。従って、第１弦と第２弦につ
いては、毎サイクル減算器４４による減算動作がなされ
、第３弦と第４弦については、２サイクルに１回減算動
作がなされ、第５弦と第６弦については、４サイクルに
１回減算動作がなされる。これは、高音側の（つまり第
１弦側）の弦振動は急速に減衰し、逆に低音側の（つま
り第６弦側）の弦振動はゆるやかに減衰することに基づ
くものである。
即ち、第１弦、第２弦のメモリ４３の内容の減少レート
は大で、逆に第５弦、第６弦のメモリ４３の内容の減少
レートは小で、第３弦、第４弦のメモリ４３の内容の減
少レートは中である。勿論、各弦毎にその比率を変えて
もよく、あるいは第１〜第３弦と、第４〜第６弦との２
つにレートをわけてもよい。そして、前記制御信号ＰＲ
がハイレベルとなるタイミングで開成するゲートＧＡＴ
Ｈの出力（つまりメモリ４３の読みだし出力）は、シフ
ター４５へ与えられる。このシフター４５は時定数チェ
ンジ信号ＧＸによって前述の通りシフト動作が切替られ
ため、減算器４４では次の演算が行なわれる。
時定数チェンジ信号ＧＸが０のときは、Ｓ−Ｒ（１−１
／２５６）−１ が演算され、また、時定数チェンジ信号ＧＸが１のとき
は、 Ｓ−Ｒ（１−１／１６）−１ が演算される。減算器４４には、キャリインの入力端子
ＣＩＮを備えており、これにより減算器４４の他方の入
力端子すなわちＢ側がＱとなっても出力を減少させるた
めである。
なお、厳密に、減算器４４の減算動作をゲート制御回路
ＧＡＴＥＣからの制御信号ＰＲに同期させて行なわせる
のであれば、前記キャリーインの入力端子ＣＩＮには前
記制御信号ＰＲをあたえればよい。このようにすれば、
上式の「−１」の演算も必ず、ゲートＧＡＴＥＩ及びシ
フター４５を介してメモリ４３の内容が減算器４４に与
えられる都度実行されることになる。
そして、オアゲートＯＲ５から“１”が与えられるとき
、減算器４４の出力のうちの上位８ビツトがデータ切替
スイッチ４６を介して、メモリ４３へ入力され、下位４
ビツトはアンドゲートａ７〜ａｌｏを介してメモリ４３
に入力される。
また、オアゲートＯＲ５から“０１が与えられとき、Ａ
／Ｄ変換器８から新たなデジタル出力Ｄ１がデータ切替
スイッチ４６を介して、メモリ４３へ入力されることに
なる。これは、前記オアゲートＯＲ５の出力が、データ
切替スイッチ４６の入力端子ＳＥおよび前記アンドゲー
トａ７〜ａｌＯに夫々入力されることに基づくものであ
る。
そして、比較器４２の一方の入力端子Ａには、Ａ／Ｄ変
換器８からのデジタル出力Ｄ１が入力され、また、他の
入力端子Ｂにはメモリ４３からの記憶値（上位８ビツト
）が入力される。比較器４４の一方の入力端子Ａに入力
されるデジタル出力Ｄ１は、データ切替スイッチ４６の
他方の入力端子にも入力される。前記比較器４２の出力
は、インバータＩＶＩを介してオアゲートＯＲ５の一方
の入力端子に入力され、オアゲートＯＲ５の他方の入力
端子には排他論理和回路ＥＸからの出力が入力される。
そして、この排他論理和回路ＥＸの入力端子には前記ピ
ッチ抽出アナログ回路ＰＡからのシリアルゼロクロス信
号ＺＣＲと、タイミングジェネレータＴＧからのＡＤ変
換タイミング信号ＡＤＣＫとが入力される。従って、Ｚ
ＣＲとＡＤＣＫが一致のとき、排他論理和回路ＥＸの出
力が“０°となる。
そして、この排他論理和回路ＥＸの出力が０“、すなわ
ち、ＺＣＲとＡＤＣＫが一致したときであって、新デジ
タル出力Ｄ１がメモリ４３の記憶値を上回ると、オアゲ
ートＯＲ５の出力が“０”となり、上述のごとく新デジ
タル出力Ｄ１がメモリ４３にデータ切替スイッチ４６を
介してロードされる（そのとき下位４ビツトはゼロの入
力となる）。また、排他論理和回路ＥＸの出力が１”す
なわち、ＺＣＲとＡＤＣＫが不一致のときは、オアゲー
トＯＲ５の出力が“１”となるので、メモリ４３には、
減算器４４の出力が与えられ、新デジタル出力Ｄ１が入
力されることはない。
同様に、ＺＣＲとＡＤＣＫが一致しても比較器４２がＡ
＜Ｂのときは、オアゲートＯＲ５の出力が“１”なので
、メモリ４３には新デジタル出力Ｄ１が与えられない。
前記シリアルゼロクロス信号ＺＣＲは、比較器４２の出
力、パルスジェネレータＴＧからタイミング信号Ｑ５．
ＡＤＣＫとともに、シリアル−パラレル変換回路のアン
ドゲートＡｉ〜Ａ４にそれぞれ入力され、このアンドゲ
ートＡｉ〜Ａ４の出力と前記タイミングジェネレータＴ
Ｇのからの順次パルスΦ１．Φ２．・・・Φ６とともに
、アントゲ−）ａｌｌｍａｘ、ａ１２ｍａｘ。
・・・ａ６２ｍａｘ、ａｌｌｍｉｎ、ａ１２ｍｉｎ。
・・・ａ６２ｍｉｎに入力され、これらアンドゲートａ
ｌ１ｍａｘ、ａｌ１ｍｉｎ、・・・８６２ｍ１ｎの出力
は、フリップフロップＦＦ１ａ、ＦＦ１ｂ。
・・・ＦＦ６ｂに入力され、ここでパラレルのＭＡＸＩ
、ＭＩＮＩ　　（１−１〜６）のピーク信号に変換され
る。なお、ＡＤ変換クりック信号ＡＤＣＫが１″のとき
は、アップ用（正側）のアンドゲートＡｌ、Ａ２の出力
が′１”となり、またＡＤ変換クりック信号ＡＤＣＫが
“０”のときは、ダウン用（負側）のアンドゲートＡ３
゜Ａ４の出力が′１ｍとなる。
即ち、アンドゲートＡｉは、シリアルゼロクロス信号Ｚ
ＣＲが“１”で、かつ比較器４２の出力が“０”のとき
ＭＡＸＩ　　（１−１〜６）の出力をローレベルにすべ
くＡＤ変換クりック信号ＡＤＣＫ、Ｑ５が夫々“１”の
ときに“１”出力をアントゲ−）ａｔ　ｌ　ａ＋ａｘ　
　（１−１〜６）に与え、フリップフロップＦＦ１ａ−
ＦＦ６ａのいずれかをリセットする。
同様に、アンドゲートＡ２は、シリアルゼロクロス信号
ＺＣＲが“１“で、かつ比較器４２の出力が“１”のと
きＭＡＸＩ　（１−１〜６）の出力をハイレベルにすべ
くＡＤ変換クりック信号ＡＤＣＫ、タイミング信号Ｑ５
が夫々″１”のときに“１”出力をアンドゲートａ　Ｉ
’２ｍａｘ　　（１−１〜６）に与え、フリップフロッ
プＦＦ１ａ−ＦＦ６ａのいずれをセットする。
また、アンドゲートＡ３は、シリアルゼロクロス信号Ｚ
ＣＲが“０”で、かつ比較器４２の出力が“０°の時Ｍ
ＩＮＩ　（Ｉ−１〜６）をローレベルにすべくＡＤ変換
クりック信号ＡＤＣＫが“０”で、Ｑ５が“１”のとき
に′１”出力をアンドゲートａ　１２ｍ１ｎ　　（１−
１〜６）に与え、フリップフロップＦＦ１ｂ−Ｆｅｂの
いずれかをリセットする。
アントゲ−）Ａ４は、シリアルゼロクロス信号ＺＣＲが
“０゛で、かつ比較器４２の出力が“１°のとき、ＭＩ
ＮＩ　（１−１〜６）をハイレベルにすべくタイミング
信号ＡＤＣＫが“０＃、Ｑ５が“１″のときに“１°出
力をアンドゲートａ１２ｉＩｎ　　（１−１〜６）へ与
え、フリップフロップＦｉｂ−Ｆｅｂのいずれかをセッ
トする。
第１５図は、第１０図の動作を説明するためのタイミン
グチャートであるが、この図は、フリップフロップＦＦ
１ｂからＭＩＮＩのピーク信号が出力される場合を示し
ている。タイミング信号ＭＯ５の上りエツジの周期で減
算器４４のへ入力端子に、メモリ４３で記憶されている
記憶値が人、力され、ＩＵ（第１弦の正側）、ＩＤ（第
１弦の負側）、・・・６Ｄ（第６弦の負側）の順序で入
力され、減算器４４のＢ入力端子には、順次パルスΦ１
〜Φ６に尖り得られる制御信号ＰＲの状態によりゲート
ＧＡＴＥが開閉制御され、所定のレートでメモリ４３の
記憶値がシフター４５でビットシフトされた後入力され
る。比較器４２の出力は、Ａ／Ｄ変換器８からのデジタ
ル出力Ｄ１が前記減算器４４のへ入力端子に入力される
メモリ４３の記憶値より大きいときのみ′１”として出
力される。また、フリップフロップＦＦ１ｂは、タイミ
ング信号Ｑ５が“１”のときで、かっＡＤ変換クりック
信号ＡＤＣＫが“０”のとき、セットタイミング信号が
得られてセット状態となり、このときフリップフロップ
ＦＦ１ｂの出力端子ＱからＭＩＮｌのピーク信号が出力
される。同様に、他のフリップ７０ツブＦ　Ｆｌａ、　
Ｆ　Ｆ２ａ−Ｆ　Ｆ６ａ、　Ｆ　Ｆ２ｂ　〜ＦＦ８ｂも
動作する。
このようにして、フリップフロップＦＦ１ａ〜ＦＦ８ｂ
より、ＭＡＸ１〜ＭＡＸ６のピーク信号が、フリップフ
ロップＦＦ１ｂ−ＦＦ６ｂよりＭＩＮＩ〜ＭＩＮ６のピ
ーク信号がそれぞれパラレルに出力されることになる。
第１２図は、ピッチ抽出デジタル回路ＰＤ（第１図）を
構成している時定数変換制御回路ＴＣＣ（第８図）の構
成を示すブロック図であり、ここに第１弦に対応する１
回路分しか示されていないが、実際にはこの回路と同じ
ものが６回路ある。レジスタ（ＭＲＥＧ）ＲＧは、書込
み信号ＷＲＩが入力されることにより、マイコンＭＣＰ
からのデータが書込まれる。この場合、初めに速く波形
の振動を検知するため、ノートオフ時に当該弦の最高音
フレットに相当する最高音周期、次に弦振動が検知され
ると、倍音を拾わないために当該弦の開放弦周期つまり
最低音周期、最後に当該弦の振動周期が検知されると、
その音階周期が書き込まれる。
一方、ピーク検出回路ＰＥＤＴからのＭＩＮｌ（第１６
図）は、インバータＩＶ４を介してＭＩＮＩタイマーＴ
Ｍ１のクリア端子ＣＬに入力され、またピーク検出回路
ＰＥＤＴからのＭＡＸｌ（第１６図）は、インバータＩ
Ｖ３を介してＭＡＸタイマーＴＭ２のクリア端子ＣＬに
入力され、タイマーＴＭＩ、ＴＭ２はＭＩＮとＭＡＸが
それぞれ“１”の時クリアされる。タイマーＴＭ１．７
Ｍ２の出力は、前記コンパレーターＣｏ１゜ＣＯ２のへ
入力端子にそれぞれ入力され、ここで前記レジスタＲＧ
の出力とそれぞれ比較され、Ａ入力端子とＢ入力端子の
両人力が一致したとき、それぞれから出力される信号が
クロック信号としてＤ形フリップフロップＦ２．Ｆｌの
ＣＫ端子に入力される。フリップフロップＦ２．Ｆｌの
ＣＬ端子には前記インバータＩＶ４．ＩＶ３の出力が入
力され、ＭＩＮＩ、ＭＡＸＩのピーク信号が“１”のと
きクリアされる。そして、フリップフロップＦｌ、Ｆ２
の出力は３入力端子付のアンドゲー）Ａ５．Ａ６の第１
入力端子に入力され、アンドゲートＡ５．Ａ６の第２入
力端子に、それぞれＡＤ変換クりック信号ＡＤＣＫが入
力されるとともに、第３入力端子に順次パルスΦ１が入
力される。そして、アンドゲートＡ５．Ａ６の出力は、
オアゲートＯＲ６に入力され、この出力はオアゲートＯ
Ｒ７に入力される。なお、図に示すとおり、前記アンド
ゲートＡ５には、ＡＤ変換クりック信号ＡＤＣＫが直接
、アンドゲートＡ５には同信号が反転して印加される。
このような回路において、ＡＤ変換クりック信号ＡＤＣ
Ｋが“１”で、フリップフロップＦ１が“１１でさらに
順次パルスΦ１が“１”の時は、アンドゲートＡ５から
出力が生じ、また、ＡＤ変換クりック信号ＡＤＣＫが“
０”で、フリップフロップＦ２が“１＃でさらに順次パ
ルスΦ１が“１″の時は、アンドゲートＡ６から出力が
生じ、このＡ５．Ａ６のいずれかの出力が生じたときオ
アゲー）ＯＲ６から出力が生じ、これによりオアゲート
ＯＲ７から時定数チェンジ信号ＧＸが生じる。この時定
数チェンジ信号ＧＸは、通常“０”であるが、レジスタ
ＲＧの時間経過すると、“１”となり、第１０図に示し
たシフター４５の段数を切替えることにより、メモリ４
３の当該レジスタの内容、いまの場合は第１弦の正もし
くは負のピーク値を高速でダンプする（第１６図）。
第１３図は、前記ピッチ抽出デジタル回路ＰＤ（第１図
）を構成しているゼロクロス時刻取込み回路（第８図）
ＺＴＳを具体的に示す回路図であり、図では６回路のう
ちの１回路分つまり、第１弦に対応する回路しか示され
ていない。ピーク検出回路ＰＥＤＴからのＭＡＸｌはＲ
−ＳフリップフロップＦ３のＲ入力端子に入力され、こ
のＳ入力端子には第１弦のゼロクロス信号Ｚ１がインバ
ータＩＶ５を介して入力され、フリップフロップＦ３の
Ｑ出力端子からの出力（第１７図の５１）は、Ｄ形フリ
ップフロップＦ５のＤ入力端子に入力される。また、ピ
ーク検出回路ＰＥＤＴからのＭＩＮＩはＲ−Ｓフリップ
フロップＦ４のＲ入力端子に入力され、このＳ入力端子
には第１弦のゼロクロス信号ｚ１が入力され、フリップ
フロップＦ４のＱ出力端子からの出力（第１７図の５２
）は、Ｄ形フリップフロップＦ６のＤ入力端子に入力さ
れる。フリップフロップＦ５．Ｆ６のＣＫ端子には、第
８図のタイミングジェネレータＴＧからのクロック信号
ＭＣがそれぞれ入力され、この上りエツジでＤ入力端子
から信号をそれぞれ取込み、これをＱ出力端子から出力
し、アンドゲートＡ７．Ａ８の一方の入力端子に入力さ
れる。
アントゲ−）Ａ７．Ａ８の他方の入力端子には、フリッ
プフロップＦ３．Ｆ４の出力端子ｑからの出力が入力さ
れる。
前記アンドゲートＡ７．Ａ８の出力（第１７図の５３と
５４）は、夫々ノアゲートＮＯＲに入力されるとともに
、Ｒ−ＳフリップフロップＦフのＳ、Ｒ入力端子に入力
され、ノアゲートＮＯＲの出力（第１７図の５５）は、
Ｄ形フリップフロップＦ８のＣＫ端子ならびにＤ形フリ
ップフロップＦ９のＣＫ端子に入力され、フリップフロ
ップＦ７の出力（第１７図の５６）はフリップフロップ
Ｆ９のＤＯ入力端子に入力される。フリップフロップＦ
８のＣＬ端子およびＦ９のＯＥ端子には、第１図のデコ
ーダーＤＣＤからの時刻読込み信号ＲＤＩ（第１７図）
がそれぞれ入力される。フリップフロップＦ９のＤ１〜
Ｄ１５の入力端子にはタイムベースカウンタＣ０Ｗ２の
出力が入力され、フリップフロップＦ８のＤ入力端子に
は、基準電圧ＶＤＤが印加されている。ゲートＧＡＴＥ
２の入力端子には、フリップフロップＦ８（第１弦に対
応する回路）の出力（第１７図の５７）と、他の第２弦
〜第６弦の対応するフリップフロップ（図示しない）と
の出力がそれぞれ入力され、ゲートＧＡＴＥ２のＯＥ端
子には、弦番号読込み信号ＲＤＩが入力され、ゲートＧ
ＡＴＥ２の出力は、マイコンパスＢＵＳを介してマイコ
ンＭＣＰに入力される。アンドゲートＡ９の入力端子に
は、前記第１弦に対応するノアゲー）ＮＯＲ出力及び第
２〜第６弦に対応するノアゲート（図示しない）出力が
入力され、これによりアンドゲートＡ９から余弦につい
て共通のインクラブド信号（割込み信号）ＩＮＴがマイ
コンＭＣＰへ出力される。
第１７図は、第１３図のゼロクロス時刻取込み回路のＺ
ＴＳの動作を説明するためのタイミングチャートであり
、図中ＭＣはフリップフロップＦ５．Ｆ６およびカウン
タＣ０Ｗ２に入力されるクロック信号、ＭＡＸｌ、ＭＩ
ＮＩはピーク検出回路ＰＥＤＴからの検出信号、Ｚｌは
第１弦のゼロクロス信号であり、５１はフリップフロッ
プＦ３の出力、５２はフリップフロップＦ４の出力、５
３はアンドゲートＡ７の出力、５４はアンドゲートＡ８
の出力、５５はノアゲートＮＯＨの出力、５６はフリッ
プフロップＦ７の出力、５７はフリップフロップＦ８の
出力を示し、ＲＤｌは時刻読み込み信号、ＩＮＴ（５５
と同じ）は割込み信号である。
第１３図および第１７図において、ＭＡＸＩによりフリ
ップフロップＦ３がリセット状態でゼロクロス信号Ｚ１
が“１”から“０”へ変化してフリップフロップＦ３に
入力されると、フリップフロップＦ３の出力５１が“１
“となるとともに、フリップフロップＦ５の出力（クロ
ック信号ＭＣが入力状態であるため）が′１”から“０
”となり、アンドゲートＡ７からクロック信号ＭＣの幅
のワンショットパルス出力５３が生じることからＭＡＸ
Ｉの次のゼロ点が検出される。
また、ＭＩＮＩによりフリップフロップＦ４がリセット
状態でゼロクロス信号Ｚ１がフリップフロップＦ４に“
０”から′１”へ変化して入力されるとき、フリップフ
ロップＦ４の出力５２が“１”となるとともに、フリッ
プフロップＦ６の出力（クロック信号ＭＣが入力状態で
あるため）が“１″から“０”となり、アンドゲートＡ
８からクロック信号ＭＣの幅のワンショットパルス出力
５４が生じることからＭＩＮＩの次のゼロ点が検出され
る。
アンドゲートＡ７からの出力により、フリップフロップ
Ｆ７がセットされ、またアンドゲートＡ８の出力により
フリップフロップＦ７がリセットされ、このフリップフ
ロップＦ７の出力はフリップフロップＦ９の最下位ビッ
ト入力端子ＤＯに入力される。従って、ピークの極性（
正ならば“１′、負ならば“０°）が決まる。一方、ノ
アゲートＮＯＲは、アンドゲートＡ７．Ａ８からの出力
のいずれかが１”のとき“０”出力を生じることから、
アンドゲートＡ９から割込み信号ＩＮＴがマイコンＭＣ
Ｐに出力され、これによりマイコンＭＣＰから先ず、割
込み信号ＩＮＴを発生した弦の番号（弦ナンバ）を知る
べくゲートＧＡＴＥ２へ弦番号読込み信号ＲＤＩを与え
、弦番号の確認の後、対応する弦のフリップフロップＦ
９の内容の読みだしを行なうべく時刻読込み信号ＲＤ１
〜ＲＤ６とのいずれかを与える。そのタイミングで、フ
リップフロップＦ８がクリアされるとともに、既にゼロ
クロス点通過時にフリップフロップＦ９にラッチされて
いるタイムベースカウンタ（第１３図のタイムベースカ
ウンタＣ０Ｗ２）の時刻が読みだされ、これがマイコン
パスを介してマイコンＭＣＰに出力される。この結果、
指定された弦ナンバのゼロクロス時刻（フリップフロッ
プＦ９のＱ１〜Ｑ１５の内容）が、正側信号（Ｕ）と負
側信号（Ｄ）とを区別してゼロクロス時刻が読みだされ
る。
第１４図は、ピッチ抽出デジタル回路ＰＤ（第１図）に
おける波高値取込み回路（第８図）の具体的な回路図で
あり、Ａ／Ｄ変換器８のデジタル出力Ｄ１は、Ｄ形フリ
ップフロップＦｉｌ〜Ｆ１６のＤ入力端子に入力され、
例えばそのデジタル出力Ｄ１が第１弦に関してのもので
あれば、ＣＫ端子に順次パルスΦ１をインバータＩｖ１
１介して入力されるフリツブフロラ″ｊ、Ｆ１１に読み
こまれる。そして、そのＱ出力端子からの出力は、Ｄ形
フリップフロップＦ２１．Ｆ２２のＤ入力端子にそれぞ
れ入力されるととも１９、ゲートＧＡＴＥ２Ｂに入力さ
れる。このゲートＧＡＴＥ２３のＯＥ端子には、読み出
し信号ＲＤＡｉ２がマイコンＭＣＰより与えられ、マイ
コンＭＣＰの処理にあわせて、その時点の瞬時値をマイ
コンＭＣＰは取込むことができるようになる。
また、フリップフロップＦ１の出力を最大ピーク時点で
読み込むためのフリップフロップＦ２１のＣＫ端子は、
ピーク検出回路ＰＥＤＴがらのＭＡＸＩがインバータＩ
Ｖ２１を介して入力され。
また１フリツプフロツプＦ１の出力を最小ピーク時点で
読込むために、ピーク検出回路ＰＥＤＴからのＭＩＮＩ
がインバータＩＶ２２を介してフリップフロップＦ２２
のＣＫ端子に入力される。フリップフロップＦ２１．Ｆ
２２の出力端子Ｑがらの出力は、それぞれゲー）ＧＡＴ
Ｅ　１１およびＧＡＴＥ　１２に入力され、Ｇ、ＡＴＥ
ｌｌのＯＥ端子には、ＭＡＸ値の読込み信号ＲＤＡｉが
入力され、ゲートＧＡＴＥ　１２のＯＥ端子には、ＭＩ
ＮＩ値の読込み信号が入力され、ゲートＧＡＴＥ１１、
ＧＡＴＥ１２の出力がマイコンパスＢＵＳを介してマイ
コンＭＣＰに入力される。他の弦についても、フリップ
フロップＦ１２〜Ｆ１６、Ｆ２３〜Ｆ３２、ゲートＧＡ
ＴＥ２４〜ＧＡＴＥ２８、インバータＩ■１２〜Ｉｖ３
２が、上述した第１弦についてと同様に構成される。
いま、第１４図において、フリップフロップＦｉｌ〜Ｆ
１６にＡ／Ｄ変換器８のデジタル出力Ｄ１が１”が共通
に印加され、順次パルスΦ１゜Φ２．・・・Φ６が“１
”から“０”へ変化すると、その時点のデジタル出力Ｄ
１が、順次パル・スΦ１〜Φ６の対応するフリップフロ
ップＦｉｌ〜Ｆ１６のいずれかにラッチされる。つまり
、各弦毎に時分割的にに入力する波形信号が対応するフ
リップフロップＦ１１〜Ｆ１６ヘセツトされる。
そして、このデジタル出力Ｄ１は、フリップフロップＦ
２１〜Ｆ３２、さらにはこれらを介してゲートＧＡＴＥ
　１１〜ＧＡＴＥ２２あるいはゲートＧＡＴＥ２３〜Ｇ
ＡＴＥ２８に入力され、ピーク値読込み信号ＲＤＡｉ　
（１−２，４，・・・１２）が入力されと、負のピーク
値ＭＩＮＩ〜ＭＩＮ１６が読みだされ、またピーク値読
込み信号ＲＤＡ　１（１−１，３，・・・１１）が入力
されると、正のピーク値ＭＡＸＩ〜ＭＡＸ６が読み出さ
れ、さらに、ピーク値読込み信号ＲＤＡｉ　　（１−１
３〜１８）が入力されると、その時点での波高値がマイ
コンパスを介してマイコンＭＣＰに出力される。なお、
ＭＡＸ、ＭＩＮ、波高値は、発音（ノートオン）の制御
、消音（ノートオフ）の制御に使用される。
即ち、マイコンＭＣＰは、ピッチ抽出デジタル回路ＰＤ
から、割込み信号ＩＮＴを受ける毎に、ゼロクロス時刻
取込み回路ＺＴＳ　（第１３図）より、割込み信号ＩＮ
Ｔを発生した弦についてのゼロクロス点時刻を上述した
ように読みだし、また、波高値取込み回路ｐｖｓ　（第
１４図）より、前記割込み信号ＩＮＴを発生する直前の
ピークレベル（正の場合と負の場合とがあるので、それ
も指定して）を読みだす。
このような動作を繰返すことによって、マイコンＭＣＰ
はゼロクロス点時刻間の長さを求めることができ、その
結果弦振動の周期の抽出を可能とする。また、ピークレ
ベルあるいは瞬時レベルによって、発音開始、消音開始
のタイミングをマイコンＭ　ＣＰ　（を知ることができ
る。従って、マイコンＭＣＰは、上述の如くして得た各
情報より、音源ＳＳに対し、音高指定、音量指定、発音
開始、消音開始の指示を行なうことができる。また、周
期情報は、発音開始後も刻々求まるので、発音開始後の
弦操作（例えば、チョーキング）やトレモロアームなど
の操作による周波数変更に対しても、リアルタイムで応
答できる。
以上述べた実施例によれば、次のような効果、が得られ
る。
（１）ピッチ抽出アナログ回路ＰＡから検出される入力
波形信号を音源装置ＳＤＢに与えるための回路構成ヲ、
ピッチ抽出デジタル回路ＰＤによりデジタル方式とした
ので、従来の装置における部品の性能のバラツキ、耐久
性の問題、経年変化等にともなう波形入力信号の良好な
ピーク検出が困難な問題点が解決できる。
（２）また、ピッチ抽出デジタル回路ＰＤ内のピーク検
出回路ＰＥＤＴは、第１０図に示したとおり、時分割多
重処理により行なっているので、各弦に対応した回路（
ハード）を設けることがないことから、部品点数を少な
くできるとともに、小形で安価にできる。
（３）さらに、ピッチ抽出の際の条件パラメータを簡単
に変えることができる。°例えば、信号ＰＲや信号ＧＸ
によって、ピークホールドのレベルの変更レート（減衰
率）を簡単に変えることができる。もし、アナログ回路
で同様の機能を実現しようとすれば、異なる時定数回路
をいくつも設けねばならなくなる。
（４）第９図の比較器４２の出力により、ピッチ抽出ア
ナログ回路ＰＡからの入力波形信号のピークタイミング
を確実に検知できる。すなわち、ピッチ抽出アナログ回
路ＰＡの入力波形信号をＡ／Ｄ変換器８により、デジタ
ル波形信号Ａに変換した値と、メモリ４３で記憶されて
いる所定のデジタル波形信号Ｂとを比較し、この大小に
基づきピークタイミングを検知したからである。
（５）各弦毎の入力波形の最大と最小のピークを確実に
検知できる。
なお、前記実施例では、本発明を電子ギターに適用した
ものであったが、その他のタイプの電子楽器に適用可能
であることは言うまでもなく、呟の数などの変更に合わ
せて上述した回路を適宜変更可能である。
また、前記実施例では、正（最大）のピークと負（最小
）のピークとの双方を求めるようにしたが、いずれか一
方からでも周期情報を求めることができ、双方を検出す
る必要はない。勿論、双方を求めれば、応答性、ピッチ
抽出の精度などの点で、一方のみを求めるよりも優れて
くることは言うまでもない。
更に、前記実施例では、ピーク点の次（直後）のゼロク
ロス点で、マイコンＭＣＰに割込み（ＩＮＴ）をかけ、
そのようなゼロクロス点間の時刻情報に基づき、弦振動
のピッチの抽出を行なうようにしているが、それに限ら
れるものではなく、ピーク点毎つまり最大ピーク点と最
小ピーク点間との少なくとも一方を求めて、その時間情
報によりピッチ抽出をしてもよい。要は、ピーク点を検
知して、このピーク点を検知して、このピーク点あるい
はそれに関連する波形の点を検出して、ピッチ抽出する
のであれば、本発明を適用可能である。
加えて、前記実施例では、各ピーク点のピークレベル（
ＭＡＸ、ＭＩＮ）を求めて、音量制御などに反映するよ
うにしたが、単に発音開始を指示するだけにしてもよく
、ピーク値検出動作は、必須のものではない。
［発明の効果］ 本発明によれば、部品のバラツキや経年変化等に関係な
く、構成が簡単で安価にして良好なピーク検出が可能で
、ピッチ抽出の際の条件パラメータを簡単に変更するこ
ともできる電子楽器の入力制御装置を提供できる。
【図面の簡単な説明】
第１図は本発明による実施例の全体の概略構成を示すブ
ロック図、第２図は第１図のピッチ抽出アナログ回路の
具体例を示す回路図、第３図は第２図の動作を説明する
ためのタイムチャート、第４図は第２図のログ変換回路
の具体例を示す回路図、第５図は第４図の特性を説明す
るための図、第６図は第２図の動作を説明するためのタ
イミングチャート、第７図は第２図の動作を説明するた
めの特性図、第８図は第１図のピッチ抽出デジタル回路
の概略を示すブロック図、第９図および第１０図はいず
れも第８図のピーク検出回路の概略構成を示すブロック
図および具体的な回路図、第１１図は第１０図のゲート
制御回路の動作を説明′するためのタイミングチャート
、第１２図〜第１４図はそれぞれ第８図の時定数変換回
路の具体的な回路図、ゼロクロス時刻取込み回路の具体
的な回路図、波高値取込み回路を具体的に示す回路図、
第１５図〜第１８図はいずれも本発明の実施例の動作を
説明するためのタイミングチャートである。 ＰＥＤＴ・・・ピーク検出回路、ＴＣＣ・・・時定数変
換回路、ＰｖＳ・・・波高値取込み回路、ＺＴＳ・・・
ゼロクロス時刻取込み回路、８・・・Ａ／”Ｄ変換器、
４２・・・比較器、４３・・・メモリ、４４・・・減算
器、４５・・・シフター、４６・・・データ切替スイッ
チ。 出願人代理人　弁理士　鈴江武彦

Claims (7)

    【特許請求の範囲】
  1. （１）入力波形信号をデジタル波形信号Ａに変換する変
    換手段と、 デジタル波形信号Ｂを記憶する記憶手段と、この記憶手
    段に記憶されている前記デジタル波形信号Ｂから所定値
    を所定レートで減算する減算手段と、 前記記憶手段に記憶されているデジタル波形信号Ｂと、
    前記変換手段からから与えられる前記デジタル波形信号
    Ａとの大小を比較する比較手段と、 この比較手段にて、前記変換手段から与えられる前記デ
    ジタル波形信号Ａが前記記憶手段に記憶されている前記
    デジタル波形信号Ｂよりも大となったことが検知された
    ときは、前記変換手段から与えられる前記デジタル波形
    信号Ａを前記記憶手段に前記デジタル波形信号Ｂとして
    記憶させるとともに、前記変換手段から与えられる前記
    デジタル波形信号Ａが前記記憶手段に記憶されている前
    記デジタル波形信号Ｂよりも小であると検知されたとき
    は、前記記憶手段の内容は書替えないようにする制御手
    段と、 を具備し、前記比較手段の比較結果出力に基づき、前記
    入力波形信号のピークタイミングを検知するようにした
    ことを特徴とする電子楽器の入力制御装置。
  2. （２）前記減算手段において、前記デジタル波形信号Ｂ
    から減算する前記所定値は、一定値もしくは前記記憶手
    段から与えられる前記デジタル波形信号Ｂを１／ｎ倍（
    ｎは１より大の値）して得られる値のいずれかであるこ
    とを特徴とする特許請求の範囲第１項記載の電子楽器の
    入力制御装置。
  3. （３）前記減算手段において、前記デジタル波形信号Ｂ
    から減算する前記所定値は、前記記憶手段から与えられ
    る前記デジタル波形信号Ｂを１／ｎ倍（ｎは１より大の
    値）して得られる値であって、前回のピークタイミング
    からの時間経過に依存して前記１／ｎの値は変化するよ
    うにしたことを特徴とする特許請求の範囲第１項記載の
    電子楽器の入力制御装置。
  4. （４）前記減算手段において、前記デジタル波形信号Ｂ
    から前記所定値を減算するレートは、前記入力波形信号
    の周期に依存して変化するようにしたことを特徴とする
    特許請求の範囲第１項記載の電子楽器の入力制御装置。
  5. （５）複数の弦を有し、これらの弦を振動させることに
    より生ずる振動信号からピッチを抽出して対応する周波
    数の音響信号を電子的に発生するタイプの電子楽器にお
    いて、 前記複数の弦の振動によって生ずる入力波形信号を夫々
    各弦毎のデジタル波形信号Ａｉ（ｉは弦の番号に対応）
    に変換する変換手段と、 各弦毎のデジタル波形信号Ｂｊ（ｊは前記弦の番号に対
    応）を夫々記憶する記憶手段と、この記憶手段に記憶さ
    れている前記各弦毎のデジタル波形信号Ｂｊから所定値
    を所定レートで減算する減算手段と、 前記記憶手段に記憶されている前記各弦毎のデジタル波
    形信号Ｂｊと、前記変換手段から与えられる前記各弦毎
    のデジタル波形信号Ａｉとを、対応する弦毎に（ｉ＝ｊ
    ）、大小を比較する比較手段と、 この比較手段にて、前記変換手段から与えられる前記デ
    ジタル波形信号Ａｉが前記記憶手段に記憶されている対
    応する弦の前記デジタル波形信号Ｂｊ（ｊ＝ｉ）より大
    となったことが検知されたときは、前記変換手段から与
    えられる前記デジタル波形信号Ａｉを前記記憶手段の対
    応する弦の前記デジタル波形信号Ｂｊ（ｊ＝ｉ）として
    記憶させるとともに、前記変換手段から与えられる前記
    デジタル波形信号Ａｉが前記記憶手段に記憶されている
    対応する弦の前記デジタル波形信号Ｂｊ（ｊ＝ｉ）より
    も小であると検知されたときは、前記記憶手段の内容は
    書替えないように制御する制御手段と、 を具備し、前記比較手段の比較結果出力に基づき、前記
    複数の弦の振動によって生ずる前記入力波形信号の夫々
    のピークタイミングを検知するようにしたことを特徴と
    する電子楽器の入力制御装置。
  6. （６）前記入力波形信号は各弦毎に、正の波高値につい
    てはそのまま、負の波高値につていは、極性を反転して
    前記変換手段から前記デジタル波形信号Ａｉとして出力
    し、前記記憶手段は、各弦毎の正のデジタル波形信号Ｂ
    ｊｕと極性が反転された負のデジタル波形信号ＢｊＤ（
    ｊは前記弦の番号に対応）とを夫々記憶し、前記減算手
    段は、前記各弦毎の正のデジタル波形信号ＢｊＵと前記
    極性が反転された負のデジタル波形信号ＢｊＤとから所
    定値を所定レートで夫々減算するようにし、前記比較手
    段は、前記記憶手段に記憶されている各弦毎の前記デジ
    タル波形信号ＢｊＵと前記デジタル波形信号ＢｊＤとの
    一方と、前記変換手段から与えられる前記各弦毎のデジ
    タル波形信号Ａｉとを、夫々対応する弦毎に（ｊ＝ｉ）
    、大小を比較するようにし、前記制御手段は、前記比較
    手段の比較結果出力に従って、前記記憶手段の記憶内容
    である前記デジタル波形信号Ｂｊｕ及び前記デジタル波
    形信号ＢｊＤの対応する一方を前記デシダル波形信号Ａ
    ｉ（ｉ＝ｊ）にて書替えるようにし、前記比較手段の比
    較結果出力に基づき、前記複数の弦の振動によって生じ
    る、前記入力波形信号の最大（正）と最小（負）との夫
    々のピークタイミングを検知するようにしたことを特徴
    とする特許請求の範囲第５項記載の電子楽器の入力制御
    装置。
  7. （７）前記減算手段において、前記デジタル波形信号Ｂ
    ｊもしくは前記デジタル波形信号Ｂｊｕ、ＢｊＤから前
    記所定値を減算するレートは、前記弦の番号ｊに応じて
    変更されることを特許請求の範囲第５項または第６項の
    いずれかに記載の電子楽器の入力制御装置。
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