JP2626473B2

JP2626473B2 - 電子楽器の入力制御装置

Info

Publication number: JP2626473B2
Application number: JP5155544A
Authority: JP
Inventors: 博渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1993-06-25
Filing date: 1993-06-25
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPH0651758A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演奏操作に応じて発生
する入力波形信号をデジタル化して得たデジタル波形信
号から楽音の発音制御に用いるピッチ情報抽出のための
最大ピーク点、最小ピーク点の各タイミングを抽出する
入力波形制御装置に関する。

【０００２】

【従来の技術】ギター等の弦の撥弦（ピッキング）操作
により生じる弦振動波形等の入力波形信号から、その信
号のピッチ周期をリアルタイムで抽出し、該ピッチ周期
に基づいてデジタル回路等で構成された楽音発生回路を
制御して楽音を合成し、発音させるようにした電子楽器
が開発されている。

【０００３】このような電子楽器においては、例えば電
子ギターの場合、特には図示しない６弦のうち１弦がピ
ッキングされることにより、対応するヘキサピックアッ
プ等の電磁ピックアップから弦振動波形信号が検出され
る。そして、この信号がローパスフィルタでろ波される
と、例えば図１２に示されるようなピッチ周期Ｔ₀〜Ｔ
₅等を有するデジタル波形信号Ｄ１が得られる。続い
て、この信号から、各ピーク値とその直後の各ゼロクロ
ス時刻のデータの組（ａ₀、ｔ₁）、（ｂ₁、ｔ ₂）、
（ａ₁、ｔ₃）、・・・等が検出され、これらのデータ
の組に対して論理的な訂正処理が施されることにより、
最大ピーク点間の間隔又は最小ピーク点間の間隔或いは
ゼロクロス時刻点間の間隔として、各ピッチ周期Ｔ₀〜
Ｔ₅等がリアルタイムで抽出される。そして、各ピッチ
周期が抽出される毎に、対応する音高情報が生成され、
楽音発生回路でその音高の楽音が発音される。

【０００４】従って、発音開始後、演奏者がギターのチ
ョーキング操作を行うか又は弦の張力変化用のトレモロ
アームを操作すること等により、ピッキングされた弦の
張力を変化させたような場合、それに従って図１２のデ
ジタル波形信号Ｄ１の各ピッチ周期Ｔ₀〜Ｔ₅等が変化
するため、発音される楽音の音高等もそれに従ってリア
ルタイムで変化し、楽音に豊かな表現を付加することが
できる。

【０００５】上記従来例では、図１２のデジタル波形信
号Ｄ１の最大ピーク点（図２の正ピーク値ａ₀〜ａ₃等
の時点）及び最小ピーク点（図２の負ピーク値ｂ₀〜ｂ
₃等の時点）のタイミングをいかに正確に抽出するか
が、精度のよいピッチ抽出を行うために重要である。

【０００６】そのため、一般にデジタル波形信号Ｄ１の
正振幅側と負振幅側の各々について、過去のピーク値を
減算し（減衰させ）ながら記憶する回路が設けられ、前
回のピーク値が検出された後、上記減算回路からは図１
２の如くその振幅の絶対値が徐々に減少する閾値信号ｐ
又はｑが生成される。そして、デジタル波形信号Ｄ１の
振幅値が次に上記閾値信号ｐ又はｑの値を正方向又は負
方向に越えた時点が検出され、これにより図１２に示さ
れるようなピーク検出用の制御信号である最大ピーク値
検出信号ＭＡＸ又は最小ピーク値検出信号ＭＩＮがハイ
レベルに立ち上がる。更に、上記検出時点直後にデジタ
ル波形信号Ｄ１が増加方向から減少方向（正振幅側）又
は減少方向から増加方向（負振幅側）へ変化するタイミ
ングで、最大ピーク値検出信号ＭＡＸ又は最小ピーク値
検出信号ＭＩＮがローレベルに立ち下がり、そのタイミ
ングとして各ピーク値のタイミングが検出される。ここ
で、ピッチ周期に対応した真のピーク点間に、倍音成分
等に基づく擬似的なピークが存在しても、通常それらの
ピークの絶対値は隣り合う真のピークの絶対値よりも小
さいため、閾値信号ｐ又はｑを越えない。これにより、
真のピーク値のタイミングのみを正確に抽出することが
できる。

【０００７】なお、ゼロクロス時刻ｔ₀〜ｔ₇等のタイ
ミングは、上記最大ピーク値検出信号ＭＡＸ又は最小ピ
ーク値検出信号ＭＩＮが立ち下がったタイミング直後
に、デジタル波形信号Ｄ１の振幅の極性が変化するタイ
ミングとして検出される。

【０００８】

【発明が解決しようとする課題】ここで、一般の電子ギ
ター等の場合、弦は例えば６本あるため、弦振動波形信
号として検出される信号も６種類ある。そこで、上述の
ような従来例の場合、図１２のデジタル波形信号Ｄ１は
６弦分の弦振動波形信号を時分割に多重化した信号とさ
れ、この信号に対して時分割処理が行われることによ
り、６弦の各々に対応するピッチ周期が抽出され、６種
類の楽音が聴覚上同時に発音される。

【０００９】この場合、１弦分に対応する信号に対し
て、図１２の如く、正振幅側と負振幅側の各々に対応す
る２種類の閾値信号ｐ及びｑが必要である。従って、６
弦分を時分割多重化したデジタル波形信号Ｄ１から各ピ
ーク値のタイミングを検出するためには、１２種類の閾
値信号が必要となり、その閾値信号を用いたピーク値の
タイミング検出のための時分割処理も１２時分割処理が
必要となる。そして、上記１２種類の閾値信号を独立に
記憶するのに、１２段のシフトレジスタが必要である。

【００１０】このように、ピーク値又はゼロクロス時刻
を抽出するための従来の処理回路は、同時に入力する波
形信号の数の２倍の速度で時分割処理する必要があり、
処理速度の点からみた負担が大きくなると共に、閾値信
号を記憶するためのシフトレジスタ等も波形信号の数の
２倍の段数が必要となってハードウエアの負担も増加し
てしまい、結果としてコストの高い電子楽器になってし
まうという問題点を有している。

【００１１】本発明の課題は、ピーク値等を抽出すると
きの処理速度及びハードウエアの負担を軽減させること
にある。

【００１２】

【課題を解決するための手段】本発明は、入力波形信号
の極性を検出する極性検出手段を有する。

【００１３】同手段は、例えば入力波形信号の電圧値を
接地電位と比較し、接地電位よりも大きければハイレベ
ル信号を出力し、小さければローレベル信号を出力する
コンパレータである。

【００１４】次に、極性検出手段の極性検出結果に基づ
いて、入力波形信号のうち極性が負の部分を正極性に反
転して、入力波形信号が正極性の信号成分のみを含むよ
うに変換する極性変換手段を有する。同手段は、例えば
前記コンパレータの出力がハイレベルのときは入力波形
信号の電圧値をそのまま出力し、ローレベルのときは入
力波形信号の電圧値を反転アンプで反転して出力する回
路である。

【００１５】更に、極性変換手段からの正極性波形信号
に対し、該信号の過去のピーク値を減少させながら記憶
する記憶制御手段を有する。同手段は、例えば正極性波
形信号をデジタル化した後、その後述する最大又は最小
ピーク値検出信号の前回の出力タイミングでデジタル化
された正極性波形信号を一時記憶するレジスタと、その
後、次に、最大又は最小ピーク値検出信号が出力される
まで、上記レジスタの出力を各処理タイミングごとに減
算してゆく減算回路である。

【００１６】そして、正極性波形信号の前回のピーク値
検出後、記憶制御手段の出力信号を閾値信号として、正
極性波形信号が次に閾値信号を越える時点を検出し、該
検出時点において極性検出手段が入力波形信号から正極
性を検出していれば上記検出時点直後に最大ピーク値検
出信号を出力し、負極性を検出していれば上記検出時点
直後に最小ピーク値検出信号を出力するピーク検出手段
を有する。同手段は、例えば正極性波形信号の振幅値が
記憶制御手段の出力信号である閾値信号の振幅値を越え
たらハイレベル信号を出力する比較器と、該比較器の出
力がハイレベルとなったときに、前記コンパレータの出
力がハイレベル（正極性の入力信号である）なら最大ピ
ーク値検出信号をハイレベルに立ち上げ、前記コンパレ
ータの出力がローレベル（負極性の入力波形信号であ
る）なら最小ピーク値検出信号をハイレベルに立ち上
げ、その直後に、正極性波形信号の変化が増加から減少
に変化した時点で、ハイレベルに立ち上がった最大又は
最小ピーク値検出信号をローレベルに立ち下げる回路で
ある。

【００１７】以上の構成において、例えば電子ギターの
６弦の各々に対応する各弦振動波形信号のように、入力
波形信号が複数の場合、上記各手段は時分割動作し、入
力波形信号の各々から最大ピーク値及び最小ピーク値の
各入力タイミングが検出され、これにより、各入力波形
信号に対応するピッチ情報が検出され、各ピッチ情報に
対応する複数の楽音の発音制御が同時に行われる。この
場合、前記閾値信号は、複数の入力波形信号に対応して
それと同数だけ用意され、従って、前記記憶制御手段
は、各時分割処理に同期して各閾値信号を記憶、出力す
るメモリ、例えばシフトレジスタあるいはＲＡＭで構成
される。

【００１８】

【作用】本発明の作用は以下の通りである。ピッチ情報
を抽出するための最大ピーク値又は最小ピーク値のタイ
ミングは、過去のピーク値から徐々に減少する閾値信号
に基づいて検出される。従って、ピッチ周期に対応した
真のピーク点間に倍音成分等に基づく擬似的なピークが
存在しても、通常それらピークの絶対値は隣り合う真の
ピークの絶対値より小さく閾値信号を越えないため、真
のピーク値のタイミングのみを正確に抽出できる。

【００１９】ここで、電子ギターの各６弦に対応する各
弦振動波形信号のように、入力波形信号が複数の場合、
前述のように、本発明の各手段は時分割動作し、入力波
形信号の各々から最大ピーク値及び最小ピーク値の各入
力タイミングが検出される。この場合、１つの入力波形
信号（正極性波形信号）に対応して１種類の閾値信号の
みが生成・使用される。これは、従来例の２種類に対し
て１／２である。

【００２０】従って、例えば電子ギターの６弦分の入力
波形信号から各ピーク値のタイミングを検出するのに、
６種類の閾値信号を用意すればよいことになり、それら
の閾値信号を用いた時分割処理も６時分割処理でよい。
そして、上記閾値信号を記憶するのに、６段のシフトレ
ジスタを用意すればよい。

【００２１】すなわち、従来例に比較して時分割処理の
速度とメモリ例えばシフトレジスタやＲＡＭのハードウ
エア規模を共に１／２にできる。

【００２２】

【実施例】以下、本発明の実施例につき詳細に説明を行
う。なお、以下の説明においては、記号｛｝、（
）、《》、〈〉で囲まれ、アンダーラインを付し
た見出しの順に、順次項目分けを行う。｛本発明の実施例の全体ブロック図｝本実施例は、ボデ
ィー上に６本の金属弦が張られ該金属弦の下部に設けら
れたフィンガーボード上のフレット (指板) を指で抑え
ながら所望の弦をピッキングすることにより演奏を行う
電子ギターとして実現されている。なお、その外見は省
略する。

【００２３】図１は、本実施例の全体ブロック図であ
る。まず、ピッチ抽出アナログ部１０２は、特には図示
しない前記６本の弦毎にそれぞれ設けられ各弦の振動を
電気信号に変換するヘキサピックアップから出力される
各弦対応の波形信号から、各種デジタル信号（後述す
る）を生成する回路である。

【００２４】ピッチ抽出デジタル部１０３は、ピッチ抽
出アナログ部１０２からの各信号に基づいて、ピッチ抽
出のためのピーク値、ゼロクロス時刻等の各種パラメー
タ（後述する）を生成し、中央制御装置（ＭＣＰ、以下
同じ）１０１に割り込み信号ＩＮＴで割り込みをかける
ことにより、バスＢＵＳを介して上記各種パラメータを
ＭＣＰ１０１に出力する。

【００２５】次に、ＭＣＰ１０１は、ピッチ抽出デジタ
ル部１０３からの各種情報に基づいて、前記各弦のうち
どの弦がピッキングされたかを検出すると共に、ピッキ
ングされた弦からピッチ周期（周波数）を検出して、そ
のピッチ周期に対応する音高による発音開始の情報を楽
音発生回路１０４に出力する。

【００２６】また、ＭＣＰ１０１は、発音開始後、演奏
者が特には図示しない前述の弦に対してフィンガーボー
ド上でチョーキング操作を行うか、又は特には図示しな
いトレモロアームを操作すること等により、ピッキング
された弦の張力を変化させたような場合、ピッチ抽出デ
ジタル部１０３からの情報に基づいて、ピッキングされ
た弦振動のピッチ周期の変化を抽出し、これに基づく音
高の変更を支持する情報を楽音発生回路１０４に出力す
る。

【００２７】以上の制御動作は、ＭＣＰ１０１内の特に
は図示しないＲＯＭ（リードオンリーメモリー）等に記
憶された制御プログラムに基づいて行われる。続いて、
図１の楽音発生回路１０４は、ＭＣＰ３からの各種楽音
制御情報に基づいて、特には図示しない波形ＲＯＭに記
憶されているデジタル楽音波形を読み出して出力する。
この場合、特には図示しない波形読み出し手段が、ＭＣ
Ｐ１０１から指示される音高に応じたアドレス間隔で前
記波形ＲＯＭからデジタル楽音波形を読み出すことによ
り、楽音の音高制御を行う。

【００２８】Ｄ／Ａ変換器１０５は、楽音発生回路１０
４から出力されるデジタル楽音波形をアナログ楽音波形
に変換し、この波形はアンプ１０６で増幅された後、ス
ピーカ１０７から放音される。

【００２９】なお、楽音発生回路１０４、Ｄ／Ａ変換器
１０５、アンプ１０６、及びスピーカ１０７等を、演奏
部である弦張設部本体の外部に別音源として設２るよう
な場合、ＭＣＰ１０１と楽音発生回路１０４は、図１に
括弧付で示すように楽音制御情報転送用の専用バスＭＩ
ＤＩ−ＢＵＳ（ＭＩＤＩ：Musical Instrument Digital
Interface）によって接続することができるように構成
されている。｛本実施例の概略動作｝上記図１に示したブロック構成
の概略動作につき、以下に説明しておく。

【００３０】まず、図２のＤ１（実線で示した波形）
は、図１のピッチ抽出アナログ部１０２からピッチ抽出
デジタル部１０３に出力されるデジタル波形信号Ｄ１の
１弦分についてアナログ的に示したものである。この波
形は、前述の特には図示しない６弦のうち１弦をピッキ
ングすることにより、対応するヘキサピックアップから
検出される電気信号をローパスフィルタでろ波した後
（後述する）、デジタル信号として出力したものであ
り、当該弦を前述の特には図示しない各フレットにはさ
まれたフィンガーボード上で押圧しながらピッキングす
ることにより、図２Ｔ ₀〜Ｔ₅等に示すようなピッチ周
期を有する振動波形が発生する。なお、実際の１弦分の
デジタル波形信号Ｄ１は、負振幅側の波形部分は同図破
線のように正振幅側に折り返された波形である。これに
ついては、後述する。

【００３１】次に、本実施例では、図１のピッチ抽出デ
ジタル部１０３が、図２のデジタル波形信号Ｄ１から、
ピーク値ａ₀〜ａ₃又はｂ₀〜ｂ₃等を抽出し、同時に
ピーク値の直後のゼロクロス時刻ｔ₀〜ｔ₇等を抽出す
る。そして、これらのデータを、図１のＭＣＰ１０１に
割込み信号ＩＮＴを出力して割込みをかけることにより
バスＢＵＳを介してＭＣＰ１０１に順次転送する。

【００３２】上記動作により、ＭＣＰ１０１は始めのデ
ータの組（ｂ₀、ｔ₀）が入力した時点において、対応
する弦がピッキングされたと判断して、ピッチ周期の検
出動作に入る。

【００３３】この後、ピッチ抽出デジタル部１０３から
割込み信号ＩＮＴが入力して割り込みがかかる毎に入力
するデータの組（ａ₀、ｔ₁）、（ｂ₁、ｔ₂）、（ａ
₁、ｔ₃）、・・・等から、論理的な訂正処理を介し
て、図２の各ピッチ周期Ｔ₀〜Ｔ₅等をリアルタイムで
抽出する。これにより、ＭＣＰ１０１は、最も新しく得
られたピッチ周期に基づいた音高情報を生成し、楽音発
生回路１０４でその音高の楽音を発音させる。

【００３４】従って、発音開始後、演奏者が前記チョー
キング操作を行うか、又は特には図示しないトレモロア
ームを操作すること等により、ピッキングされた弦の張
力を変化させたような場合、それに従って図２のデジタ
ル波形信号Ｄ１の各ピッチ周期Ｔ₀〜Ｔ₅等が変化する
ため、音高情報もそれに従ってリアルタイムで変化し、
楽音に豊かな表現を付加することができる。

【００３５】上記動作は、ギターの６弦分のヘキサピッ
クアップの各出力について時分割処理されるため（従っ
て、後述するようにデジタル信号波形Ｄ１は６弦分の時
分割信号となる）、楽音発生回路１０４からは６弦分の
楽音を聴覚的に同時に発音させることができる。そし
て、これらの楽音は、自由な音量・音色に設定でき、電
子的に各種の効果を付加できるため、極めて大きな演奏
効果が得られる。

【００３６】上記動作のうち、図２のデジタル波形信号
Ｄ１からピーク値ａ₀〜ａ₃又はｂ ₀〜ｂ₃、及びそれ
らの直後のゼロクロス時刻ｔ₀〜ｔ₇を検出するための
ピッチ抽出デジタル部１０３の構成及び動作が、本発明
に特に関連する。以下、その構成及び動作につき順次説
明する。｛ピッチ抽出アナログ部の説明｝まず、図１のピッチ抽
出アナログ部１０２について説明を行う。（概略説明）ここでは、前述のヘキサピックアップから
の６種類（各弦対応）の出力を、ローパスフィルタに通
して高調波成分を除去することにより、６種類の各波形
信号を得る。更に、各波形信号の振幅の符号が正又は負
に変化する毎に、ハイレベル又はローレベルとなるパル
ス状の６種類のゼロクロス信号を発生する。そして、こ
れら６種類の波形信号及びゼロクロス信号を、ゲート回
路又はＡ／Ｄ変換器等により、時分割のデジタル波形信
号Ｄ１及び時分割のシリアルゼロクロス信号ＺＣＲに変
換し、上記各ゼロクロス信号と共にピッチ抽出デジタル
部１０３に出力する。（構成）図３は、図１のピッチ抽出アナログ部１０
２の詳細を示す回路図であり、前述のヘキサピックアッ
プからの各弦に対応した入力波形信号は各々ローパスフ
ィルタ（ＬＰＦ）３０１〜３０６の各入力端子３３４〜
３３９に入力し、ここで増幅されると共に、高周波成分
が除去されて基本波形Ｗ１〜Ｗ６が抽出される。このロ
ーパスフィルタ３０１〜３０６としては各弦の出力音の
周波数が２オクターブ範囲内であることを考慮し、各弦
毎にそれぞれ異なるカットオフ周波数に設定されたもの
を用いる。

【００３７】ローパスフィルタ３０１〜３０６の出力即
ち、波形信号（波高値）Ｗ１〜Ｗ６はそのまま出力さ
れ、また波形信号（波高値）Ｗ１〜Ｗ６は夫々ゼロクロ
スコンパレータ３０７〜３１２に入力され、ここで基準
信号であるアース電位と比較されて、ゼロクロス信号Ｚ
１〜Ｚ６が生成される。

【００３８】このゼロクロス信号Ｚ１〜Ｚ６は、アンド
ゲート３１３〜３１８とオアゲート３２５からなるゼロ
クロスパラレル−シリアル変換部の入力、即ちアンドゲ
ート３１３〜３１８に与えられ、後述する順次パルスΦ
１〜Φ６にそれぞれ対応して入力され、ここでシリアル
ゼロクロス信号ＺＣＲに変換される。そして、ここで
は、ゼロクロス信号Ｚ１〜Ｚ６が正のときシリアルゼロ
クロス信号ＺＣＲとして論理「１」を出力し、またゼロ
クロス信号Ｚ１〜Ｚ６が負のときシリアルゼロクロス信
号ＺＣＲとして論理「０」を出力する。

【００３９】一方、ローパスフィルタ３０１〜３０６か
らの波形信号Ｗ１〜Ｗ６は、アナログゲート３１９〜３
２４などからなるアナログパラレル−シリアル変換部の
入力、即ちアナログゲート３１９〜３２４に与えられ、
後述する順次パルスΦ１〜Φ６にそれぞれ対応して入力
され、ここでアナログのシリアル信号に変換される。そ
してここでは、順次パルスΦ１〜Φ６がハイレベルのと
き対応するアナログゲート３１９〜３２４はオープン状
態となり、また順次パルスΦ１〜Φ６がローレベルのと
きアナログゲート３１９〜３２４はクローズ状態とな
る。これらの出力は抵抗３３０、３３１が接続された反
転アンプ３２９に入力され、ここで正側および負側の波
形がすべて正側に反転される。即ち、オアゲート３２５
からのシリアルゼロクロス信号ＺＣＲは直接アナログゲ
ート３２７のゲート端子へ入力すると共に、インバータ
３２６を介してアナログゲート３２８のゲート端子に入
力する。そして、アナログゲート３２８の入力端子に反
転アンプ３２９の出力が入力され、アナログゲート３２
８の出力は、必ず正の値となっている。一方、アナログ
ゲート３２７は、シリアルゼロクロス信号ＺＣＲが論理
「１」のときにオンとなることで、アナログゲート３１
９〜３２４の出力端子をアナログゲート３２７の出力端
子へ出力する結果、その出力は必ず正の値の出力とな
る。

【００４０】そして、このアナログゲート３２７、３２
８の出力は、Ｖ_INとしてログ（ｌｏｇ）変換回路３３２
に入力され、ここでデータがログ変換されることにより
対数圧縮され、必要なメモリビットが削減される。ログ
変換回路３３２の出力Ｖ_OUTは、アナログデジタル変換
器Ａ／Ｄ（以下、Ａ／Ｄ変換器と称す）３３３におい
て、ＡＤ変換クロック信号ＡＤＣＫの状態に応じて時分
割のデジタル波形信号Ｄ１に変換される。（詳細動作）図４は、図１又は図３のピッチ抽出アナロ
グ部１０２の動作を説明するための動作タイミングチャ
ートである。まず、順次パルスΦ１〜Φ６は、後述のタ
イミングジェネレータ７０５（図７参照）から出力され
る各弦（６弦）対応のサンプリングクロックであり、各
々、上記タイミングジェネレータ７０５から発生される
Ａ／Ｄ変換器３３３を動作させるためのＡＤ変換クロッ
ク信号ＡＤＣＫの６倍の周期を有し、各順次パルスΦ１
〜Φ６はＡＤ変換クロック信号ＡＤＣＫの１周期分ずつ
位相がずれて発生する。

【００４１】従って、上記各順次パルスΦ１〜Φ６がア
ンドゲート３１３〜３１８を順次制御することにより、
６弦分の波形信号Ｗ１〜Ｗ６に対応する各ゼロクロス信
号Ｚ１〜Ｚ６がサンプリングされた後オアゲート３２５
によって時分割多重化されて、図４に示すシリアルゼロ
クロス信号ＺＣＲとして出力される。

【００４２】図５は、図３の構成において、第１弦が弾
かれた場合の順次パルスΦ１と、波形信号Ｗ１と、ログ
変換回路３３２の入力電圧Ｖ_INと、出力電圧Ｖ_OUTと、
シリアルゼロクロス信号ＺＣＲのタイミングチャートで
ある。この図から明らかなように、ログ変換回路３３２
によりデータが対数圧縮され、これにより、Ａ／Ｄ変換
器３３３において量子化を行うときのビット数を減らす
ことができる（これについては後述する）。

【００４３】なお、他の弦に対応する波形信号Ｗ２〜Ｗ
６についても、各順次クロックΦ２〜Φ６に従って時分
割で処理される。この場合、Ｖ_IN、Ｖ_OUT、ＺＣＲの各
信号は、図５の斜線部分に時分割多重化される。

【００４４】そして、これら時分割多重化された信号Ｖ
_OUTは、Ａ／Ｄ変換器３３３（図３）において、ＡＤ変
換クロック信号ＡＤＣＫに基づいて８ビット（２５６レ
ベル）に量子化され、６弦分が時分割多重化された８ビ
ットのデジタル波形信号Ｄ１として出力される。

【００４５】図６(a) 、(b) は、各々図３のログ変換回
路３３２への入力Ｖ_INと、同回路３３２の出力Ｖ
_OUT（共に、図５参照）の各信号の振幅値のエンベロー
プ（包絡）を示すものである。ここで、Ｖ_IN、Ｖ
_OUTは、共に前述の各波形信号Ｗ１〜Ｗ６のいづれかに
基づく信号であるため、結局、上記エンベロープは各弦
の弦振動のエンベロープを示している。

【００４６】ここで注目すべき点は、ノートオン時間で
ある。本実施例では、弦振動の立ち上がり時の振幅値が
所定のしきい値以上となることを検出して楽音をノート
オン（発音開始）し、その後、弦振動が減衰して振幅値
が前記しきい値以下となることを検出してノートオフ
（消音）する。そして、ノートオンからノートオフまで
のノートオン時間内に、ピッチ抽出に基づく音高制御等
を行う。ここで、弦をピッキングしたことによる弦振動
の細かいニュアンスを楽音の発音に反映させるために
は、上記しきい値（以下、ノートオフしきい値と呼ぶ）
をなるべく低い振幅値に設定することが望ましい。

【００４７】一方、上記ノートオン、ノートオフの処理
は、安定した動作を保障するために、図３のＡ／Ｄ変換
器３３３の出力デジタル波形信号Ｄ１に対して、デジタ
ル値のノートオフしきい値を設定して行われる。

【００４８】従って、Ａ／Ｄ変換器３３３において、入
力するＶ_OUTの振幅値の量子化を行う場合、その振幅値
の低い範囲がなるべく細かいレベルで量子化されるよう
にした方が、ノートオフしきい値を低い振幅レベルに設
定することが容易になる。

【００４９】上記動作を実現するためには、量子化ビッ
ト数の多い（例えば10ビット（＝1024レベル）以上の）
Ａ／Ｄ変換器３３３を使用すればよいが、そのようなＡ
／Ｄ変換器は高価であるため、実際にはコストを低く抑
えるため、８ビット（＝２５６レベル）程度のＡ／Ｄ変
換器しか使用できない。

【００５０】そこで、本実施例ではＡ／Ｄ変換器３３３
の前段に安価なログ変換回路３３２を設け、入力Ｖ
_INを、その低い振幅値の範囲が予め対数関数的に増幅さ
れた出力Ｖ_OUTに変換してＡ／Ｄ変換器３３３に入力す
ることにより、上記動作を実現している。これにより、
図６(b) に示すように、同図(a) と同じノートオフしき
い値（デジタル値）でも、もとの弦振動波形に対しては
ずっと低い振幅値でしきい値設定が行えたことになり、
実質的なノートオン時間を図６(a) の場合に比較して長
くとることができ、より細かな楽音制御が行える。

【００５１】以上、図１又は図３のピッチ抽出アナログ
部１０２によって、前述のヘキサピックアップからの６
弦分の出力を時分割多重化した８ビットのデジタル波形
信号Ｄ１（図５のＶ_OUTの各振幅値を量子化した信
号）、同様に時分割多重化した１ビットのシリアルゼロ
クロス信号ＺＣＲ（図５参照）、及び６弦分のゼロクロ
ス信号Ｚ１〜Ｚ６が生成され、図１のピッチ抽出デジタ
ル部１０３に供給される。｛ピッチ抽出デジタル部の説明｝図７は、図１のピッチ
抽出デジタル部１０３の全体構成を示すブロック図であ
り、シリアルゼロクロス信号ＺＣＲを入力してＭＡＸ１
〜６又はＭＩＮ１〜６の各弦対応のピーク点を検出する
信号を出力するピーク検出回路７０１と、このピーク検
出回路７０１の時定数を変換する時定数変換制御回路７
０４と、ゼロクロス時刻取込み回路７０２と、波高値取
込み回路７０３と、種々のタイミング信号すなわち順次
パルスΦ１〜Φ６、タイミング信号ＡＤＣＫ、外１
及びＱ５を

【００５２】

【外１】

【００５３】生成するタイミングジェネレータ７０５と
からなっており、以下これらについて順次説明する。（ピーク検出回路の説明）まず、図７のピーク検出回路
７０１について説明を行う。《概略説明》この回路は、本発明に最も関連する部分で
あり、図２の如く、図１又は図３のピッチ抽出アナログ
部１０２から出力される６弦分を時分割多重化したデジ
タル波形信号Ｄ１及びシリアルゼロクロス信号ＺＣＲに
基づいて、デジタル波形信号Ｄ１の各弦対応の時分割信
号の最大ピーク点（図２の正ピーク値ａ₀〜ａ₃等の時
点）及び最小ピーク点（図２の負ピーク値ｂ₀〜ｂ₃等
の時点）のタイミングを時分割処理により検出し、６弦
対応の最大ピーク値検出信号ＭＡＸ１〜ＭＡＸ６及び最
小ピーク値検出信号ＭＩＮ１〜ＭＩＮ６を出力する。

【００５４】そのために、ピーク検出回路７０１の内部
に、後述するように各弦毎の過去のピーク値を減算し
（減衰させ）ながら記憶する回路を有している。そし
て、ピーク検出回路７０１は、各弦毎に前回のピーク値
を検出した後、上記減算回路から出力される各弦毎の出
力信号を閾値信号として、デジタル波形信号Ｄ１の各弦
毎の時分割信号が次に上記閾値信号の値を越えた時点を
検出し、その時点直後のピーク値の入力タイミングとし
て、各弦毎のピーク値のタイミングを検出する。

【００５５】このとき、図５において既に説明したよう
に、元の波形信号Ｗ１〜Ｗ６（図３参照）の負振幅側
は、正振幅側に極性が反転されてデジタル波形信号Ｄ１
として入力してくる。すなわち、図２の１弦分のデジタ
ル波形信号Ｄ１についてみると、正振幅側の信号はその
まま入力し、負振幅側の信号は同図破線のように正側に
折り返されて入力してくる。この信号に対して、ピーク
検出回路７０１は、前述の閾値信号として図２の破線ｒ
で示されるような信号を生成し、上述の正振幅値のみを
有するデジタル波形信号Ｄ１が上記閾値信号を越える各
タイミングを抽出する。そして、これらの各タイミング
において、シリアルゼロクロス信号ＺＣＲがハイレベル
であれば、最大ピーク値検出信号ＭＡＸ１〜ＭＡＸ６が
ハイレベルに立ち上がり、ＺＣＲがローレベルであれば
最小ピーク値検出信号ＭＩＮ１〜ＭＩＮ６がハイレベル
に立ち上がる。更に、このタイミングの直後に、図２の
正振幅値のみを有するデジタル波形信号Ｄ１の振幅変化
が増加から減少に変化するタイミングで、上記各ピーク
値検出信号がローレベルに立ち下がる。この立ち下がり
のタイミングとして、デジタル波形信号Ｄ１の最大ピー
ク値及び最小ピーク値の各タイミングが抽出される。

【００５６】ここで、図１２の従来例の場合、前述した
ようにデジタル波形信号Ｄ１の正振幅側と負振幅側の各
々について、閾値信号ｐ及びｑが生成され、これらの信
号が６弦分必要である。従って、６弦分のデジタル波形
信号Ｄ１から各ピーク値のタイミングを検出するために
は、１２種類の閾値信号が必要であり、その閾値信号を
用いたピークタイミング検出のための時分割処理も１２
時分割処理が必要となる。そして、上記１２種類の閾値
信号を記憶するのに、１２段のシフトレジスタが必要で
ある。

【００５７】これに対して、以下に説明する本実施例の
場合、図２のように正振幅値のみを有する１弦分のデジ
タル波形信号Ｄ１に対して、１種類の閾値信号ｒのみが
生成・使用される。従って、６弦分のデジタル波形信号
Ｄ１から各ピーク値のタイミングを検出するのに、６種
類の閾値信号を用意すればよいことになり、それらの閾
値信号を用いた時分割処理も６時分割処理でよい。そし
て、上記閾値信号を記憶するのに、６段のシフトレジス
タを用意すればよく、シフトレジスタの規模も１／２に
することができる。

【００５８】以下、上記動作を実現するための構成及び
詳細動作を順次説明する。《構成》図８に、図７のピーク検出回路７０１の詳
細な回路図を示す。この回路は、前述のようにデジタル
波形信号Ｄ１の６弦分の時分割信号について６時分割処
理を行い、最大ピーク値検出信号ＭＡＸ１〜ＭＡＸ６及
び最小ピーク値検出信号ＭＩＮ１〜ＭＩＮ６を出力す
る。

【００５９】同図において、まずシフトレジスタ８０１
は12ビット構成で６時分割処理、即ち12ビット×６段の
シフトレジスタとなっている。なお、各12ビットのう
ち、上位８ビットは整数部、下位４ビットは小数部であ
り、小数部を設けたのは後述する減算処理の精度を確保
するためである。上記シフトレジスタ８０１のクロック
端子ＣＫには、図７のタイミングジェネレータ７０５か
らのＡ／Ｄ変換クロック信号ＡＤＣＫを反転した信号
外２が入力され、この立ち上がりエッジで右回

【００６０】

【外２】

【００６１】転する。シフトレジスタ８０１に記憶され
ている記憶値８２７の上位８ビットはゲート８１３に入
力し、同ゲート８１３はゲート制御回路８１４からの制
御信号ＰＲにより開閉制御される。

【００６２】ゲート制御回路８１４は、２ビットのカウ
ンタ８１５、オアゲート８１６〜８１８、８２１、アン
ドゲート８１７、８２０とからなる。まず、オアゲート
８１６に入力される順次パルスΦ１、Φ２は、そのまま
オアゲート８２１を介して制御信号ＰＲとして出力され
る。一方、オアゲート８１７に入力される順次パルスΦ
３、Φ４は、アンドゲート８１９を介して出力されるた
め、カウンタ８１５の下位ビット出力端子Ｑ_Aが論理
「１」である周期のみ出力される。また、オアゲート８
１８に入力される順次パルスΦ５、Φ６は、アンドゲー
ト８２０を介して出力されるため、カウンタ８１５の上
位ビット出力Ｑ_B及び下位ビット出力Ｑ_Aが共に論理
「１」である周期のみ出力される。ここで、カウンタ８
１５の各出力Ｑ_B、Ｑ_Aは、順次パルスΦ１に同期して
（０、０）（０、１）（１、０）（１、１）（０、０）
・・・とサイクリックに変化する。以上のようにして出
力される制御信号ＰＲがハイレベルとなるタイミング
で、ゲート８１３がオンとなる。

【００６３】ゲート８１３の出力即ちシフトレジスタ８
０１の読み出し出力は、シフタ８０３に入力される。こ
こでは入力信号を８ビットシフト又は４ビットシフトす
ることにより、１／256 又１／16の除算を実行する。な
お、上記２種類のシフトの切替えは、後述する図７の時
定数変換制御回路７０４から端子ＳＥＬに入力する時定
数チェンジ信号ＧＸにより行われる。

【００６４】シフター８０３の４ビットの出力は、減算
器８０２の第２の入力端子Ｂに入力する。減算器８０２
の第１の入力端子Ａにはシフトレジスタ８０１からの12
ビットの記憶値８２７が入力する。ここでは後述するよ
うに、Ａ入力−Ｂ入力を計算し、12ビットの出力端子Ｓ
から出力するが、このときキャリインの入力端子ＣＩＮ
に論理「１」を入力させている。これについても後述す
る。

【００６５】次に、インバータ８１０から論理「１」が
出力されたとき、上記減算器８０２の出力端子Ｓからの
12ビットの出力のうち、上位８ビット（整数部）がデー
タ切替スイッチ８０５を介してシフトレジスタ８０１へ
入力され、下位４ビット（小数部）はアンドゲート８０
６〜８０９を介してシフトレジスタ８０１に入力され
る。また、インバータ８１０の出力が論理「０」のとき
は、図１のピッチ抽出アナログ部１０２内のＡ／Ｄ変換
器３３３（図３参照）から８ビットの新たなデジタル波
形信号Ｄ１が、データ切替スイッチ８０５を介してシフ
トレジスタ８０１へ入力される。このとき、アンドゲー
ト８０６〜８０９がオフとなるため、下位４ビット、即
ち、小数部はゼロ入力となる。

【００６６】一方、比較器８０４の第１の入力端子Ａに
は８ビットのデジタル波形信号Ｄ１が入力し、また、第
２の入力端子Ｂにはシフトレジスタ８０１の記憶値８２
７の上位８ビット（整数部）が入力する。この比較器８
０４の出力は、インバータ８１０で反転された後、デー
タ切替スイッチ８０５及びアンドゲート８０６〜８０９
を制御する。

【００６７】次に、図１又は図３のピッチ抽出アナログ
部１０２からのシリアルゼロクロス信号ＺＣＲは、比較
器８０４の出力、図７のタイミングジェネレータ７０５
からのタイミング信号Ｑ５と共に、シリアル／パラレル
変換回路８２２内のアンドゲート８２３〜８２６に入力
される。そして、アンドゲート８２３〜８２６の各出力
は、前記タイミングジェネレータ７０５からの各順次パ
ルスΦ１〜Φ６と共にアンドゲートＡＮＤｉａ〜ＡＮＤ
ｉｄ（ｉ＝１〜６）に入力され、当該各アンドゲートの
出力は、フリップフロップＦＦｉａ、ＦＦｉｂ（ｉ＝１
〜６）に入力される。これにより、６弦分のパラレルの
最大ピーク値検出信号ＭＡＸｉ（ｉ＝１〜６）、及び最
小ピーク値検出信号ＭＩＮｉ（ｉ＝１〜６）が出力され
る。

【００６８】なお、上記図８のピーク検出回路の構成に
おいて、参照番号８１１及び８１２は本実施例では不使
用である。（動作）上記構成の図７又は図８のピーク検出回路
７０１の動作につき以下に説明を行う。

【００６９】まず、図１のピッチ抽出アナログ部１０２
内のＡ／Ｄ変換器３３３（図３）から出力されるデジタ
ル波形信号Ｄ１には、図９の如くＡＤ変換クロック信号
ＡＤＣＫに同期した６種類の順次パルスΦ１〜Φ６が論
理「１」となるのに同期して、６弦分の波形信号Ｗ１〜
Ｗ６（図３参照）をデジタル化したものが時分割多重化
されている。ただし、前記図４と同様に、順次パルスΦ
１〜Φ６に対して、ＡＤ変換器３３３（図３）の変換時
間Δｔだけ遅延があるが、これについては後述する。

【００７０】これに対して、図８のシフトレジスタ８０
１の記憶値８２７が出力されるタイミング及び減算器８
０２、シフタ８０３、比較器８０５その他のゲート等の
動作タイミングは、反転ＡＤ変換クロック信号外３
の立ち上がりで動作する。

【００７１】

【外３】

【００７２】〈第１弦に対する処理〉今、順次パルスΦ
１に同期する第１弦に対する処理のみに注目する。第１
弦に対応する波形信号Ｗ１は、図１又は図３のピッチ抽
出アナログ部１０２において、前述の「ピッチ抽出アナ
ログ部の説明」の「詳細動作」の項で図５に示したよう
に、順次パルスΦ１に同期してデジタル化されるが、波
形信号Ｗ１の負振幅側は正振幅側に極性が反転されて出
力される。そして、波形信号Ｗ１の正振幅側のとき論理
「１」、負振幅側のとき論理「０」となるシリアルゼロ
クロス信号ＺＣＲが同時に出力される。なお、この信号
も当然６弦分が時分割多重化されており、順次パルスΦ
１に同期する部分が第１弦に対応する。

【００７３】そこで、図７又は図８のピーク検出回路７
０１では、上記のように正振幅側と負振幅側が共に正振
幅側の極性として混在して入力してくるデジタル波形信
号Ｄ１に対して、以下の処理を行う。

【００７４】まず、図１０の如く、順次パルスΦ１の立
ち上がりに同期した値が１ずつ増加する整数値ｎ＝
ｎ₁、ｎ₂、ｎ₃、・・・で表わされる離散的な時刻を
考える。なお、実際の時刻は、上記整数値に順次パルス
Φ１の周期を乗じた値となる。

【００７５】そして、デジタル波形信号Ｄ１のうち上記
離散時刻ｎ毎に入力する第１弦に対応する時分割信号を
ｘ（ｎ）とする。なお、同図においては、代表的にｘ
（ｎ₂）（正振幅側）、ｘ（ｎ₈）（負振幅側）のみ記
入してあるが、他の棒グラフ的に示した部分も同様であ
る。また、順次パルスΦ１に同期する１弦に対応するシ
リアルゼロクロス信号をｚ（ｎ）とする。同図では代表
的にｚ（ｎ₂）、ｚ（ｎ ₇）のみ記入してあるが、他の
棒グラフ的に示した部分も同様である。

【００７６】更に、上記離散時刻ｎ毎にシフトレジスタ
８０１から出力される第１弦に対応する記憶値８２７を
ｒ（ｎ）とする。同図では代表的にｒ（ｎ₇）（正振幅
側）、ｒ（ｎ₁₁）（負振幅側）のみ記入してあるが、他
のプロット「・」で示した部分も同様である。

【００７７】上記図１０における各時刻ｎ₁、ｎ₂、ｎ
₃、・・・毎のｘ（ｎ）に対する処理は、図９に既に示
したように順次パルスΦ１が論理「１」となるタイミン
グで行われる。以下、特記しない限り全てこのタイミン
グでの処理であるとする。

【００７８】今、図８のシフトレジスタ８０１の記憶値
８２７は、始めは全て０であるとし、離散時刻ｎ₁にお
いて図１０に示すような正のデジタル波形信号ｘ
（ｎ₁）が入力したとする。これにより、図８の比較器
８０４では、Ａ入力＞Ｂ入力となるため、その出力は論
理「１」を出力し、インバータ８１０の出力は論理
「０」となる。

【００７９】これにより、データ切替スイッチ８０５が
端子Ｂ側に接続され、アンドゲート８０６〜８０９がオ
フとなる。従って、同スイッチ８０５を介して、図１０
のｎ ₁でのデジタル波形信号ｘ（ｎ₁）が、シフトレジ
スタ８０１の上位８ビット（整数部分）に記憶される。

【００８０】なお、この記憶動作は、図９の順次パルス
Φ１が論理「１」となるタイミングの真ん中において、
反転ＡＤ変換クロック信号外４が立ち上がる（ＡＤ
変換

【００８１】

【外４】

【００８２】クロック信号ＡＤＣＫが立ち下がる）のに
同期して行われるため、図９の如くデジタル波形信号Ｄ
１＝ｘ（ｎ₁）が、ＡＤ変換器３３３（図３）の変換時
間Δｔだけ遅延して入力しても問題はない。

【００８３】これと同時に、比較器８０４の出力及びシ
リアルゼロクロス信号ｚ（ｎ₁）（ＺＣＲ）が共に論理
「１」となることにより、図９に示すタイミング信号Ｑ
５が論理「１」となるタイミングでアンドゲート８２４
がオンとなり、更に、順次パルスΦ１が論理「１」とな
っていることより図９に示すようにアンドゲートＡＮＤ
１ｂの出力が論理「１」となって、フリップフロップＦ
Ｆ１ａがセットされる。これにより、離散時刻ｎ₁にお
いて順次パルスΦ１が論理「１」となるタイミングの真
ん中で、フリップフロップＦＦ１ａの出力である第１弦
に対応する最大ピーク値検出信号ＭＡＸ１が図９又は図
１０に示すように論理「１」に立ち上がる。

【００８４】続いて、シフトレジスタ８０１がＡＤ変換
クロック信号ＡＤＣＫの６クロック分シフトされ、図１
０の離散時刻ｎ₂において、同図に示すような前回（離
散時刻ｎ₂）より大きな値のデジタル波形信号ｘ
（ｎ₂）が入力したとする。これと同時に、シフトレジ
スタ８０１から出力される記憶値ｒ（ｎ₂）は、前回に
おけるデジタル波形信号ｘ（ｎ₁）に等しく、ｒ
（ｎ₂）＝ｘ（ｎ₁）である。従って、この場合も図８
の比較器８０４は論理「１」を出力し、インバータ８１
０の出力は前回と同じく論理「０」を出力する。これに
より、前回と同様にデータ切替スイッチ８０５を介して
デジタル波形信号ｘ（ｎ₂）がシフトレジスタ８０１に
記憶される。

【００８５】上記動作は離散時刻ｎ₃においても同様で
あり、デジタル波形信号ｘ（ｎ₃）がシフトレジスタ８
０１に記憶される。続いて、離散時刻ｎ₄においてデジ
タル波形信号ｘ（ｎ₄）が入力し、これと同時にシフト
レジスタ８０１から記憶値ｒ（ｎ₄）＝ｘ（ｎ₃）＝ａ
₀が出力される。この場合には、ｘ（ｎ₄）＜ｒ
（ｎ₄）となるため、比較器８０４の出力は論理「０」
となる。そして、この出力はアンドゲート８２３に負論
理で入力し、同時にシリアルゼロクロス信号ｚ（ｎ₄）
（ＺＣＲ）の論理「１」がアンドゲート８２３に入力す
ることにより、図９に示すタイミング信号Ｑ５が論理
「１」となるタイミングでアンドゲート８２３がオンと
なり、更に、順次パルスΦ１が論理「１」となっている
ことによりアンドゲートＡＮＤ１ａの出力が論理「１」
となって、フリップフロップＦＦ１ａがリセットされ
る。これにより、離散時刻ｎ₄の順次パルスΦ１が論理
「１」となるタイミングの真ん中で、フリップフロップ
ＦＦ１ａの出力である第１弦に対応する最大ピーク値検
出信号ＭＡＸ１が図１０の如く論理「０」に立ち下が
る。

【００８６】上記の如く、第１弦のデジタル波形信号ｘ
（ｎ）として、図１０のように最大ピーク値ｘ（ｎ₃）
＝ａ₀が入力した１離散時刻後のｎ₄に、第１弦の最大
ピーク値検出信号ＭＡＸ１が論理「０」に立ち下がるこ
とにより、その１離散時刻前のタイミングとして最大ピ
ーク値ａ₀の入力タイミングを検出できる。

【００８７】一方、上記動作と同時に、図１０の離散時
刻ｎ₄において比較器８０４の出力が論理「０」となる
ことにより、インバータ８１０が論理「１」を出力する
ため、データ切替スイッチ８０５が端子Ａ側に接続さ
れ、アンドゲート８０６〜８０９がオンとなる。従っ
て、シフトレジスタ８０１には減算器８０２の出力端子
Ｓからの１２ビットの出力が記憶される。

【００８８】今、ある離散時刻ｎにおいてシフトレジス
タ８０１から出力される記憶値ｒ（ｎ）に対して、減算
器８０２の入力端子Ａの入力値はｒ（ｎ）である。ま
た、シフタ８０３で１／256 の除算が行われるとすれば
（１／16の場合については後述する）、減算器８０２の
入力端子Ｂの入力値はｒ（ｎ）／256 となるため、出力
端子Ｓからの出力値は、ｒ(n) −ｒ(n) ／256 ＝(1−１／256)・ｒ(n) ・・・・(1) となる。なお、減算器８０２のキャリー入力端子ＣＩＮ
に常時″１″が与えられ、入力端子Ａの値から入力端子
Ｂの値を引き、更に１を引くことが減算器８０２で実際
には行われる。これは、入力端子Ｂへの値が０となった
以降もシフトレジスタ８０１の値を減少してゆかねばら
ず、そのため、常時１を引くようにして、解決してい
る。従って、上式(1) ならびに以下に示す式は、" −
１”の分だけ違ってくるが、値が小さいので無視して説
明することにする。

【００８９】減算器８０２の出力値はデータ切替スイッ
チ８０５及びアンドゲート８０６〜８０９を介してシフ
トレジスタ８０１に入力し、１離散時刻後のｎ＋１にそ
の出力側に出力値ｒ（ｎ＋１）として現われるため、前
記(1) 式より、ｒ（ｎ＋１）＝（１−１／256 ）・ｒ（ｎ）・・・・(2) の関係が成り立つ。

【００９０】ここで、前述の如く、離散時刻ｎ₄におい
て減算器８０２の出力端子Ｓからの１２ビットの出力が
シフトレジスタ８０１に記憶されるとすれば、その記憶
値は前記(1) 式にｒ（ｎ₄）＝ｘ（ｎ₃）＝ａ₀を代入
して、（１−１／256 ）・ａ ₀となる。従って、ｎ₄以
降の各離散時刻ｎ毎に、減算器８０２及びシフタ８０３
による上記動作が繰り返されるとすれば、そのときのシ
フトレジスタ８０１の各出力値ｒ（ｎ）は前記(2)式よ
り、ｒ（ｎ）＝（１−１／256)^n-n3・ａ₀ ・・・・(3) と表わされる。

【００９１】なお、このときゲート８１３は、ゲート制
御回路８１４内のオアゲート８１６、８２１を介して、
順次パルスΦ１が論理「１」となる毎に論理「１」とな
る制御信号ＰＲによって、各離散時間ｎ毎にシフトレジ
スタ８０１の出力ｘ（ｎ）をシフタ８０３に入力させて
おり、これにより上記(3) 式の計算が成立する。このゲ
ート８１３及びゲート制御回路８１４の働きについては
後に詳述する。

【００９２】前記(3) 式で求まる出力値ｒ（ｎ）は、図
１０の各離散時刻ｎ₄、ｎ₅、ｎ₆毎にｒ（ｎ₄）、ｒ
（ｎ₅）、ｒ（ｎ₆）として、比較器８０４の入力端子
Ｂに順次入力することにより、入力端子Ａに順次入力す
るデジタル波形信号ｘ（ｎ₄）、ｘ（ｎ₅）、ｘ
（ｎ₆）と比較される。そして、これらのデジタル波形
信号が図１０のようにシフトレジスタ８０１からの上記
各出力値より小さければ、比較器８０４の出力は各離散
時刻毎に論理「０」を出力し、データ切替スイッチ８０
５及びアンドゲート８０６〜８０９を介して減算器８０
２の出力がシフトレジスタ８０１に入力される動作が繰
り返される。これにより、シフトレジスタ８０１の出力
値ｒ（ｎ）は、上記(3) 式に従って変化し、図１０に示
すように最大ピーク値ａ₀から指数関数的に減衰する特
性を有する。

【００９３】上記のように離散時間ｎ₄以後、指数関数
的に減衰する特性を有するシフトレジスタ８０１の出力
値ｒ（ｎ）に基づいて、第１弦に対応する正振幅側のデ
ジタル波形信号ｘ（ｎ）の最大ピーク値が検出される。

【００９４】次に、図１０の第１弦のデジタル波形信号
ｘ（ｎ）の負振幅側の最小ピーク値の入力タイミング
を検出する処理について説明を行う。この処理も、順次
パルスΦ１が論理「１」となるタイミング（図９参照）
で行われ、第１弦に対応する正振幅側のデジタル波形信
号ｘ（ｎ）の最大ピーク値を検出するのに用いたのと同
様のシフトレジスタ８０１の出力値ｒ（ｎ）が用いられ
る。

【００９５】すなわち、まず、図１０の離散時刻ｎ₇に
おいて、負振幅側のデジタル波形信号ｘ（ｎ₇）が入力
するが、この値は、離散時間ｎ₄以後指数関数的に減少
しているシフトレジスタ８０１の出力値ｒ（ｎ₇）より
小さいため、比較器８０４の出力は論理「０」であり、
離散時刻ｎ₄〜ｎ₆の場合と同様にして、減算器８０２
からの出力がシフトレジスタ８０１への記憶値となる。

【００９６】続いて、図１０の離散時刻ｎ₈において、
デジタル波形信号ｘ（ｎ₈）がシフトレジスタ８０１か
らの閾値値信号ｒ（ｎ₈）より大きくなると、比較器８
０４の出力が論理「１」に変化し、前記離散時刻ｎ₁の
場合と同様にして、デジタル波形信号ｘ（ｎ₈）がデー
タ切替スイッチ８０５を介してシフトレジスタ８０１に
入力され次の離散時刻ｎ₉の記憶値ｒ（ｎ₉）となる。

【００９７】これと同時に、アンドゲート８２６に負論
理で入力するシリアルゼロクロス信号ｚ( ｎ₈）（ＺＣ
Ｒ）が論理「０」となることにより、図９に示すタイミ
ング信号Ｑ５が論理「１」となるタイミングで同ゲート
がオンとなり、更に、順次パルスΦ１が論理「１」とな
っていることより図９に示すようにアンドゲートＡＮＤ
１ｄの出力が論理「１」となって、フリップフロップＦ
Ｆ１ｂがセットされる。これにより、離散時刻ｎ₈にお
いて順次パルスΦ１が論理「１」となるタイミングの真
ん中で、フリップフロップＦＦ１ｂの出力である第１弦
に対応する最小ピーク値検出信号ＭＩＮ１が図１０に示
すように論理「１」に立ち上がる。

【００９８】その後、図１０において離散時間ｎ₉でも
同様に新たなデジタル波形信号ｘ（ｎ₉）がシフトレジ
スタ８０１への記憶値ｒ（ｎ₁₀）となる。そして、図１
０の離散時間ｎ₁₀になると、デジタル波形信号ｘ
（ｎ₁₀）がシフトレジスタ８０１の出力値ｒ（ｎ₁₀）＝
ｘ（ｎ₉）＝｜ｂ₀｜を下まわるため、比較器８０４の
出力が論理「０」に変化する。そして、この出力はアン
ドゲート８２５に負論理で入力し、同時にシリアルゼロ
クロス信号ｚ（ｎ₁₀）（ＺＣＲ）の論理「０」がアンド
ゲート８２５に負論理で入力することにより、図９に示
すタイミング信号Ｑ５が論理「１」となるタイミングで
アンドゲート８２５がオンとなり、更に、順次パルスΦ
１が論理「１」となっていることによりアンドゲートＡ
ＮＤ１ｃの出力が論理「１」となって、フリップフロッ
プＦＦ１ｂがリセットされる。これにより、離散時刻ｎ
₁₀の順次パルスΦ１が論理「１」となるタイミングの真
ん中で、フリップフロップＦＦ１ｂの出力である第１弦
に対応する最小ピーク値検出信号ＭＩＮ１が図１０の如
く論理「０」に立ち下がる。

【００９９】上記の如く、第１弦のデジタル波形信号ｘ
（ｎ）として、図１０のように最小ピーク値の絶対値ｘ
（ｎ₉）＝｜ｂ₀｜が入力した１離散時刻後のｎ₁₀に、
第１弦の最小ピーク値検出信号ＭＩＮ１が論理「０」に
立ち下がることにより、その１離散時刻前のタイミング
として最小ピーク値ｂ₀の入力タイミングを検出でき
る。

【０１００】上記動作と同時に、前記離散時刻ｎ₄の場
合と同様にして、減算器８０２からの出力がシフトレジ
スタ８０１への記憶値となる。そして、図１０の離散時
刻ｎ₁₀の以後、最小ピーク値の絶対値｜ｂ₀｜から再び
指数的に減衰する閾値信号ｒ（ｎ₁₁）、ｒ（ｎ₁₂）、・
・・がシフトレジスタ８０１から得られる。この場合、
ｒ（ｎ）は前記(3) 式に準じて、ｒ（ｎ）＝（１−256)^n-n9・｜ｂ₀｜・・・・(4) となる。

【０１０１】以上の動作を順次パルスΦ１が論理「１」
となるタイミング（図９参照）で繰り返すことにより、
第１弦に対応する負振幅側のデジタル波形信号ｘ（ｎ）
から最小ピーク値ｂ₀、ｂ₁、・・・の入力タイミング
を最小ピーク値検出信号ＭＩＮ１が論理「１」から論理
「０」に立ち下がるタイミングとして検出することがで
きる。

【０１０２】続いて、第１弦のデジタル波形信号ｘ
（ｎ）について、図１０の離散時刻ｎ₁₃からは、再び正
振幅側の信号が入力するようになる。まず、図１０の離
散時刻ｎ₁₃において、正振幅側のデジタル波形信号ｘ
（ｎ₁₃）が入力するが、この値は、離散時間ｎ₁₀以後指
数関数的に減少しているシフトレジスタ８０１の出力値
ｒ（ｎ₁₃）より小さいため、比較器８０４の出力は論理
「０」であり、離散時刻ｎ₄〜ｎ₆等の場合と同様にし
て、減算器８０２からの出力がシフトレジスタ８０１へ
の記憶値となる。

【０１０３】次に、図１０の離散時刻ｎ₁₄において、デ
ジタル波形信号ｘ（ｎ₁₄）がシフトレジスタ８０１から
の閾値値信号ｒ（ｎ₁₄）より大きくなると、比較器８０
４の出力が論理「１」に変化し、前記離散時刻ｎ₁の場
合と同様にして、デジタル波形信号ｘ（ｎ₁₄）がデータ
切替スイッチ８０５を介してシフトレジスタ８０１に入
力され次の離散時刻ｎ₁₅の記憶値ｒ（ｎ₁₅）となる。こ
れと同時に、離散時刻ｎ₁の場合と同様にしてフリップ
フロップＦＦ１ａがセットされ、第１弦の最大ピーク値
検出信号ＭＡＸ１が、図１０に示すように論理「１」に
立ち上がる。

【０１０４】その後、図１０において離散時間ｎ₁₅でも
同様に新たなデジタル波形信号ｘ（ｎ₁₅）がシフトレジ
スタ８０１への記憶値ｒ（ｎ₁₆）となる。そして、図１
０の離散時間ｎ₁₆になると、デジタル波形信号ｘ
（ｎ₁₆）がシフトレジスタ８０１の出力値ｒ（ｎ₁₆）＝
ｘ（ｎ₁₅）＝ａ₁を下まわるため、比較器８０４の出力
が論理「０」に変化し、前記離散時刻ｎ₄の場合と同様
にして、減算器８０２からの出力がシフトレジスタ８０
１への記憶値となる。これと同時に、離散時刻ｎ₄の場
合と同様にしてフリップフロップＦＦ１ａがリセットさ
れ、第１弦の最大ピーク値検出信号ＭＡＸ１が図１０に
示すように論理「０」に立ち下がる。これにより、この
立ち下がりタイミングの１離散時刻前のタイミングとし
て、最大ピーク値ａ₁の入力タイミングを検出できる。

【０１０５】そして、図１０の離散時刻ｎ₁₆の以後、最
大ピーク値ａ₁から再び指数的に減衰する閾値信号ｒ
（ｎ₁₇）、ｒ（ｎ₁₈）、・・・がシフトレジスタ８０１
から得られる。この場合、ｒ（ｎ）は前記(3) 式等に準
じて、ｒ（ｎ）＝（１−256)^n-n15・ａ₁ ・・・・(5) となる。

【０１０６】更に続いて、離散時刻ｎ₁₉から再び負振幅
側のデジタル波形信号ｘ（ｎ₁₉）、・・・が入力する。
そして、図１０の離散時刻ｎ₂₀において、デジタル波
形信号ｘ（ｎ₂₀）がシフトレジスタ８０１からの閾値信
号ｒ（ｎ₂₀）より大きくなると、比較器８０４の出力が
論理「１」に変化し、前記離散時刻ｎ₇の場合と同様に
して、デジタル波形信号ｘ（ｎ₂₀）がデータ切替スイッ
チ８０５を介してシフトレジスタ８０１に入力され次の
離散時刻ｎ₂₁の記憶値ｒ（ｎ₂₀）となる。これと同時
に、離散時刻ｎ₇の場合と同様にしてフリップフロップ
ＦＦ１ｂがセットされて、第１弦の最小ピーク値検出信
号ＭＩＮ１が図１０に示すように論理「１」に立ち上が
る。

【０１０７】その後、図１０において離散時間ｎ₂₁でも
同様に新たなデジタル波形信号ｘ（ｎ₂₁）がシフトレジ
スタ８０１への記憶値ｒ（ｎ₂₂）となる。そして、図１
０の離散時間ｎ₂₂になると、デジタル波形信号ｘ
（ｎ₂₂）がシフトレジスタ８０１の出力値ｒ（ｎ₂₂）＝
ｘ（ｎ₂₁）＝｜ｂ₁｜を下まわるため、比較器８０４の
出力が論理「０」に変化し、前記離散時刻ｎ₁₀の場合と
同様にして、減算器８０２からの出力がシフトレジスタ
８０１への記憶値となる。これと同時に、離散時刻ｎ₁₀
の場合と同様にしてフリップフロップＦＦ１ｂがリセッ
トされ、第１弦の最小ピーク値検出信号ＭＩＮ１が図１
０に示すように論理「０」に立ち下がる。これにより、
最小ピーク値ｂ₁の入力タイミングを検出できる。

【０１０８】そして、図１０の離散時刻ｎ₂₂の以後は、
特には図示しないが最小ピーク値ｂ ₁から再び指数的に
減衰するしきい値信号ｒ（ｎ）がシフトレジスタ８０１
から得られる。この場合、ｒ（ｎ）は前記(3) 〜(5) 式
に準じて、ｒ（ｎ）＝（１−１／256)^n-n21・｜ｂ₁｜・・・・(6) となる。

【０１０９】以上のようにして、第１弦の正振幅側及び
負振幅側が正極性として混在して入力するデジタル波形
信号ｘ（ｎ）に対して、順次パルスΦ１が論理「１」と
なるタイミングで共通に処理を行うことにより、図１０
に示す正振幅側のピーク値である最大ピーク値ａ₀、ａ
₁、・・・の各入力タイミング及び負振幅側のピーク値
である最小ピーク値ｂ₀、ｂ₁、・・・の各入力タイミ
ングを、第１弦の最大ピーク値検出信号ＭＡＸ１及び１
弦の最小ピーク値検出信号ＭＩＮ１として検出すること
ができる。

【０１１０】ここで、特には図示しないが、第１弦に対
応するデジタル波形信号Ｄ１＝ｘ（ｎ）には、倍音のピ
ーク成分が含まれている。このような場合でも、シフト
レジスタ８０１の出力８２７である第１弦対応の閾値信
号ｒ（ｎ）がゆっくりと指数関数的に減衰するため、上
記のような擬似的なピーク成分のタイミングを抽出しな
いで、各々の周期のピークタイミングのみを正確に抽出
することができる。

【０１１１】また、デジタル波形信号Ｄ１＝ｘ（ｎ）の
振幅が小さい場合でも、前記(1) 〜(6) 式に準じて各々
の振幅値に基づいて閾値信号ｒ（ｎ）が決定されるた
め、各ピッチ周期のピークタイミングを正確に抽出する
ことができる。

【０１１２】以上示したように、図７又は図８のピーク
検出回路７０１は、図２又は図１０の如く、第１弦に対
応する正振幅値のみを有するデジタル波形信号Ｄ１（ｘ
（ｎ））において、１種類の閾値信号ｒ（ｒ（ｎ））の
みを用いて、これに基づいて最大ピーク値検出信号ＭＡ
Ｘ１及び最小ピーク値検出信号ＭＩＮ１を生成する。〈他の弦に対する処理〉上記のように、デジタル波形信
号Ｄ１のうち第１弦に対応するものは、図９に示したよ
うに順次パルスΦ１が論理「１」となるタイミングで処
理される。

【０１１３】一方、デジタル波形信号Ｄ１の他の第２弦
〜第６弦に対応するものについては、図９の各順次パル
スΦ２〜Φ６が論理「１」となる各タイミングで時分割
処理され、その詳細な処理タイミングが異なるだけで第
１弦の場合と基本的に同様である。

【０１１４】この場合、第２弦〜第６弦に対応する各最
大ピーク値検出信号ＭＡＸ２〜ＭＡＸ６の検出動作は、
ｉ＝２〜６として各フリップフロップＦＦｉａ、リセッ
ト用アンドゲートＡＮＤｉａ及びセット用アンドゲート
ＡＮＤｉｂが、第１弦に対応するＦＦ１ａ、ＡＮＤ１
ａ、ＡＮＤ１ｂと全く同様に動作することにより実現さ
れる。同様に、各最小ピーク値検出信号ＭＩＮ２〜ＭＩ
Ｎ６の検出動作も、各フリップフロップＦＦｉｂ、リセ
ット用アンドゲートＡＮＤｉｃ及びセット用アンドゲー
トＡＮＤｉｄが、第１弦対応のＦＦ１ａ、ＡＮＤ１ｃ、
ＡＮＤ１ｄと全く同様に動作することにより実現され
る。

【０１１５】ただし、上記動作において、図８の減算器
８０２及びシフタ８０３における前記(1) 〜(6) 式に示
したような減算動作については、各弦毎に多少異なった
動作をする。これは、ゲート８１３及びゲート制御回路
８１４の働きによるものであり、以下にこれらの動作に
つき説明を行う。

【０１１６】今、図８のゲート制御回路８１４におい
て、各順次パルスΦ１、Φ２はオアゲート８１６、８２
１を介してそのまま制御信号ＰＲとしてゲート８１３を
制御する。これにより、ゲート８１３をオンにする制御
信号ＰＲの第１弦及び第２弦に対する各タイミングＰＲ
（１弦）及びＰＲ（２弦）は、図１１のように各順次パ
ルスΦ１、Φ２が論理「１」となるサイクルと同じであ
る。

【０１１７】一方、オアゲート８１７に入力される各順
次パルスΦ３、Φ４は、アンドゲート８１９を介して出
力されるため、カウンタ８１５の下位ビット出力端子Ｑ
_Aからの出力が論理「１」である周期のみ出力される。
今、カウンタ８１５の各出力端子Ｑ_B、Ｑ_Aからの各出
力の論理は、順次パルスΦ１の立ち上がりのタイミング
に同期してその周期幅で（０、０）（０、１）（１、
０）（１、１）（０、０）・・・とサイクリックに変化
する。従って、ゲート８１３をオンにする制御信号ＰＲ
の第３弦及び第４弦に対する各タイミングＰＲ（３弦）
及びＰＲ（４弦）は、図１１のように各順次パルスΦ
３、Φ４が論理「１」となるサイクルに対して、２サイ
クルに１回となる。

【０１１８】更に、オアゲート８１８に入力される各順
次パルスΦ５、Φ６は、アンドゲート８２０を介して出
力されるため、カウンタ８１５の上位ビット出力端子Ｑ
B 及び下位ビット出力端子ＱA からの各出力が共に論理
「１」である周期のみ出力される。従って、ゲート８１
３をオンにする制御信号ＰＲの第５弦と第６弦に対する
各タイミングＰＲ（５弦）及びＰＲ（６弦）は、図１１
のように各順次パルスΦ５、Φ６が論理「１」となるサ
イクルに対して、４サイクルに１回となる。

【０１１９】上記動作により、第１弦と第２弦について
は、各順次パルスΦ１、Φ２に同期した各サイクル毎
に、シフタ８０３による除算動作及び減算器８０２によ
る減算動作８０２がなされて、前記(1) 〜(6) 式に準じ
た閾値計算が行われる。また、第３弦と第４弦について
は、各順次パルスΦ３、Φ４に同期したサイクルの２サ
イクルに１回上記閾値計算が行われる。そして、ゲート
８１３がオフとなるサイクルでは、シフタ８０３の出力
が０となるため、シフトレジスタ８０１からの出力８２
７は減算器８０２を素通りして、閾値の値は変化しな
い。更に、第５弦と第６弦については、各順次パルスΦ
５、Φ６に同期したサイクルの４サイクルに１回上記閾
値計算が行われ、ゲート８１３がオフとなるサイクルで
は、上記と同様閾値の値は変化しない。

【０１２０】従って、図１０のｒ（ｎ）等として示した
シフタ８０１の出力値８２７である閾値信号の減衰率
は、第１弦・第２弦に対しては大、第３弦・第４弦に対
しては中、第５弦・第６弦に対しては小となる。これ
は、高音側即ち第１弦側の弦振動周期は短く、低音側即
ち第６弦側の弦振動周期は長いため、各弦振動周期に合
わせて上記閾値信号が減衰するようにしたものである。

【０１２１】以上示したように、６弦分のデジタル波形
信号Ｄ１から各ピーク値のタイミングを検出するのに、
図１０のｒ（ｎ）等として６種類の閾値信号を用意すれ
ばよいことになり、それらの閾値信号を用いた時分割処
理も６時分割処理でよい。そして、上記閾値信号を記憶
するのに、図８のシフトレジスタ８０１は、６段のもの
を用意すればよく、従来のものに比較してシフトレジス
タのハード規模（段数）を１／２にすることができる。（時定数変換制御回路の説明）次に、図１のピッチ抽出
デジタル部１０３を構成する図７の時定数変換制御回路
７０４について説明を行う。なお、この部分は、本発明
には直接は関連しないため、概略の動作のみ説明する。

【０１２２】ここでは、図７のピーク検出回路７０１内
の図８で説明したシフタ８０３での除算率を変更するた
めの時定数チェンジ信号ＧＸが生成され、これにより図
１０等で説明した閾値信号ｒ（ｎ）等の減衰率（時定
数）が変更される。即ち、閾値信号ｒ（ｎ）等の減衰率
を状況に応じて変更することにより、図７のピーク検出
回路７０１における最大・最小ピーク値のタイミングを
正確に抽出できるように働く。そして、時定数変換制御
回路７０４における減衰率の変更処理は、図１のＭＣＰ
１０１がソフト処理に基づくピッチ抽出動作を行うのと
同期して、ＭＣＰ１０１がバスＢＵＳを介して同回路７
０４を制御することにより実行される。

【０１２３】時定数変換制御回路７０４から時定数チェ
ンジ信号ＧＸが図７のピーク検出回路７０１内の図８の
シフター８０３へ送出されると、シフター８０３は、１
／２５６の除算から１／１６の除算に制御を変更する。
このように変更された除算結果が減算器８０２の減算入
力端子Ｂに入力することにより、減算器８０２を介して
出力される閾値信号の減衰率が大きくなる。すなわち、
上記時定数チェンジ信号ＧＸによって、図１０における
閾値信号ｒ（ｎ）等は、急速減衰するように動作する。

【０１２４】以上の動作は、ＭＣＰ１０１でのピッチ抽
出動作に大きく依存するものである。例えば、各弦の振
動周期は、演奏者がフレット上で当該弦を押さえる位置
によって幅広く変化するため、ディジタル波形信号Ｄ１
の各弦に対応する時分割信号の波形立ち上がり時には、
その波形の振動を速やかに検知すべく、各弦に対応した
比較的短い時間経過で閾値信号が急速減衰し、その直後
は各ピッチ周期の倍音成分等を拾わないために、各弦に
対応した比較的長い時間周期で急速減衰するように、時
定数チェンジを行うまでの時間が設定される。そして、
ピッチ周期が有効に抽出され始めた後は、各時点で抽出
されたピッチ周期に基づいて閾値信号を急速減衰させる
までの時間が決定される。これにより、演奏操作による
ディジタル波形信号Ｄ１の各弦のピッチ周期の変化に追
従でき、同信号から最大及び最小ピーク値のタイミング
を正確に抽出することが可能となる。（ゼロクロス時刻取込回路の説明）続いて、図１のピッ
チ抽出デジタル部１０３を構成する図７のゼロクロス時
刻取込回路７０２について説明を行う。この部分も、本
発明には直接は関連しないため、概略の動作のみ説明す
る。

【０１２５】本実施例においては、「本実施例の概略動
作」の項で図２を用いて説明したように、図１又は図３
のピッチ抽出アナログ部１０２から出力されるデジタル
波形信号Ｄ１について、各弦毎にピーク値ａ₀〜ａ₃又
はｂ₀〜ｂ₃等（図２）を抽出し、同時に各ピーク値直
後のゼロクロス時刻ｔ₀〜ｔ₇等（図２）を抽出して、
これらのデータを図１のＭＣＰ１０１に送ることによ
り、ＭＣＰ１０１がソフト処理によりピッチ抽出動作を
行い、各弦毎のピッチ周期をＴ₀〜Ｔ₅等（図２）をし
て抽出する。

【０１２６】そこで、図７のゼロクロス時刻取込回路７
０２は、図１又は図３のピッチ抽出アナログ部１０２か
ら出力される各弦対応のゼロクロス信号Ｚ１〜Ｚ６、及
び図７のピーク検出回路７０１から出力される各弦対応
の最大ピーク値検出信号ＭＡＸ１〜ＭＡＸ６、最小ピー
ク値検出信号ＭＩＮ１〜ＭＩＮ６に基づいて、各弦毎の
最大ピーク値又は最小ピーク値直後のゼロクロス時刻を
取り込んで、図１のＭＣＰ１０１へ出力する。

【０１２７】具体的には、ゼロクロス時刻取込回路７０
２は、図７の如く、各弦共通のタイムベースカウンタ７
０２１を有している。そして、同回路７０２は、ピーク
検出回路７０１から出力される最大・最小ピーク値検出
信号ＭＡＸ１〜ＭＡＸ６、ＭＩＮ１〜ＭＩＮ６がハイレ
ベルからローレベルに立ち下がるタイミング（図１０参
照）を各弦毎に検出し、そのタイミング直後のゼロクロ
ス信号Ｚ１〜Ｚ６の変化時点であるゼロクロス時刻で、
前記タイムベースカウンタ７０２１の出力をラッチす
る。

【０１２８】このラッチ動作が行われると、ゼロクロス
時刻取込回路７０２は続いて、図１のＭＣＰ１０１に割
り込み信号ＩＮＴを出力する。これにより、ＭＣＰ１０
１から特には図示しない制御線を介して入力する制御信
号に従って、ゼロクロスが発生した弦番号、ラッチした
当該弦に対応するゼロクロス時刻が、バスＢＵＳを介し
てＭＣＰ１０１へ順次出力される。ここでＭＣＰ１０１
における最小ピーク値直後のゼロクロスであるのか最大
ピーク値直後のゼロクロスであるのかの判定は、例えば
ゼロクロス時刻の最上位ビットに正負フラグを付加する
こと等により行うことが可能である。（波高値取込回路の説明）続いて、図１のピッチ抽出デ
ジタル部１０３を構成する図７の波高値取込回路７０３
について説明を行う。この部分も、本発明には直接は関
連しないため、概略の動作のみ説明する。

【０１２９】本実施例では、上述の「ゼロクロス時刻取
込回路の説明」の項で説明したように、デジタル波形信
号Ｄ１について、各弦毎にピーク値ａ₀〜ａ₃又はｂ₀
〜ｂ ₃等（図２）を抽出する必要がある。また、図１の
ＭＣＰ１０１は、ピッチ抽出の処理過程において、いず
れかの弦について、ある瞬間のデジタル波形信号Ｄ１の
瞬時値を必要とする場合もある。

【０１３０】そこで、図７の波高値取込回路７０３で
は、図７又は図８のピーク検出回路７０１から出力され
る各弦対応の最大ピーク値検出信号ＭＡＸ１〜ＭＡＸ６
及び最小ピーク値検出信号ＭＩＮ１〜ＭＩＮ６に基づい
て、図１又は図３のピッチ抽出アナログ部１０２からの
デジタル波形信号Ｄ１の各弦毎の最大ピーク値（図２ａ
₀〜ａ₃等）又は最小ピーク値（図２ｂ₀〜ｂ₃等）、
及び瞬時値を取り込んで、図１のＭＣＰ１０１へ出力す
る。

【０１３１】具体的には、波高値取込回路７０３は、図
１又は図３のピッチ抽出アナログ部１０２より時分割で
出力されるデジタル波形信号Ｄ１を、各弦毎の波高値に
デマルチプレクス（分解）処理する。そして、図７又は
図８のピーク検出回路７０１からの最大又は最小ピーク
値検出信号ＭＡＸ１〜ＭＡＸ６、ＭＩＮ１〜ＭＩＮ６が
ハイレベルからローレベルに立ち下がる１離散時刻前の
タイミングで（図１０参照）、上記デマルチプレクス処
理したデジタル波形信号Ｄ１の波高値をホールドする。
そのために、波高値取込回路７０３は、特には図示しな
いが内部に過去（１離散時刻前）のデジタル波形信号Ｄ
１の波高値をホールドするバッファを持っている。

【０１３２】そして、波高値取込回路７０３は、ＭＣＰ
１０１（図１）が特には図示しない制御線を介してアク
セスしてきた弦についての最大ピーク値又は最小ピーク
値を、バスＢＵＳを介してＭＣＰ１０１へ順次出力す
る。

【０１３３】また、波高値取込回路７０３は、ＭＣＰ１
０１が、ある弦についての瞬時値の出力を促してきた場
合、そのタイミングで同回路７０３内にホールドされて
いるデジタル波形信号Ｄ１の瞬時値を、バスＢＵＳを介
してＭＣＰ１０１へ順次出力する。｛中央制御装置（ＭＣＰ）の概略動作｝最後に中央制御
装置（ＭＣＰ）１０１の概略動作について説明する。こ
こでは、ソフト処理によるピッチ抽出動作が実行される
が、本発明に関連するのは前述の図７のピーク検出回路
７０１に関するものであるので、ＭＣＰ１０１の動作に
ついては概略のみ説明する。なお、ピッチ抽出処理等の
詳細については、本出願人が出願した特願昭63 -76492
「電子楽器」、特願昭63-109625 「電子弦楽器」等に開
示されている。

【０１３４】前述の動作により、図１又は図７のピッチ
抽出デジタル部１０３から、最大又は最小ピーク値、ゼ
ロクロス時刻、及びピーク値の正負を示す正負フラグ等
が図１のＭＣＰ１０１に入力する。これによりＭＣＰ１
０１は、前述の「本実施例の概略動作」の項で図２を用
いて説明した如く、始めのデータの組（ｂ₀、ｔ₀）
（図２）が入力した時点において、対応する弦がピッキ
ングされたと判断して、ピッチ周期の検出動作に入る。
この後、ピッチ抽出デジタル部１０３から割込み信号Ｉ
ＮＴが入力して割り込みがかかる毎に入力するデータの
組（ａ₀、ｔ₁）、（ｂ₁、ｔ₂）、（ａ₁、ｔ₃）、
・・・（図２）等に対して、ＭＣＰ１０１は論理的なピ
ッチ抽出処理及びその訂正処理等を実行し、図２の各ピ
ッチ周期Ｔ ₀〜Ｔ₅等をリアルタイムで抽出する。これ
により、ＭＣＰ１０１は、得られたピッチ周期に基づい
た音高情報を生成し、楽音発生回路１０４でその音高の
楽音を発音させる。このように、本実施例では、図１の
ピッチ抽出アナログ部１０２及びピッチ抽出デジタル部
１０３のハードウエアの部分とＭＣＰ１０１によるソフ
ト処理の部分とが共働的に動作することにより、正確な
ピッチ抽出を可能としている。｛他の実施例｝以上説明した実施例では、図２の閾値信
号ｒ等は、最大ピーク値（ａ₀等）から減衰する場合及
び最小ピーク値（ｂ₀等）から減衰する場合共に、その
減衰率は同じである。これに対して、例えば１弦分のデ
ジタル波形信号Ｄ１が正振幅側と負振幅側とで異なった
特性（例えばデューティー比が異なる、或いは最大ピー
ク値と隣り合う最小ピーク値の振幅の絶対値が異なる）
となっている場合は、例えば最大ピーク値から減衰する
場合と最小ピーク値から減衰する場合とで減衰率が異な
るように、図７の時定数変換制御回路７０４等がピーク
検出回路７０１を制御するようにしてもよい。このよう
にすれば、擬似ピークを誤って検出してしまう確率をよ
り小さくすることができ、より正確なピッチ抽出が可能
となる。

【０１３５】

【発明の効果】本発明によれば、ピッチ情報を抽出する
ための最大ピーク値又は最小ピーク値のタイミングを、
過去のピーク値から徐々に減少する閾値信号に基づいて
検出する場合、１つの入力波形信号に対応して１種類の
閾値信号のみが生成・使用されため、複数の入力波形信
号に対して時分割処理をする場合には、それと同数の閾
値信号を用意すればよく、それらの閾値信号を用いた時
分割処理もそれと同数の時分割タイミングの処理でよ
い。そして、これらの閾値信号を記憶するのに、同数の
記憶制御手段を用意すればよい。従って、従来例に比較
して、時分割処理の速度及びシフトレジスタやＲＡＭ等
のハードウエアの規模を共に１／２にすることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の実施例の全体ブロック図である。

【図２】本実施例の概略動作説明図である。

【図３】ピッチ抽出アナログ部の構成図である。

【図４】ピッチ抽出アナログ部の動作タイミングチャー
トである。

【図５】Φ１、Ｗ１、Ｖ_IN、Ｖ_OUT及びＺＣＲの関係図
である。

【図６】(a) 、(b) は、弦のエンベロープとノートオン
時間の関係図である。

【図７】ピッチ抽出デジタル部の全体ブロック図であ
る。

【図８】ピーク検出回路の具体構成図である。

【図９】ピーク検出回路の具体的動作タイミングチャー
トである。

【図１０】ピーク検出回路の具体的動作説明図である。

【図１１】ピーク検出回路の各弦毎の減算動作タイミン
グチャートである。

【図１２】従来例の説明図である。

【符号の説明】

１０３ピッチ抽出デジタル部７０１ピーク検出回路８０１シフトレジスタ８０２減算器８０４比較器８０５データ切替スイッチＤ１デジタル波形信号ｒ閾値信号

Claims

(57)【特許請求の範囲】

【請求項１】入力波形信号の極性を検出する極性検出
手段と、該極性検出手段の極性検出結果に基づいて、前記入力波
形信号のうち極性が負の部分を正極性に反転して、前記
入力波形信号が正極性の信号成分のみを含むように変換
する極性変換手段と、該極性変換手段からの正極性波形信号に対し、該信号の
過去のピーク値を減少させながら記憶する記憶制御手段
と、前記正極性波形信号の前回のピーク値検出後、前記記憶
制御手段の出力信号を閾値信号として、前記正極性波形
信号が次に前記閾値信号を越える時点を検出し、該検出
時点において前記極性検出手段が前記入力波形信号から
正極性を検出していれば前記検出時点直後に最大ピーク
値検出信号を出力し、負極性を検出していれば前記検出
時点直後に最小ピーク値検出信号を出力するピーク検出
手段と、を有することを特徴とする入力波形制御装置。
【請求項２】複数の入力波形信号をデジタル多重化
し、該デジタル多重化された入力波形信号の各々から、
時分割処理により前記各入力波形信号に対応する最大ピ
ーク値及び最小ピーク値の各入力タイミングを検出する
ことを特徴とする請求項１記載の入力波形制御装置。