JPH0193919A - Level shifting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベルシフト回路の構成に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to the configuration of a level shift circuit.
本発明は、レベルシフト回路において、直流カットコン
デンサで入力結合を行い、クランプダイオードにてトラ
ンジスタのペースエミッタ間の逆方向バイアスをクラン
プし、エミッタ接地トランジスタを設け、以上の構成要
素を、相補的に設ける。In a level shift circuit, the present invention performs input coupling with a DC cut capacitor, clamps the reverse bias between the pace emitters of the transistors with a clamp diode, and provides a common emitter transistor, and the above components are complemented. establish.
相補的に設けられた第１のトランジスタはカットオフし
、第２のトランジスタは飽和領域でオンしている。次に
入力が逆方向に変化すると第１のトランジスタは飽和領
域でオンし、第２のトランジスタはカットオフする。ク
ランプダイオードの働きによりベース電位はエミッタ電
位に対して±０．６Ｖ程度の範囲内で駆動される。The complementary first transistor is cut off, and the second transistor is turned on in the saturation region. Next, when the input changes in the opposite direction, the first transistor turns on in the saturation region and the second transistor cuts off. Due to the function of the clamp diode, the base potential is driven within a range of approximately ±0.6V with respect to the emitter potential.
そのため、電源電圧範囲とほぼ同じ振幅にレベルシフト
される、立ち上がり立ち下がり時間の特性がそろいかつ
高速である、駆動入力振幅は２Ｖ以上あれば良いなどの
効果ををする。Therefore, effects such as level shifting to approximately the same amplitude as the power supply voltage range, uniform rise and fall time characteristics and high speed, and drive input amplitude of 2 V or more are achieved.
従来のレベルシフト回路はナショナルセミコンダクタコ
ーポレーションのインターフェースデータブック、５−
１３ページに示されるＤＳＯ０２６が例としてあげられ
る。シリコンモノリシック基板上にＮＰＮ）ランジスタ
、ダイオード及抵抗を集積し、高速、高負荷容量駆動を
特徴としている。入力部の結合回路は入力電圧レベルに
よって容量結合と抵抗結合を選択する。Conventional level shift circuits are described in National Semiconductor Corporation's Interface Data Book, 5-
An example is DSO026 shown on page 13. It integrates NPN (NPN) transistors, diodes, and resistors on a silicon monolithic substrate, and is characterized by high speed and high load capacity drive. The input coupling circuit selects capacitive coupling or resistive coupling depending on the input voltage level.
第２の従来のレベルシフト回路の例として、日本電気（
株）（ＤＣＭＯＳデジタルＩＣ１９８６，１３９ページ
に示されるμＰＤ４０５３ＢＣがあげられる。シリコン
モノリシック基板上に相補型のＭＯＳ）ランジスタを集
積し高精度にレベルシフトすることができる。入力部の
結合回路は直結である。As an example of a second conventional level shift circuit, NEC (
For example, the μPD4053BC shown in DCMOS Digital IC Co., Ltd. (DCMOS Digital IC 1986, page 139) is a complementary MOS on a silicon monolithic substrate, and transistors are integrated to enable highly accurate level shifting. The coupling circuit of the input section is directly connected.
しかし、前述の従来技術では第１の従来例においては消
費電力が大きい、立ち上がり立ち下がり時間の特性がそ
ろわない、レベルシフトされる高レベルと低レベルが変
化しやすいという問題点を存する。第２の従来例では伝
達遅延時間が長いという問題点を育する。However, the above-mentioned conventional techniques have problems in that the first conventional example has large power consumption, rise and fall time characteristics are not uniform, and the high level and low level to be level shifted are likely to change. The second conventional example has a problem that the transmission delay time is long.
そこで本発明の目的は立ち上がり立ち下がり時間の特性
がそろい、伝達遅延時間が短く、精度が高いレベルシフ
ト回路を提供するところにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a level shift circuit with uniform rise and fall time characteristics, short transmission delay time, and high precision.
本発明のレベルシフト回路は、直流カットコンデンサに
よる入力結合手段、クランプダイオードによるトランジ
スタのベースエミッタ間の逆方向バイアスをクランプす
る手段、エミッタ接地トランジスタによる増幅手段をそ
れぞれ相補的に設けたことを特徴とする。The level shift circuit of the present invention is characterized in that input coupling means using a DC cut capacitor, means for clamping reverse bias between the base and emitter of a transistor using a clamp diode, and amplification means using a common emitter transistor are provided in a complementary manner. do.
本発明の上記の構成によれば、直流カットコンデンサと
クランプダイオードにより、エミッタ接地トランジスタ
はカットオフ状態と飽和領域でのオン状態の２状態をと
る。相補的に回路を構成することにより、第１のトラン
ジスタがカットオフ状態、第２のトランジスタが飽和領
域でのオン状態になる状態あるいは、第１のトランジス
タが飽和領域でのオン状態、第２のトランジスタがカッ
トオフ状態になる状態、以上２種項の状態をとることに
より、レベルシフト動作を行なう。According to the above configuration of the present invention, the DC cut capacitor and the clamp diode cause the common emitter transistor to take two states: a cutoff state and an on state in the saturation region. By configuring the circuits in a complementary manner, the first transistor is in the cutoff state and the second transistor is in the on state in the saturation region, or the first transistor is in the on state in the saturation region and the second transistor is in the on state in the saturation region. A level shift operation is performed by taking the above two types of states, in which the transistor is in a cut-off state.
第１図に本発明の実施例におけるレベルシフト回路の回
路図である。FIG. 1 is a circuit diagram of a level shift circuit in an embodiment of the present invention.
入力信号ＶＩＮは抵抗Ｒ１、Ｒ２、直流カットコンデン
サＣ１、Ｃ２を介してエミッタ接地トランジスタＴｒ、
、Ｔｒ、のベースに接続される。The input signal VIN is connected to a common emitter transistor Tr via resistors R1 and R2 and DC cut capacitors C1 and C2.
, Tr.
エミッタ接地トランジスタＴ ｒ １ 、Ｔ ｒ ！の
ベースエミッタ間には、並列にクランプダイオードＤ１
、Ｄ２が接続される。エミッタ接地Ｔｒｔ、Ｔｒ、のそ
れぞれのコレクタは共通に接続されて出力端子Ｖｏｕｔ
となる。出力端子Ｖｏｕｔにはプルアップ抵抗ＲＬＮ負
荷コンデンサＣＬが接続される。ＶＤＤｌＶＳＳは電源
端子である。Common emitter transistors T r 1 , T r ! A clamp diode D1 is connected in parallel between the base and emitter of
, D2 are connected. The collectors of the common emitter Trt and Tr are commonly connected to the output terminal Vout.
becomes. A pull-up resistor RLN and a load capacitor CL are connected to the output terminal Vout. VDDlVSS is a power supply terminal.
第２図に本発明の実施例におけるレベルシフト回路の動
作波形図を示す。入力信号ＶＩＮ、エミフタ接地トラン
ジスタＴ ｒ ＋のベース波形Ｔ ｒ １−Ｂ、エミッ
タ接地トランジスタＴｒ、のベース波形Ｔｒｙ−Ｂ１出
力信号Ｖｏｕｔを図示している。FIG. 2 shows an operational waveform diagram of the level shift circuit in the embodiment of the present invention. The input signal VIN, the base waveform T r 1-B of the emitter-grounded transistor Tr +, and the base waveform Try-B1 of the emitter-grounded transistor Tr are illustrated as the output signal Vout.
以下、容量性負荷を駆動する、レベルシフト回路、たと
えばＭＯＳメモリのクロックトライバ回路を想定して説
明を進める。The following description will be made assuming a level shift circuit that drives a capacitive load, such as a clock driver circuit for a MOS memory.
第２図において、２Ｖ以上の振幅を持つ方形波を入力信
号ＶＩＮとして与える。状態■では、ＶＩＮはローレベ
ル、Ｔｒｔ−ＢはＶＤＤ−０，８■のためトランジスタ
Ｔ ｒ ＋は飽和領域におけるオン伏Ｈ１Ｔ ｒ ＊
−ＢはＶＳＳ−０，６ＶのためトランジスタＴｒ、はカ
ットオフ状態、そのためＶｏｕｔはＶＤＤレベルである
。In FIG. 2, a square wave having an amplitude of 2V or more is applied as the input signal VIN. In state ■, VIN is at low level and Trt-B is at VDD-0,8■, so transistor T r + is turned on in the saturation region H1T r *
-B is VSS-0.6V, so the transistor Tr is in a cut-off state, so Vout is at the VDD level.
次にＶＩＮをハイレベルにする。第２図においては状態
■へ変化する。すなわち信号源ＶＩＮから抵抗ＲＩ、直
流カットコンデンサＣ１％クランプダイオードＤ、を経
て、電源端子ＶＤＤへ流れる電流により、トランジスタ
Ｔｒ、は、オン状態からカットオフ状態へ急速に変化す
る。また信号源ＶＩＮから、抵抗Ｒｚ直流カットコンデ
ンサＣ１、トランジスタＴｒ！のベースエミッタ間を経
て、電源端子ＶＳＳへ流れる電流により、トランジスタ
Ｔｒ讐は、カットオフ状態からオン状聾に急速に変化す
る。その際負荷コンデンサＣＬに蓄えられた電荷をトラ
ンジスタＴｒ、のコレクタ電流で放電する。コレクタ電
流はベース電流と電流増幅率の積に等しい。負荷コンデ
ンサＣＬに蓄えられた電荷量をトランジスタＴｒ、のコ
レクタ電流で割った値がほぼ応答時間となる。負荷コン
デンサＣＬに蓄えられた電荷が放電されるとトランジス
タＴｒ、のコレクタ電流はほとんど０となり、フレフタ
電位はほぼＶｓｓとなり飽和領域のオン状態となる。Next, set VIN to high level. In FIG. 2, the state changes to ■. That is, the transistor Tr rapidly changes from the on state to the cutoff state due to the current flowing from the signal source VIN to the power supply terminal VDD via the resistor RI, the DC cut capacitor C1% clamp diode D, and the DC cut capacitor C1% clamp diode D. Also, from the signal source VIN, resistor Rz, DC cut capacitor C1, transistor Tr! The current flowing between the base and emitter of the transistor Tr and the power supply terminal VSS causes the transistor Tr to rapidly change from a cut-off state to an on-state. At this time, the charge stored in the load capacitor CL is discharged by the collector current of the transistor Tr. The collector current is equal to the product of the base current and the current amplification factor. The response time is approximately the value obtained by dividing the amount of charge stored in the load capacitor CL by the collector current of the transistor Tr. When the charge stored in the load capacitor CL is discharged, the collector current of the transistor Tr becomes almost 0, and the flefter potential becomes approximately Vss, which is an on state in the saturation region.
次にＶＩＮをローレベルにする。第２図においては状態
■から状態■へ変化する。すなわち電源端子ＶＳＳから
クランプダイオードＤｘ、直流カットコンデンサＣＡ、
抵抗Ｒ１を経て信号源ＶＩＮへ流れる電流により、トラ
ンジスタＴｒ、は、オフ状態からカットオフ状態へ急速
に変化する。Next, set VIN to low level. In FIG. 2, the state changes from state ■ to state ■. That is, from the power supply terminal VSS to the clamp diode Dx, the DC cut capacitor CA,
The current flowing through the resistor R1 to the signal source VIN causes the transistor Tr to rapidly change from an off state to a cutoff state.
また、電源端子ＶＤＤからトランジスタＴｒ＋の／＜−
スｘミッタ間、直流カットコンデンサＣＩＮ抵抗Ｒ１を
経て、信号源ＶＩＮへ流れる電流により、トランジスタ
Ｔｒ＋は、カットオフ状態からオン状態に急速に変化す
る。その際負荷コンデンサＣＬに電荷をトランジスタＴ
ｒ、のコレクタ電流により充電する。コレクタ電流はベ
ース電流と電流増幅率の積に等しい。負荷コンデンサｃ
Ｌに充電する電荷量トランジスタＴｒ、のコレクタ電流
で割った値がほぼ応答時間となる。負荷コンデンサＣＬ
に電荷が充電され終るとトランジスタＴｒｌのコレクタ
電流はほとんど０となり、コレクタ電流はほぼＶＤＤと
なり飽和領域のオン状態となる。Also, from the power supply terminal VDD to the transistor Tr+ /<-
The transistor Tr+ rapidly changes from the cut-off state to the on-state due to the current flowing between the transmitter and the signal source VIN via the DC cut capacitor CIN resistor R1. At that time, charge is transferred to the load capacitor CL by the transistor T.
It is charged by the collector current of r. The collector current is equal to the product of the base current and the current amplification factor. load capacitor c
The response time is approximately the value divided by the collector current of the charge transistor Tr charged to L. Load capacitor CL
When the charge is completely charged, the collector current of the transistor Trl becomes almost 0, and the collector current becomes almost VDD, and the transistor Trl enters an on state in the saturation region.
クランプダイオードＤ、 、Ｄ、の働きにより、トラン
ジスタＴｒｌ、Ｔｒｙのベース電位はエミッタ電位に対
して±０．６Ｖ程度以内で動作するので、オン状態から
オフ状態あるいはオフ状態からオン状態への変化はとて
も高速である。抵抗Ｒ１、Ｒ２は信号源ＶＩＮから流れ
る電流を制限すル働きを持つ。直流カットコンデンサＣ
，、Ｃ。Due to the function of the clamp diodes D, ,D, the base potential of the transistors Trl and Try operates within about ±0.6V with respect to the emitter potential, so the change from the on state to the off state or from the off state to the on state is It's very fast. Resistors R1 and R2 have the function of limiting the current flowing from the signal source VIN. DC cut capacitor C
,,C.
は信号源ＶＩＮから直流電流が流れ込むのを阻止する。prevents direct current from flowing from the signal source VIN.
抵抗Ｒ，、Ｒ，と直流カットコンデンサＣ８、Ｃ８の値
の積はトランジスタＴ ｒ １、Ｔ ｒ ｔのベース電
流の流れる時定数を決めるので信号源ＶＩＮの周波数に
合わせて設定する。抵抗Ｒ１、Ｒ１はトランジスタＴ
Ｉ” Ｉ 、Ｔ ｒ ｘのバイアス電流を制限するので
高速動作を必要とするときは小さいほうが良い。特に信
号源ＶＩＮの内部抵抗の高い場合は省略する。抵抗Ｒ１
は、トランジスタＴｒ、１Ｔｒ！共にバイアス電流が流
れず、出力が開放となるのを防ぐためのもので、省略し
ても良いし、ｗｉ源端子ＶＳＳと出力端子Ｖｏｕｔ間に
設けても良い。The product of the values of the resistors R, , R, and the DC cut capacitors C8, C8 determines the time constant for the base current of the transistors T r 1 and T r t to flow, and is therefore set in accordance with the frequency of the signal source VIN. Resistors R1 and R1 are transistors T
Since it limits the bias current of I" I and T r x, the smaller it is, the better when high-speed operation is required. It is omitted, especially when the internal resistance of the signal source VIN is high. Resistor R1
is the transistor Tr, 1Tr! Both are for preventing the bias current from flowing and the output from being open-circuited, and may be omitted or may be provided between the wi source terminal VSS and the output terminal Vout.
応答速度は抵抗Ｒ，、Ｒ，の逆数、トランジスタＴｒ＋
、Ｔｒｙの電流増幅率、負荷コンデンサＣＬの値の逆
数、直流カットコンデンサＣ，、Ｃ２の値に関係する。The response speed is the reciprocal of the resistance R,, R, and the transistor Tr+
, Try, the reciprocal of the value of the load capacitor CL, and the values of the DC cut capacitors C, , C2.
そのため応答速度を立ち上がりと立ち下がりでそろえる
ためにはトランジスタＴ ｒ ＋ 、Ｔ ｒ ｘに電流
増幅率のそろった相補的なトランジスタを用いることで
容易に実現できる。Therefore, in order to make the response speeds the same at the rise and fall times, this can be easily achieved by using complementary transistors with the same current amplification factors for the transistors T r + and T r x.
トランジスタＴｒ、、Ｔｒｙのベース電位は、１．２Ｖ
振幅程度で駆動され、１．２Ｖ振幅以上の信号源ＶＩＮ
の電圧振幅がバイアス電流を流す働きをする。The base potential of the transistors Tr, , Try is 1.2V
Signal source VIN that is driven at approximately the amplitude and has an amplitude of 1.2V or more
The voltage amplitude acts to cause the bias current to flow.
トランジスタＴ ｒ ＋ 、Ｔ ｒ １は常にそのどち
らか一方がカットオフ状態にあるので、貫通電源電流が
流れない。Since one of the transistors T r + and T r 1 is always in a cutoff state, no through power supply current flows.
トランジスタＴｒ、、Ｔｒ、のオン状態はコレクタ電流
０の飽和領域に落ち着くので、レベルシフトされる高レ
ベルと低レベルの変化は少ない。Since the on-state of the transistors Tr, Tr settles in the saturation region where the collector current is 0, there is little change between the high level and the low level that are level-shifted.
以上述べたように本発明によれば、次の効果を育する。 As described above, according to the present invention, the following effects are achieved.
相補的に設けられた第１のトランジスタと第２のトラン
ジスタの一方がカットオフ状態、他方が飽和領域で駆動
されるので、レベルシフトされる高レベルと低レベルが
電源電圧範囲と同一で変化が少ない。また、貫通電源電
流が流れないので消ａｍ力が小さいという効果を育する
。Since one of the first transistor and second transistor, which are provided complementary to each other, is driven in the cutoff state and the other in the saturation region, the high level and low level to be level shifted are the same as the power supply voltage range and do not change. few. Furthermore, since no through-power supply current flows, the effect of low amping power is achieved.
相補的にすべての回路が設けられるので、立ち上がり特
性と立ち下がり特性のバランスが良い。Since all the circuits are provided in a complementary manner, the rise and fall characteristics are well balanced.
直流カットコンデンサとクランプダイオードが設けられ
ているので、入力振幅２ｖ以上あれば、レベルシフトで
きるという効果を育する。Since a DC cut capacitor and a clamp diode are provided, the effect of level shifting is achieved as long as the input amplitude is 2V or more.
クランプダイオードと相補型トランジスタの組み合せに
より、伝達遅延時間が短いという効果を育する。The combination of a clamp diode and a complementary transistor produces the effect of shortening the propagation delay time.
また、本発明は密着型イメージセンナ用クロックドライ
ブ回路として用いると格別の効果を有するものである。Further, the present invention has a special effect when used as a clock drive circuit for a contact type image sensor.
第１図は本発明の実施例におけるレベルシフト回路の回
路図。
第２図は本発明の実施例におけるレベルシフト回路の動
作波形図。
Ｃ，、Ｃ，・・・・・・・・・・・・直流カットコンデ
ンサＤ、 、Ｄ、・・・・・・・・・・・・クランプダ
イオードＴ ｒ １、Ｔ ｒ ｔ・・・・・・エミッタ
接地トランジスタ
以 上
出願人 セイコーエプソン株式会社
代理人 弁理士 最 上 務 他１名゛に
τ
〉FIG. 1 is a circuit diagram of a level shift circuit in an embodiment of the present invention. FIG. 2 is an operational waveform diagram of the level shift circuit in the embodiment of the present invention. C, , C, ......DC cut capacitor D, , D, ...... Clamp diode T r 1, T r t... ...Emitter grounded transistor and above Applicant Seiko Epson Co., Ltd. Agent Patent attorney Tsutomu Mogami and 1 other person τ 〉
Claims (1)
接地トランジスタをそれぞれ相補的に構成したことを特
徴とするレベルシフト回路。A level shift circuit characterized by complementary configurations of a DC cut capacitor, a clamp diode, and a common emitter transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25202887A JPH0193919A (en) | 1987-10-06 | 1987-10-06 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25202887A JPH0193919A (en) | 1987-10-06 | 1987-10-06 | Level shifting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193919A true JPH0193919A (en) | 1989-04-12 |
Family
ID=17231582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25202887A Pending JPH0193919A (en) | 1987-10-06 | 1987-10-06 | Level shifting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193919A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
-
1987
- 1987-10-06 JP JP25202887A patent/JPH0193919A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| KR100342596B1 (en) * | 1994-09-06 | 2002-12-05 | 오끼 덴끼 고오교 가부시끼가이샤 | Boost circuit |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
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