JPH0151066B2 - - Google Patents
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- JPH0151066B2 JPH0151066B2 JP57024396A JP2439682A JPH0151066B2 JP H0151066 B2 JPH0151066 B2 JP H0151066B2 JP 57024396 A JP57024396 A JP 57024396A JP 2439682 A JP2439682 A JP 2439682A JP H0151066 B2 JPH0151066 B2 JP H0151066B2
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- 238000000605 extraction Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
この発明は、ECL（エミツタ・カツプルド・ロ
ジツク）又はCML（カレント・モード・ロジツ
ク）を含む半導体集積回路装置に関する。
ジツク）又はCML（カレント・モード・ロジツ
ク）を含む半導体集積回路装置に関する。
従来より、第１図に示すようなECL（又は
CML）回路が公知である。
CML）回路が公知である。
この回路において、差動形態のトランジスタ
Q1ないしQ3が論理ブロツクを構成する。ロジツ
クスレツシヨルド電圧VBBを受けるトランジスタ
Q1に対して、差動動作するトランジスタQ2，Q3
のベースに、入力論理信号Ａ，Ｂが印加される。
Q1ないしQ3が論理ブロツクを構成する。ロジツ
クスレツシヨルド電圧VBBを受けるトランジスタ
Q1に対して、差動動作するトランジスタQ2，Q3
のベースに、入力論理信号Ａ，Ｂが印加される。
そして、トランジスタQ1のコレクタ及び共通
化されたトランジスタQ2，Q3のコレクタには、
負荷抵抗RL1，RL2が設けられ、出力Ｘ、が形
成される。上記差動形態のトランジスタQ1ない
しQ3の共通エミツタには、定電流ICSを形成する
トランジスタQ4と、エミツタ抵抗REとで構成さ
れた定電流源が設けられている。この定電流ICS
を形成するため、トランジスタQ4のベースには、
基準電圧VCSが印加されている。
化されたトランジスタQ2，Q3のコレクタには、
負荷抵抗RL1，RL2が設けられ、出力Ｘ、が形
成される。上記差動形態のトランジスタQ1ない
しQ3の共通エミツタには、定電流ICSを形成する
トランジスタQ4と、エミツタ抵抗REとで構成さ
れた定電流源が設けられている。この定電流ICS
を形成するため、トランジスタQ4のベースには、
基準電圧VCSが印加されている。
このようなECL回路において、上記定電流ICS
は、出力Ｘ、の信号振幅を規定する重要な働き
をする。
は、出力Ｘ、の信号振幅を規定する重要な働き
をする。
上記ECL回路を半導体集積回路で構成する場
合、電源電圧−VEEを供給する電圧供給線には、
分布抵抗を有するため、その電圧降下によつて、
各ECL回路に供給される電源電圧−VEEには、上
記電圧供給線の分布抵抗に従つた電圧差が生じ
る。
合、電源電圧−VEEを供給する電圧供給線には、
分布抵抗を有するため、その電圧降下によつて、
各ECL回路に供給される電源電圧−VEEには、上
記電圧供給線の分布抵抗に従つた電圧差が生じ
る。
このように各ECL回路の電源電圧−VEEに差が
生じると、上記定電流ICSに差が生じるため、
ECL回路間でその信号振幅が異なつてしまう。
生じると、上記定電流ICSに差が生じるため、
ECL回路間でその信号振幅が異なつてしまう。
そこで、従来のECL回路では、少量の論理ゲ
ートからなる多数の論理ゲートブロツク毎に、上
記基準電圧VCSを形成する多数の基準電圧発生回
路を設けることによつて各論理ゲートブロツク毎
の電源電圧−VEEに対応した基準電圧VCSを形成
するものであつた。これにより、各論理ゲートブ
ロツク毎に、その電源電圧−VEEと基準電圧VCS
との電圧差をほぼ一定とすることができるため、
半導体集積回路装置内のすべての論理ゲートの信
号振幅を一定にすることができる。
ートからなる多数の論理ゲートブロツク毎に、上
記基準電圧VCSを形成する多数の基準電圧発生回
路を設けることによつて各論理ゲートブロツク毎
の電源電圧−VEEに対応した基準電圧VCSを形成
するものであつた。これにより、各論理ゲートブ
ロツク毎に、その電源電圧−VEEと基準電圧VCS
との電圧差をほぼ一定とすることができるため、
半導体集積回路装置内のすべての論理ゲートの信
号振幅を一定にすることができる。
しかし、この場合には、半導体集積回路装置内
に多数の基準電圧発生回路が必要となり、実質的
な論理ゲートの集積度が大幅に悪化するととも
に、論理ゲート当りの消費電力も増大するという
欠点がある。
に多数の基準電圧発生回路が必要となり、実質的
な論理ゲートの集積度が大幅に悪化するととも
に、論理ゲート当りの消費電力も増大するという
欠点がある。
この発明の目的は、集積度及び消費電力の改善
を図つた半導体集積回路装置を提供することにあ
る。
を図つた半導体集積回路装置を提供することにあ
る。
この発明の他の目的は、以下の説明及び図面に
より明らかになるであろう。
より明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図には、この発明の一実施例を示す半導体
集積回路の概略レイアウト図が示されている。
集積回路の概略レイアウト図が示されている。
特に制御されないが、この実施例では、ECL
回路で構成されるデイジタル制御回路は、マスタ
ースライス方式によつて、各論理ゲート間の結線
が行なわれる、いわゆるカスタム論理集積回路を
構成する。
回路で構成されるデイジタル制御回路は、マスタ
ースライス方式によつて、各論理ゲート間の結線
が行なわれる、いわゆるカスタム論理集積回路を
構成する。
半導体チツプICの左右辺に沿つて縦方向に配
置された一対の配線L11，L11′は、外部端子と接
続されて、電源電圧−VEEを受ける。なお、両者
間での電圧差が生じないようにするため、上下辺
に沿つた一対の配線L12，L12′で、上記一対の配
線L11，L11′間が短絡されている。この配線L11，
L11′は、例えば第２層目の配線とされ、後述する
基準電圧発生回路VCS−G1、VCS−G2等を構成す
る回路線とは絶縁膜を介して分離されている。
置された一対の配線L11，L11′は、外部端子と接
続されて、電源電圧−VEEを受ける。なお、両者
間での電圧差が生じないようにするため、上下辺
に沿つた一対の配線L12，L12′で、上記一対の配
線L11，L11′間が短絡されている。この配線L11，
L11′は、例えば第２層目の配線とされ、後述する
基準電圧発生回路VCS−G1、VCS−G2等を構成す
る回路線とは絶縁膜を介して分離されている。
上記一対の配線L11，L11′間を横方向に結線す
る梯子状の配線L21ないしL2oが形成されている。
る梯子状の配線L21ないしL2oが形成されている。
これらの配線L21ないしL2oから、後述する論理
ゲート群ECL、バツフアアンプ群BA1，BA2等に
電源電圧−VEEが供給されるものである。
ゲート群ECL、バツフアアンプ群BA1，BA2等に
電源電圧−VEEが供給されるものである。
この実施例では、論理ゲート群ECLの各論理
ゲートは、第１図に示したようなECL回路が用
いられる。
ゲートは、第１図に示したようなECL回路が用
いられる。
また、この実施例では、実質的な論理ゲートの
集積度及び消費電力を改善するため、多数の論理
ゲートに基準電圧VCSを供給するための少数の基
準電圧発生回路VCS−G1，VCS−G2の半導体チツ
プICの周辺部分に設けられている。
集積度及び消費電力を改善するため、多数の論理
ゲートに基準電圧VCSを供給するための少数の基
準電圧発生回路VCS−G1，VCS−G2の半導体チツ
プICの周辺部分に設けられている。
各論理ゲートの定電流源トランジスタQ4のベ
ースに印加される基準電圧VCSは次のようにして
形成される。
ースに印加される基準電圧VCSは次のようにして
形成される。
まず、多数の論理ゲートのうち、上記配線L11，
L11′から電気的に遠端とされる電圧と近端とされ
る電圧とには、上記配線のインピーダンスによつ
て差が生じることに着目し、その代表的な２つの
電圧を選び出す。この実施例では、上記遠端とさ
れる電圧として、配線L21ないしL2oのうち、中央
の配線L2nの中点から電圧−VEE1を注出して、こ
の電圧−VEE1を受けて基準電圧VCS1を形する第１
の基準電圧発生回路VCS−G1が半導体チツプICの
上下中央部にそれぞれ設けられている。
L11′から電気的に遠端とされる電圧と近端とされ
る電圧とには、上記配線のインピーダンスによつ
て差が生じることに着目し、その代表的な２つの
電圧を選び出す。この実施例では、上記遠端とさ
れる電圧として、配線L21ないしL2oのうち、中央
の配線L2nの中点から電圧−VEE1を注出して、こ
の電圧−VEE1を受けて基準電圧VCS1を形する第１
の基準電圧発生回路VCS−G1が半導体チツプICの
上下中央部にそれぞれ設けられている。
また、上記近端とされる電圧として、上記配線
Lnの左右端からの電圧−VEE2を注出して、この
電圧−VEE2を受けて基準電圧VCS2を形成する第２
の基準電圧発生回路VCS−G2が半導体チツプICの
上下端部にそれぞれ設けられている。
Lnの左右端からの電圧−VEE2を注出して、この
電圧−VEE2を受けて基準電圧VCS2を形成する第２
の基準電圧発生回路VCS−G2が半導体チツプICの
上下端部にそれぞれ設けられている。
そして、上記半導体チツプICの中央部には、
縦方向に上記配線L21ないしL2oに対応した複数の
バツフアアンプBA11，BA12，…，BA1o（図示せ
ず）からなるバツフアアンプ群BA1が配置されて
いる。このバツフアアンプ群BA1中の各バツフア
アンプBA11，BA12，…，BA1oは、上記基準電
圧VCS1を受けて、その電流増幅をするためのもの
である。
縦方向に上記配線L21ないしL2oに対応した複数の
バツフアアンプBA11，BA12，…，BA1o（図示せ
ず）からなるバツフアアンプ群BA1が配置されて
いる。このバツフアアンプ群BA1中の各バツフア
アンプBA11，BA12，…，BA1oは、上記基準電
圧VCS1を受けて、その電流増幅をするためのもの
である。
一方、上記配線Lnの左右端付近に対応する半
導体チツプの端部には、縦方向に上記同様なバツ
フアアンプ群BA2が配置されている。これらのバ
ツフアアンプ群BA2中の各バツフアアンプBA21，
BA22，…，BA2o（図示せず）は、それぞれ上記
基準電圧VCS2を受けて、その電流増幅をするため
のものである。
導体チツプの端部には、縦方向に上記同様なバツ
フアアンプ群BA2が配置されている。これらのバ
ツフアアンプ群BA2中の各バツフアアンプBA21，
BA22，…，BA2o（図示せず）は、それぞれ上記
基準電圧VCS2を受けて、その電流増幅をするため
のものである。
上記バツフアアンプ群BA1，BA2中の各バツフ
アアンプのうち、対応する位置に配置されたバツ
フアアンプの出力端子間は、配線L31ないしL3o
（L31′ないしL3o′）で接続されている。
アアンプのうち、対応する位置に配置されたバツ
フアアンプの出力端子間は、配線L31ないしL3o
（L31′ないしL3o′）で接続されている。
そして、上記バツフアアンプ群BA，BA2の間
に配置された論理ゲート群ECLは、それぞれ最
短距離の下に、上記配線L21，L31，L31′等から電
源電圧−VEEと基準電圧VCSを受けるものである。
に配置された論理ゲート群ECLは、それぞれ最
短距離の下に、上記配線L21，L31，L31′等から電
源電圧−VEEと基準電圧VCSを受けるものである。
なお、同図においては、接地電位線及び、論理
ゲートに対する外部入出力端子は、この発明に直
接関係ないので省略されている。
ゲートに対する外部入出力端子は、この発明に直
接関係ないので省略されている。
第３図には、上記基準電圧発生回路VCS−G1，
VCS−G2の一実施例の回路図が示されている。
VCS−G2の一実施例の回路図が示されている。
ベースが共通化されたトランジスタQ1，Q2に
おいて、トランジスタQ2のエミツタ面積が大き
く形成されているので、トランジスタQ2のベー
ス、エミツタ間電圧VBEがトランジスタQ1のそれ
より小さくなつている。したがつて、トランジス
タQ2のエミツタ抵抗R1には、上記ベース、エミ
ツタ間定電圧差に従つた定電流が流れる。
おいて、トランジスタQ2のエミツタ面積が大き
く形成されているので、トランジスタQ2のベー
ス、エミツタ間電圧VBEがトランジスタQ1のそれ
より小さくなつている。したがつて、トランジス
タQ2のエミツタ抵抗R1には、上記ベース、エミ
ツタ間定電圧差に従つた定電流が流れる。
この定電流は、トランジスタQ2を通して、そ
のコレクタタ抵抗R2に流れる。そして、トラン
ジスタQ2のコレクタ電圧は、トランジスタQ3の
ベース、エミツタ間電圧により定電圧化されてい
るので、上記抵抗R2によつて基準電圧VCSが形成
される。この基準電圧VCSは、トランジスタQ4の
エミツタ、ベースを通してレベルアツプされ、上
記トランジスタQ4とそのベースが共通化された
トランジスタQ5のベース、エミツタを通してレ
ベルダウンされるので、トランジスタQ4，Q5の
エミツタ電圧は、ほぼ等しくなり、低インピーダ
ンス化された出力基準電圧VCS1，VCS2が形成され
る。
のコレクタタ抵抗R2に流れる。そして、トラン
ジスタQ2のコレクタ電圧は、トランジスタQ3の
ベース、エミツタ間電圧により定電圧化されてい
るので、上記抵抗R2によつて基準電圧VCSが形成
される。この基準電圧VCSは、トランジスタQ4の
エミツタ、ベースを通してレベルアツプされ、上
記トランジスタQ4とそのベースが共通化された
トランジスタQ5のベース、エミツタを通してレ
ベルダウンされるので、トランジスタQ4，Q5の
エミツタ電圧は、ほぼ等しくなり、低インピーダ
ンス化された出力基準電圧VCS1，VCS2が形成され
る。
なお、このトランジスタQ5のエミツタと、ダ
イオード形態とされたトランジスタQ1のコレク
タ間には、抵抗R6が設けられている。また、ト
ランジスタQ5のコレクタには抵抗R5が設けられ
ている。一方、トランジスタQ3のコレクタには、
抵抗R3，R4が直列に設けられ、これら抵抗R3，
R4の接続点が、上記トランジスタQ4，Q5のベー
スに接続されている。
イオード形態とされたトランジスタQ1のコレク
タ間には、抵抗R6が設けられている。また、ト
ランジスタQ5のコレクタには抵抗R5が設けられ
ている。一方、トランジスタQ3のコレクタには、
抵抗R3，R4が直列に設けられ、これら抵抗R3，
R4の接続点が、上記トランジスタQ4，Q5のベー
スに接続されている。
上記基準電圧VCSは、トランジスタQ3のベー
ス、エミツタ間電圧に抵抗R2の電圧降下を加え
た電圧となるので、その電源電圧−VEE2，−VEE1
に従つた電圧となる。
ス、エミツタ間電圧に抵抗R2の電圧降下を加え
た電圧となるので、その電源電圧−VEE2，−VEE1
に従つた電圧となる。
第４図には、上記バツフアアンプ群BA1，BA2
中の各バツフアアンプの一実施例の回路図が示さ
れている。
中の各バツフアアンプの一実施例の回路図が示さ
れている。
この実施例では、例えば、電源電圧線L2nに対
応した１組のバツフアアンプBA1n，BA2nが示さ
れている。
応した１組のバツフアアンプBA1n，BA2nが示さ
れている。
バツフアアンプBA1nは、上記基準電圧VCS1を
受ける差動トランジスタ回路と、エミツタフオロ
ワ出力回路とで構成され、100％負帰還されてい
るので、ボルテージフオロワ回路として作用す
る。したがつて、その出力電圧は上記基準電圧
VCS1と等しくなる。なお、上記バツフアアンプ
BA1nは、電流押出し回路として動作させるため
に、エミツタフオロワ出力トランジスタQ8のエ
ミツタと電源電圧−VEE1との間には、負荷抵抗が
設けられていない。
受ける差動トランジスタ回路と、エミツタフオロ
ワ出力回路とで構成され、100％負帰還されてい
るので、ボルテージフオロワ回路として作用す
る。したがつて、その出力電圧は上記基準電圧
VCS1と等しくなる。なお、上記バツフアアンプ
BA1nは、電流押出し回路として動作させるため
に、エミツタフオロワ出力トランジスタQ8のエ
ミツタと電源電圧−VEE1との間には、負荷抵抗が
設けられていない。
一方、バツフアアンプBA2nは、上記基準電圧
VCS2を受ける差動トランジスタ回路と、エミツタ
フオロワ出力回路とで構成され、同様に100％負
帰還されているので、ボルテージフオロワ回路と
して作用し、その出力電圧を上記基準電圧VCS2と
等しくする。このバツフアアンプBA2nは、電流
吸込み回路として動作させるため、エミツタフオ
ロワ出力トランジスタQ11のエミツタと電源電圧
−VEE2との間には、負荷抵抗R13が設けられてい
る。
VCS2を受ける差動トランジスタ回路と、エミツタ
フオロワ出力回路とで構成され、同様に100％負
帰還されているので、ボルテージフオロワ回路と
して作用し、その出力電圧を上記基準電圧VCS2と
等しくする。このバツフアアンプBA2nは、電流
吸込み回路として動作させるため、エミツタフオ
ロワ出力トランジスタQ11のエミツタと電源電圧
−VEE2との間には、負荷抵抗R13が設けられてい
る。
上記バツフアアンプBA1n，BA2nの出力端子間
は、所定の分布抵抗Ｒを持つた配線L3n，L3n′に
よつて接続されている。
は、所定の分布抵抗Ｒを持つた配線L3n，L3n′に
よつて接続されている。
同図に示すように、上記電源電圧−VEE1，−
VEE2は、その配線抵抗によつて電圧差が生じてい
る。
VEE2は、その配線抵抗によつて電圧差が生じてい
る。
したがつて、その電源電圧線L2の各点の電圧
も、上記電圧差と、各点における配線抵抗比にほ
ぼ従つて変化するものである。
も、上記電圧差と、各点における配線抵抗比にほ
ぼ従つて変化するものである。
一方、上記電源電圧−VEE1，−VEE2に従つて形
成された基準電圧VCS1，VCS2も、上記電圧差に見
合つた電圧差が生じるものである。したがつて、
両者を結ぶ配線L3n，L3n′の各点の電圧も、上記
電源電圧線L2nの各点の電圧と同様に変化する。
成された基準電圧VCS1，VCS2も、上記電圧差に見
合つた電圧差が生じるものである。したがつて、
両者を結ぶ配線L3n，L3n′の各点の電圧も、上記
電源電圧線L2nの各点の電圧と同様に変化する。
このことより、上記配線L2n，L3n，L3n′の対
応する点から電源電圧−VEEと基準電圧VCSを受
ける各論理ゲートには、一定の定電流ICSを流す
ことができる。したがつて、その信号振幅も一定
にすることができる。
応する点から電源電圧−VEEと基準電圧VCSを受
ける各論理ゲートには、一定の定電流ICSを流す
ことができる。したがつて、その信号振幅も一定
にすることができる。
この実施例では、全ての論理ゲートに対して６
個の基準電圧発生回路しか設けていないので、大
幅な集積度の向上を図ることができる。
個の基準電圧発生回路しか設けていないので、大
幅な集積度の向上を図ることができる。
例えば、1500ゲートからなるECL回路を構成
する場合、従来のように数ゲート毎に１つの基準
電圧発生回路を設けていたのでは、基準電圧発生
回路は、150ないし300個も必要になつてしまうの
である。上記基準電圧発生回路を削減した分だ
け、よけいに論理ゲートが形成できるから、大幅
な集積度の向上を図ることができる。
する場合、従来のように数ゲート毎に１つの基準
電圧発生回路を設けていたのでは、基準電圧発生
回路は、150ないし300個も必要になつてしまうの
である。上記基準電圧発生回路を削減した分だ
け、よけいに論理ゲートが形成できるから、大幅
な集積度の向上を図ることができる。
また、基準電圧発生回路で消費電力が削減でき
るから、１つの論理ゲート当りの消費電力も大幅
に削減することができる。
るから、１つの論理ゲート当りの消費電力も大幅
に削減することができる。
さらに、電源電圧−VEEを−３ボルト程度に小
さくして、低消費電力化を図る場合においては、
論理ゲートの抵抗REの抵抗値を小さくする必要
がある。このように抵抗REの抵抗値を小さくす
ると、電源電圧−VEEの変化に対する定電流ICSの
変化率（感度）が大きくなる。しかし、この実施
例の適用によつて、上記電源電圧−VEEの変化に
従つて基準電圧VCSも変化するので、上記定電流
ICSを一定にすることができる。
さくして、低消費電力化を図る場合においては、
論理ゲートの抵抗REの抵抗値を小さくする必要
がある。このように抵抗REの抵抗値を小さくす
ると、電源電圧−VEEの変化に対する定電流ICSの
変化率（感度）が大きくなる。しかし、この実施
例の適用によつて、上記電源電圧−VEEの変化に
従つて基準電圧VCSも変化するので、上記定電流
ICSを一定にすることができる。
したがつて、電源電圧−VEEの絶対値的な低電
圧化に際しても、有効に作用して、その消費電力
をいつそう小さくすることができる。
圧化に際しても、有効に作用して、その消費電力
をいつそう小さくすることができる。
さらに、上述のように、各論理ゲートの信号振
幅が一定に補償されていることより、信号振幅の
マージンを小さくできるため、信号振幅の低振幅
化が図られ高速動作化をも図ることができる。
幅が一定に補償されていることより、信号振幅の
マージンを小さくできるため、信号振幅の低振幅
化が図られ高速動作化をも図ることができる。
この発明は、前記実施例に限定されない。
ECL又はCML回路は、第１図の回路において、
エミツタフオロワ出力トランジスタを設けたもの
であつてもよい。この場合において、エミツタフ
オロワ出力トランジスタの負荷は、例えば−２ボ
ルトの低電源電圧に接続するものとしてもよい。
エミツタフオロワ出力トランジスタを設けたもの
であつてもよい。この場合において、エミツタフ
オロワ出力トランジスタの負荷は、例えば−２ボ
ルトの低電源電圧に接続するものとしてもよい。
また、電源電圧−VEEを供給する配線レイアウ
トは、種々変形できるものであり、この配線レイ
アウトに従つて、上記電気的に遠端とされる電圧
注出点及び近端電圧注出点が選ばれる。そして、
上記バツフアアンプ間の配線も、上記配線レイア
ウトに従つて設けられるものである。
トは、種々変形できるものであり、この配線レイ
アウトに従つて、上記電気的に遠端とされる電圧
注出点及び近端電圧注出点が選ばれる。そして、
上記バツフアアンプ間の配線も、上記配線レイア
ウトに従つて設けられるものである。
さらに、第２図の実施例では、基準電圧発生回
路を２個１組で構成したのは、その出力基準電圧
のバラツキを軽減するためのものである。したが
つて、原理的には、上述のような配線レイアウト
の下では、半導体チツプICの上部又は下部の３
個の基準電圧発生回路だけで足りるものである。
路を２個１組で構成したのは、その出力基準電圧
のバラツキを軽減するためのものである。したが
つて、原理的には、上述のような配線レイアウト
の下では、半導体チツプICの上部又は下部の３
個の基準電圧発生回路だけで足りるものである。
また、基準電圧発生回路及びバツフアアンプの
具体的構成は、種々の実施形態を採ることができ
るものである。
具体的構成は、種々の実施形態を採ることができ
るものである。
第１図は、ECL（又はCML）の一例を示す回路
図、第２図は、この発明の一実施例を示す概略レ
イアウト図、第３図は、その基準電圧発生回路の
一実施例を示す回路図、第４図は、バツフアアン
プの一実施例を示す回路図である。
図、第２図は、この発明の一実施例を示す概略レ
イアウト図、第３図は、その基準電圧発生回路の
一実施例を示す回路図、第４図は、バツフアアン
プの一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １ それぞれトランジスタとエミツタ抵抗とで構
成された定電流源を含む多数の論理ゲート回路
と、上記各論理ゲート回路に電源電圧を供給する
電圧供給線と、上記電圧供給線のうちの上記抵抗
に電圧を供給する電源電圧線の外部電源端子から
電気的に遠端とされた箇所の電圧に対する基準電
圧を上記遠端側に位置される第１接続点に与える
第１回路と、上記電源電圧線の上記外部電源端子
に対し電気的に近端とされた箇所の電圧に対する
基準電圧を上記近端側に位置される第２接続点に
与える第２回路と、上記第１接続点と第２接接点
との間に設けられ上記第１接続点と第２接続点と
の間の電圧を分圧する抵抗手段とを備え、上記抵
抗手段の各箇所から出力される電圧を対応する論
理ゲート回路における定電流源を構成するトラン
ジスタのベースに印加するようにしてなることを
特徴とする半導体集積回路装置。 ２ 上記第１回路は、上記電源電圧線の上記遠端
からの電圧を受けて基準電圧を形成する第１の基
準電圧発生回路と、上記第１の基準電圧発生回路
からの基準電圧を受けて上記第１接続点に出力を
与える第１のバツフアアンプとからなり、上記第
２回路は、上記電源電圧線の上記近端からの電圧
を受けて基準電圧を形成する第２の基準電圧発生
回路と、上記第２の基準電圧発生回路からの基準
電圧を受けて上記第２接続点に出力を与える第２
のバツフアアンプとからなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３ 上記抵抗手段は、分布抵抗値を持つた配線か
らなることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置。 ４ 上記第１のバツフアアンプの出力回路は、上
記配線と第２のバツフアアンプの負荷抵抗を負荷
とするエミツタフオロワ回路で構成されるもので
あることを特徴とする特許請求の範囲第２項又は
第３項記載の半導体集積回路装置。 ５ 上記電源電圧線は、半導体チツプの対向する
両周辺部に平行に設けられ、比較的低インピーダ
ンスの第１の配線対と、この第１の配線対間を梯
子状に結ぶ比較的高インピーダンスの第２の配線
群からなり、上記第１の配線対が外部電源端子に
接続され、上記第２の配線群が各論理ゲートに電
圧供給を行なうものであることを特徴とする特許
請求の範囲第１乃至第４項のうちの１に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024396A JPS58142559A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024396A JPS58142559A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142559A JPS58142559A (ja) | 1983-08-24 |
| JPH0151066B2 true JPH0151066B2 (ja) | 1989-11-01 |
Family
ID=12136995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024396A Granted JPS58142559A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142559A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594065A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 集積回路 |
| JPS6065557A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 集積回路装置 |
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
| JPS61146951U (ja) * | 1985-03-04 | 1986-09-10 | ||
| JPH0682781B2 (ja) * | 1987-02-27 | 1994-10-19 | 日本電気株式会社 | 半導体装置 |
| JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
| JP2894776B2 (ja) * | 1990-03-02 | 1999-05-24 | 日本電気株式会社 | 半導体集積回路 |
| JP2806053B2 (ja) * | 1991-02-13 | 1998-09-30 | 日本電気株式会社 | 半導体集積回路 |
| KR100400311B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
-
1982
- 1982-02-19 JP JP57024396A patent/JPS58142559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142559A (ja) | 1983-08-24 |
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