JPH0124377B2 - - Google Patents
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- JPH0124377B2 JPH0124377B2 JP55018357A JP1835780A JPH0124377B2 JP H0124377 B2 JPH0124377 B2 JP H0124377B2 JP 55018357 A JP55018357 A JP 55018357A JP 1835780 A JP1835780 A JP 1835780A JP H0124377 B2 JPH0124377 B2 JP H0124377B2
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- Japan
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- transistor
- integrated injection
- injection logic
- collector
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- 238000002347 injection Methods 0.000 claims description 12
- 239000007924 injection Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は、原理的にマルチコレクタのインバー
タ用のトランジスタとベース電流供給用のインジ
エクタ用のトランジスタとから構成されるI2L
（Integrated−Injection Logic）回路に適用され
るインターフエース回路に関し、特に、I2L回路
の出力側にリニア回路等の出力側接続回路を接続
する場合のインターフエース回路に関する。
タ用のトランジスタとベース電流供給用のインジ
エクタ用のトランジスタとから構成されるI2L
（Integrated−Injection Logic）回路に適用され
るインターフエース回路に関し、特に、I2L回路
の出力側にリニア回路等の出力側接続回路を接続
する場合のインターフエース回路に関する。
I2L回路は、その基本的構成を第１図に示すよ
うに、マルチ出力のインバータ素子としてのマル
チコレクタのバーチカルNPNトランジスタ１と、
これにベース電流を供給するインジエクタと呼ば
れるラテラルPNPトランジスタ２とで、多出力
ゲートを構成したもので、ワイアードロジツクの
可能な論理回路として知られている。例えば、異
なるインバータ素子のコレクタ出力を接続すれば
ワイアードNORが構成され、また、インバータ
素子の入力と出力とを接続すればワイアード
ANDが構成される。
うに、マルチ出力のインバータ素子としてのマル
チコレクタのバーチカルNPNトランジスタ１と、
これにベース電流を供給するインジエクタと呼ば
れるラテラルPNPトランジスタ２とで、多出力
ゲートを構成したもので、ワイアードロジツクの
可能な論理回路として知られている。例えば、異
なるインバータ素子のコレクタ出力を接続すれば
ワイアードNORが構成され、また、インバータ
素子の入力と出力とを接続すればワイアード
ANDが構成される。
上述の如きI2L回路は、通常のバイポーラと同
様に、Ｐ基板にN+埋込層、Ｎエピタキシヤル層
を形成し、Ｎエピタキシヤル層をNPNトランジ
スタのエミツタとすることにより、従来のバイポ
ーラ技術を用いて製造することができるので、
LSI化に適しているばかりでなく他のロジツクや
リニア回路と１チツプ上で共存可能である。ま
た、I2L回路は、基本的に数μA程度の動作電流、
0.6V程度の電源電圧で動作し、論理振幅も0.6V
程度であるので低消費電力のLSI化が可能であ
る。
様に、Ｐ基板にN+埋込層、Ｎエピタキシヤル層
を形成し、Ｎエピタキシヤル層をNPNトランジ
スタのエミツタとすることにより、従来のバイポ
ーラ技術を用いて製造することができるので、
LSI化に適しているばかりでなく他のロジツクや
リニア回路と１チツプ上で共存可能である。ま
た、I2L回路は、基本的に数μA程度の動作電流、
0.6V程度の電源電圧で動作し、論理振幅も0.6V
程度であるので低消費電力のLSI化が可能であ
る。
ところで、I2L回路は基本的に小電流（数μA）、
低電圧（0.6V）で動作し、論理振幅〔0.6V）
も小さいので、大電流、高電圧で動作する他の論
理回路やリニア回路と、組合せて用いる場合に、
I2Lのゲートと他の回路との間にインターフエー
ス回路を設けて、電流や電圧レベルを合せる必要
がある。
低電圧（0.6V）で動作し、論理振幅〔0.6V）
も小さいので、大電流、高電圧で動作する他の論
理回路やリニア回路と、組合せて用いる場合に、
I2Lのゲートと他の回路との間にインターフエー
ス回路を設けて、電流や電圧レベルを合せる必要
がある。
例えば、I2L回路からの論理出力信号によつて
TTL（Trangistor−Trangistor Logic）やリニ
ア回路等を動作させる場合には、第２図や第３図
に示すような回路構成とすることによつてインタ
ーフエースを行つている。
TTL（Trangistor−Trangistor Logic）やリニ
ア回路等を動作させる場合には、第２図や第３図
に示すような回路構成とすることによつてインタ
ーフエースを行つている。
すなわち、第２図に示す従来例では、I2L回路
３の出力側に外部駆動用のPNPトランジスタ４
を他のインジエクタ用のPNPトランジスタ２と
同様に設け、この外部駆動用のPNPトランジス
タ４のコレクタと最終出力段のインバータ素子と
してのNPNトランジスタ１のコレクタとを出力
側接続回路（この例ではTTL回路）５の入力用
NPNトランジスタ６のベースに共通接続するよ
うな構成となつている。しかし、このような構成
の従来例においては、上記I2L回路３に設けた外
部駆動用のPNPトランジスタ４と出力側接続回
路５の入力用のNPNトランジスタ６との各ベー
ス・エミツタ間電圧VBEの相違によつて、上記
NPNトランジスタ６に充分なベース電流を供給
することができないことがある。また、第３図に
示す従来例では、I2L回路１３に接続される外部
接続回路１５に、その入力用NPNトランジスタ
１６のベースと電源供給端子１７との間に抵抗１
８を設け、該抵抗１８を介して上記NPNトラン
ジスタ１６にベース電流を供給するような構成と
なつている。従つて、この例では、I2L回路１３
の最終出力段のインバータ素子としてのNPNト
ランジスタ１のコレクタを出力側接続回路１５の
入力用NPNトランジスタ１６のベースに接続す
るだけで、I2L回路１３と外部接続回路１５との
インターフエースを行い出力側接続回路１５を確
実に動作させることができる。しかし、上記第３
図に示した従来例においては、出力側接続回路１
５中に抵抗１８を設けなければならないので、集
積回路化する場合に、大きなチツプ面積が必要に
なつてしまう。
３の出力側に外部駆動用のPNPトランジスタ４
を他のインジエクタ用のPNPトランジスタ２と
同様に設け、この外部駆動用のPNPトランジス
タ４のコレクタと最終出力段のインバータ素子と
してのNPNトランジスタ１のコレクタとを出力
側接続回路（この例ではTTL回路）５の入力用
NPNトランジスタ６のベースに共通接続するよ
うな構成となつている。しかし、このような構成
の従来例においては、上記I2L回路３に設けた外
部駆動用のPNPトランジスタ４と出力側接続回
路５の入力用のNPNトランジスタ６との各ベー
ス・エミツタ間電圧VBEの相違によつて、上記
NPNトランジスタ６に充分なベース電流を供給
することができないことがある。また、第３図に
示す従来例では、I2L回路１３に接続される外部
接続回路１５に、その入力用NPNトランジスタ
１６のベースと電源供給端子１７との間に抵抗１
８を設け、該抵抗１８を介して上記NPNトラン
ジスタ１６にベース電流を供給するような構成と
なつている。従つて、この例では、I2L回路１３
の最終出力段のインバータ素子としてのNPNト
ランジスタ１のコレクタを出力側接続回路１５の
入力用NPNトランジスタ１６のベースに接続す
るだけで、I2L回路１３と外部接続回路１５との
インターフエースを行い出力側接続回路１５を確
実に動作させることができる。しかし、上記第３
図に示した従来例においては、出力側接続回路１
５中に抵抗１８を設けなければならないので、集
積回路化する場合に、大きなチツプ面積が必要に
なつてしまう。
そこで、本発明は、上述の如き各従来例の問題
点に鑑み、I2L回路とTTL回路やリニア回路等の
出力側接続回路とのインターフエースを容易に且
つ確実に行うとともに、集積回路化してもチツプ
面積があまり大きくならないような新規な構成の
インターフエース回路を提供するものである。
点に鑑み、I2L回路とTTL回路やリニア回路等の
出力側接続回路とのインターフエースを容易に且
つ確実に行うとともに、集積回路化してもチツプ
面積があまり大きくならないような新規な構成の
インターフエース回路を提供するものである。
以下、本発明について、一実施例を示す図面に
従い詳細に説明する。
従い詳細に説明する。
第４図に示す実施例において、I2L回路２３は、
インバータ素子としてのマルチコレクタNPNト
ランジスタ１とインジエクタ用のPNPトランジ
スタ２とから成る単位構成要素を、それぞれ異な
るレベルで動作する各ブロツク２３ａ，２３ｂ，
…，２３ｎに分配し、上記各ブロツク２３ａ，２
３ｂ，…，２３ｎを直列接続した多層積み重ね方
式の回路構成によつて、所望の論理演算を行うよ
うに構成されている。このI2L回路２３による演
算出力信号は、最下位レベルで動作するブロツク
２３ａに設けた最終出力段のインバータ素子とし
てのNPNトランジスタ１Ａのコレクタから出力
される。
インバータ素子としてのマルチコレクタNPNト
ランジスタ１とインジエクタ用のPNPトランジ
スタ２とから成る単位構成要素を、それぞれ異な
るレベルで動作する各ブロツク２３ａ，２３ｂ，
…，２３ｎに分配し、上記各ブロツク２３ａ，２
３ｂ，…，２３ｎを直列接続した多層積み重ね方
式の回路構成によつて、所望の論理演算を行うよ
うに構成されている。このI2L回路２３による演
算出力信号は、最下位レベルで動作するブロツク
２３ａに設けた最終出力段のインバータ素子とし
てのNPNトランジスタ１Ａのコレクタから出力
される。
上述の如きI2L回路２３の最下位レベルよりも
１つ上のレベルで動作するブロツク２３ｂには、
外部駆動用のPNPトランジスタ２４が設けられ
ている。上記NPNトランジスタ２４は、そのブ
ロツク２３ｂにおけるインジエクタ用のPNPト
ランジスタ２とベースおよびエミツタが共通接続
されており、また、そのコレクタが最下位レベル
で動作するブロツク２３ａに設けられている最終
出力段のNPNトランジスタ１Ａのコレクタに接
続されている。そして、上記外部駆動用のPNP
トランジスタ２４のコレクタと最終出力段の
NPNトランジスタ１Ａのコレクタとが、出力側
接続回路２５の入力用NPNトランジスタ２６の
ベースに共通接続され、インターフエース回路３
０を構成している。
１つ上のレベルで動作するブロツク２３ｂには、
外部駆動用のPNPトランジスタ２４が設けられ
ている。上記NPNトランジスタ２４は、そのブ
ロツク２３ｂにおけるインジエクタ用のPNPト
ランジスタ２とベースおよびエミツタが共通接続
されており、また、そのコレクタが最下位レベル
で動作するブロツク２３ａに設けられている最終
出力段のNPNトランジスタ１Ａのコレクタに接
続されている。そして、上記外部駆動用のPNP
トランジスタ２４のコレクタと最終出力段の
NPNトランジスタ１Ａのコレクタとが、出力側
接続回路２５の入力用NPNトランジスタ２６の
ベースに共通接続され、インターフエース回路３
０を構成している。
上述の如き構成の実施例において、多層積み重
ね方式の回路構成を有するI2L回路２３では、最
上位レベルで動作するブロツク２３ｎの各単位構
成要素に流れたインジエクタ電流を、次のレベル
のレベルで動作するブロツクの各単位要素に分配
し、各ブロツク２３ｎ，…，２３ｂ，２３ａに順
次に流しているので、各ブロツク２３ａ，２３
ｂ，…，２３ｎ毎の電源電圧をVFとし、各ブロ
ツク２３ａ，２３ｂ，…，２３ｎの数すなわち積
み重ねの層数ｎとすると、ｎ・VFなる電源電圧
VCCにて出力側接続回路２５とともに動作させる
ことができ、電源利用率の向上を図ることができ
る。しかも、出力側接続回路２５の入力用の
NPNトランジスタ２６のベースには、I2L回路２
３の最終出力段のNPNトランジスタ１Ａの設け
られているブロツク２３ａよりも上のレベルで動
作するブロツク２３ｂに設けた外部駆動用の
PNPトランジスタ２４から十分に大きなベース
電流を供給することができる。なお上記外部駆動
用のPNPトランジスタ２４は、そのコレクタ・
エミツタ間電圧VCEがベース・エミツタ間電圧
VBEに略等しくなり、上記出力側接続回路２５の
入力用のNPNトランジスタ２６に十分なベース
電流を供給することができ、また、上記外部駆動
用のPNPトランジスタ２４は、I2L回路２３のイ
ンジエクタ用のPNPトランジスタ２と同様に通
常のバイポーラ技術により製造できるので、I2L
回路２３と出力側接続回路２５とを集積回路化す
る場合でもチツプの大きさをあまり大きくさせる
ことがない。
ね方式の回路構成を有するI2L回路２３では、最
上位レベルで動作するブロツク２３ｎの各単位構
成要素に流れたインジエクタ電流を、次のレベル
のレベルで動作するブロツクの各単位要素に分配
し、各ブロツク２３ｎ，…，２３ｂ，２３ａに順
次に流しているので、各ブロツク２３ａ，２３
ｂ，…，２３ｎ毎の電源電圧をVFとし、各ブロ
ツク２３ａ，２３ｂ，…，２３ｎの数すなわち積
み重ねの層数ｎとすると、ｎ・VFなる電源電圧
VCCにて出力側接続回路２５とともに動作させる
ことができ、電源利用率の向上を図ることができ
る。しかも、出力側接続回路２５の入力用の
NPNトランジスタ２６のベースには、I2L回路２
３の最終出力段のNPNトランジスタ１Ａの設け
られているブロツク２３ａよりも上のレベルで動
作するブロツク２３ｂに設けた外部駆動用の
PNPトランジスタ２４から十分に大きなベース
電流を供給することができる。なお上記外部駆動
用のPNPトランジスタ２４は、そのコレクタ・
エミツタ間電圧VCEがベース・エミツタ間電圧
VBEに略等しくなり、上記出力側接続回路２５の
入力用のNPNトランジスタ２６に十分なベース
電流を供給することができ、また、上記外部駆動
用のPNPトランジスタ２４は、I2L回路２３のイ
ンジエクタ用のPNPトランジスタ２と同様に通
常のバイポーラ技術により製造できるので、I2L
回路２３と出力側接続回路２５とを集積回路化す
る場合でもチツプの大きさをあまり大きくさせる
ことがない。
なお、上述の実施例では、I2L回路２３に出力
側接続回路２５としてTTL回路を接続したが、
上記出力側接続回路２５は、TTL回路でなくて
も、リニア回路等その他の回路構成のものであつ
ても良い。
側接続回路２５としてTTL回路を接続したが、
上記出力側接続回路２５は、TTL回路でなくて
も、リニア回路等その他の回路構成のものであつ
ても良い。
上述の実施例の説明からも明らかなように、本
発明によれば、電源と接地間にそれぞれ異なる動
作レベルで動作する複数個の回路ブロツクが多段
接続され、上記回路ブロツクのうち少なくとも２
個は集積注入論理回路により構成され、下位レベ
ルで動作する集積注入論理回路ブロツクに最終出
力段の設けられた論理回路において、上記最終出
力段の設けられた集積注入論理回路ブロツクより
も上位のレベルで動作する集積注入論理回路ブロ
ツクの電流インジエクタ用トランジスタを外部駆
動用トランジスタとして用い、上記最終出力段の
設けられた集積注入論理回路ブロツクの信号出力
用トランジスタのコレクタと上記外部駆動用トラ
ンジスタのコレクタを出力側接続回路の信号入力
端子に共通接続してインターフエース回路を構成
したことによつて、I2L回路にインジエクタ用の
トランジスタと同様な外部駆動用のトランジスタ
を形成しただけの極めて簡単な構成にて、I2L回
路と出力側接続回路との間の信号伝送を確実に行
うことができ、しかも、上記外部駆動用のトラン
ジスタはI2L回路の各単位構成要素とともに集積
回路化が容易であり、所期の目的を十分に達成で
きる。
発明によれば、電源と接地間にそれぞれ異なる動
作レベルで動作する複数個の回路ブロツクが多段
接続され、上記回路ブロツクのうち少なくとも２
個は集積注入論理回路により構成され、下位レベ
ルで動作する集積注入論理回路ブロツクに最終出
力段の設けられた論理回路において、上記最終出
力段の設けられた集積注入論理回路ブロツクより
も上位のレベルで動作する集積注入論理回路ブロ
ツクの電流インジエクタ用トランジスタを外部駆
動用トランジスタとして用い、上記最終出力段の
設けられた集積注入論理回路ブロツクの信号出力
用トランジスタのコレクタと上記外部駆動用トラ
ンジスタのコレクタを出力側接続回路の信号入力
端子に共通接続してインターフエース回路を構成
したことによつて、I2L回路にインジエクタ用の
トランジスタと同様な外部駆動用のトランジスタ
を形成しただけの極めて簡単な構成にて、I2L回
路と出力側接続回路との間の信号伝送を確実に行
うことができ、しかも、上記外部駆動用のトラン
ジスタはI2L回路の各単位構成要素とともに集積
回路化が容易であり、所期の目的を十分に達成で
きる。
第１図は、本発明の適用されるI2L回路の基本
的な構成を示す回路図である。第２図および第３
図は、インターフエース回路の各従来例の構成を
それぞれ示す回路図である。第４図は、本発明に
係るインターフエース回路の一実施例の構成を示
す回路図である。 １……インバータ用のマルチコネクタNPNト
ランジスタ、１Ａ……最終出力段のNPNトラン
ジスタ、２……インジエクタ用のPNPトランジ
スタ、２３……I2L回路、２３ａ，２３ｂ，…，
２３ｎ……回路ブロツク、２４……外部駆動用の
PNPトランジスタ、２５……出力側外部接続回
路、２６……入力用のNPNトランジスタ。
的な構成を示す回路図である。第２図および第３
図は、インターフエース回路の各従来例の構成を
それぞれ示す回路図である。第４図は、本発明に
係るインターフエース回路の一実施例の構成を示
す回路図である。 １……インバータ用のマルチコネクタNPNト
ランジスタ、１Ａ……最終出力段のNPNトラン
ジスタ、２……インジエクタ用のPNPトランジ
スタ、２３……I2L回路、２３ａ，２３ｂ，…，
２３ｎ……回路ブロツク、２４……外部駆動用の
PNPトランジスタ、２５……出力側外部接続回
路、２６……入力用のNPNトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電源と接地間にそれぞれ異なる動作レベルで
動作する複数個の回路ブロツクが多段接続され、
上記回路ブロツクのうち少なくとも２個は集積注
入論理回路により構成され、下位レベルで動作す
る集積注入論理回路ブロツクに最終出力段の設け
られた論理回路において、 上記最終出力段の設けられた集積注入論理回路
ブロツクよりも上位のレベルで動作する集積注入
論理回路ブロツクの電流インジエクタ用トランジ
スタを外部駆動用トランジスタとして用い、上記
最終出力段の設けられた集積注入論理回路ブロツ
クの信号出力用トランジスタのコレクタと上記外
部駆動用トランジスタのコレクタを出力側接続回
路の信号入力端子に共通接続して成ることを特徴
とするインターフエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1835780A JPS56115037A (en) | 1980-02-16 | 1980-02-16 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1835780A JPS56115037A (en) | 1980-02-16 | 1980-02-16 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56115037A JPS56115037A (en) | 1981-09-10 |
| JPH0124377B2 true JPH0124377B2 (ja) | 1989-05-11 |
Family
ID=11969430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1835780A Granted JPS56115037A (en) | 1980-02-16 | 1980-02-16 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56115037A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035834A (ja) * | 1983-08-08 | 1985-02-23 | Nec Corp | 信号処理装置 |
| JP2568996B2 (ja) * | 1985-02-22 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置及びキヤリ−伝播回路 |
| JPH04256216A (ja) * | 1991-02-08 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 半導体回路 |
| JP2671660B2 (ja) * | 1991-09-20 | 1997-10-29 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545685A (en) * | 1977-06-15 | 1979-01-17 | Seiko Instr & Electronics Ltd | Semiconductor device |
-
1980
- 1980-02-16 JP JP1835780A patent/JPS56115037A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545685A (en) * | 1977-06-15 | 1979-01-17 | Seiko Instr & Electronics Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56115037A (en) | 1981-09-10 |
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