JPS61241964A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61241964A JPS61241964A JP60082357A JP8235785A JPS61241964A JP S61241964 A JPS61241964 A JP S61241964A JP 60082357 A JP60082357 A JP 60082357A JP 8235785 A JP8235785 A JP 8235785A JP S61241964 A JPS61241964 A JP S61241964A
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- power supply
- power source
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積回路装置に係り、特に大型電子計算機等で
使用される高集積のＬＳＩに用いて好適な半導体装置に
関する。
使用される高集積のＬＳＩに用いて好適な半導体装置に
関する。
従来、電子計算機等で使用されている集積回路装置にお
いて、その中に集積されているゲート回路へ電力を給電
する電源配線は、第１４図に示す形式が一般的に用いら
れている。第１４図（ａ）において、１１１はＬＳＩチ
ップ、１１２はポンディングパッドを示し、１１６〜１
１９はゲート回路へ電源配線を示したものである。又電
源配線１１６は電源バッド１１３へ接続されている。他
の電源配線も他のパッドへ接続されるが、本発明の本質
ではないので省略する。
いて、その中に集積されているゲート回路へ電力を給電
する電源配線は、第１４図に示す形式が一般的に用いら
れている。第１４図（ａ）において、１１１はＬＳＩチ
ップ、１１２はポンディングパッドを示し、１１６〜１
１９はゲート回路へ電源配線を示したものである。又電
源配線１１６は電源バッド１１３へ接続されている。他
の電源配線も他のパッドへ接続されるが、本発明の本質
ではないので省略する。
第１４図（ｂ）は（ａ）の図中において円で囲まれた領
域１１Ｃの拡大図である。
域１１Ｃの拡大図である。
電源配線１１６はスルホールＩＩＢを通して別の層の電
源配線１１Ａに接続され、電源配＠１１Ａから各ゲート
１１Ｄへ電力が給電される。
源配線１１Ａに接続され、電源配＠１１Ａから各ゲート
１１Ｄへ電力が給電される。
ゲートとしては例えば、電子計算機等で使用される高速
のＬＳＩにおいて、第１５図に示すようなエミッタ結合
論理回路（Ｅ！５ｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇｉ
ｃ 、以下ＥＣＬと記す）が広く使用されており、この
回路の負電源Ｖ、が、たとえば、第１４図（ｂ）の電源
配線１１６．ＩＩＡで給電される。
のＬＳＩにおいて、第１５図に示すようなエミッタ結合
論理回路（Ｅ！５ｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇｉ
ｃ 、以下ＥＣＬと記す）が広く使用されており、この
回路の負電源Ｖ、が、たとえば、第１４図（ｂ）の電源
配線１１６．ＩＩＡで給電される。
そして電流経路は矢印１１Ｅで示すようになる。
第１６図は、前記電流経路における電圧ドロップを表わ
したのである。横軸はゲート回路のＸ方向位置（第１４
図の電源配線１１６と平行な方向）を示し、縦軸は電圧
ドロップ量を示している。
したのである。横軸はゲート回路のＸ方向位置（第１４
図の電源配線１１６と平行な方向）を示し、縦軸は電圧
ドロップ量を示している。
１２４は電源配線Ｖ。を表現したものである６曲線１２
１〜１２３は各ゲート回路の電流を増加させた時の様子
を示したものである。
１〜１２３は各ゲート回路の電流を増加させた時の様子
を示したものである。
ＬＳＩでは、ＬＳＩに供給されている電源電圧の変動を
補償するため一般的にバイアス回路をひとつまたは複数
個有している。さらにチップ内での電源電圧のバラツキ
を補償する必要がある時には、各ゲート回路ごとに上記
バイアス回路を持つ構成もある。しかし各ゲート回路ご
とにバイアス回路を持つことは、１ゲート回路当りのレ
イアウト面積が大きくなり、消費電力も増大するという
問題が生じる。前述の問題を解決するひとつの手法とし
て、特開昭５８−２０４６２４号公報で述べられている
ＬＳＩの構成方法がある。それは、全ゲート回路を複数
個のゲート群に分割し、前記ゲート群内にバイアス回路
を有することでその中のゲート回路に対し電源電圧の補
償を行なうものである。
補償するため一般的にバイアス回路をひとつまたは複数
個有している。さらにチップ内での電源電圧のバラツキ
を補償する必要がある時には、各ゲート回路ごとに上記
バイアス回路を持つ構成もある。しかし各ゲート回路ご
とにバイアス回路を持つことは、１ゲート回路当りのレ
イアウト面積が大きくなり、消費電力も増大するという
問題が生じる。前述の問題を解決するひとつの手法とし
て、特開昭５８−２０４６２４号公報で述べられている
ＬＳＩの構成方法がある。それは、全ゲート回路を複数
個のゲート群に分割し、前記ゲート群内にバイアス回路
を有することでその中のゲート回路に対し電源電圧の補
償を行なうものである。
ゲート群内の電位のバラツキは、チップ全体に比べそれ
が小さくなり、そのバラツキが問題とならない範囲で使
用できる。しかしながら第１６図を見ても明らかである
ように、ゲート群内の電源バラツキ１２５はＬＳＩの高
集積化または回路電流の増加に伴い大きくなる傾向にあ
る。このドロップを小さくするためには、ゲート群内の
ゲート数とバイアス回路の比を小さくする必要性がある
。
が小さくなり、そのバラツキが問題とならない範囲で使
用できる。しかしながら第１６図を見ても明らかである
ように、ゲート群内の電源バラツキ１２５はＬＳＩの高
集積化または回路電流の増加に伴い大きくなる傾向にあ
る。このドロップを小さくするためには、ゲート群内の
ゲート数とバイアス回路の比を小さくする必要性がある
。
しかしこのことは、ＬＳＩ全体の集積度を下げ。
かつ消費電力も増大させるという問題を含んでいる。
本発明の目的は、上記のような従来の問題を解決し、回
路群内の電源電圧バラツキを充分小さくできる半導体装
置を提供することにある。
路群内の電源電圧バラツキを充分小さくできる半導体装
置を提供することにある。
上記目的を達成するため、本発明は、回路群へ電力を給
電する電源配線と回路群内の電源給電を行なう電源配線
とを分離し、相互の接続を回路群内の所定箇所又はその
近傍で行なうことにより。
電する電源配線と回路群内の電源給電を行なう電源配線
とを分離し、相互の接続を回路群内の所定箇所又はその
近傍で行なうことにより。
回路群内の電源電圧バラツキを充分小さくできることを
特徴とする。また、回路群を分割した各回路ブロックに
ごく簡単な回路を設けることにより、等測的にさらに電
源電圧バラツキを小さくすることができる。
特徴とする。また、回路群を分割した各回路ブロックに
ごく簡単な回路を設けることにより、等測的にさらに電
源電圧バラツキを小さくすることができる。
以下１本発明の一実施例を第１図を用いて説明する。第
１図はＬＳＩチップの平面図であり、回路群を模式的に
示し、でいる。第１図において。
１図はＬＳＩチップの平面図であり、回路群を模式的に
示し、でいる。第１図において。
（ひとつもしくは複数個のゲート回路の集合）からなっ
ている、第１図（ｂ）は（ａ）の図中において楕円で囲
まれた領域１５の拡大図であり、電源配線１６〜１９だ
けを示している０回路群へ電力を給電する電源配線１６
と回路群内へ給電する電源配線ＩＡは、回路群ＩＢの中
央付近で接続される構成になっている。中央付近に接続
されれば電源電圧のバラツキを効果的に小さくできる。
ている、第１図（ｂ）は（ａ）の図中において楕円で囲
まれた領域１５の拡大図であり、電源配線１６〜１９だ
けを示している０回路群へ電力を給電する電源配線１６
と回路群内へ給電する電源配線ＩＡは、回路群ＩＢの中
央付近で接続される構成になっている。中央付近に接続
されれば電源電圧のバラツキを効果的に小さくできる。
しかし、必ずしも中央付近において接続される必要はな
い。また、本実施例では、電源配線１６と電源配線ＩＡ
とが、１箇所において接続されている第１＋図で示した
従来技術は、回路群内で接続箇所が離れていることによ
り、電源電圧のバラツキが大きくなるからである０次に
本実施例における効果についてＬＳＩチップを平面図と
して表わした第２図と第５図を用いて説明する。
い。また、本実施例では、電源配線１６と電源配線ＩＡ
とが、１箇所において接続されている第１＋図で示した
従来技術は、回路群内で接続箇所が離れていることによ
り、電源電圧のバラツキが大きくなるからである０次に
本実施例における効果についてＬＳＩチップを平面図と
して表わした第２図と第５図を用いて説明する。
特に、第２図は本発明の実施例を第１４図の従来例と対
応できるようにしたものである。第２図において、２１
はＬＳＩチップ、２２はボンデイングパッド、２４〜２
８は電源配線を示したものである。電源配線２４は電源
パッド２にへ接続されている。他の電源配線も他の電源
パッドへ接続されているが１本発明の本質ではないので
省略する。電源配線２５，２６．２７も回路の給電用等
に用いられる。さらに、Ｑ’−Ｒ’で示した所の断面を
第３図に示す、第３図において２４〜２７は電源配線で
あり、２９は別の層の電源配線である。また、２Ｆ、２
Ｇ、２Ｌは絶縁体である。第２図（ｂ）は（ａ）の図中
において円で囲まれた領域２Ｂ’の拡大図である。さら
にｍ’−ｎ’で示した所の断面を第４図に示す、第４１
１において。
応できるようにしたものである。第２図において、２１
はＬＳＩチップ、２２はボンデイングパッド、２４〜２
８は電源配線を示したものである。電源配線２４は電源
パッド２にへ接続されている。他の電源配線も他の電源
パッドへ接続されているが１本発明の本質ではないので
省略する。電源配線２５，２６．２７も回路の給電用等
に用いられる。さらに、Ｑ’−Ｒ’で示した所の断面を
第３図に示す、第３図において２４〜２７は電源配線で
あり、２９は別の層の電源配線である。また、２Ｆ、２
Ｇ、２Ｌは絶縁体である。第２図（ｂ）は（ａ）の図中
において円で囲まれた領域２Ｂ’の拡大図である。さら
にｍ’−ｎ’で示した所の断面を第４図に示す、第４１
１において。
電源配線２４は各回路群の中央に相当する位置で電源配
線２８に接続され、さらにスルホール２Ｃを通して別の
層の電源配線２９につながっており、スルーホール２Ｊ
を通して各回路の拡散層２Ａへ接続されている。また２
Ｆ、２Ｇ、２Ｈは絶縁体である。ここで、第２図（ｂ）
におけるゲート２Ａの回路としてＥＣＬ回路を例にとる
と、上記電源線２４はたとえば第１５図の負電源Ｖ−の
給電線となっており、電流経路は第２図（ｂ）の矢示し
た従来の電源配線Ｂにおける電圧ドロップを比較して表
わしたものである。横軸はチップ表面の水平方向位置を
示し、縦軸は、電圧ドロップ量を示している。横軸でＩ
Ｐ〜５Ｐはそれぞれ各ゲート回路の中央位置を示してい
る。３１．３２は本発明による電源配線Ａの構成を表現
したものであり、この時の電圧ドロップのようすがそれ
ぞれ曲線３４．３５に示されている。つまり、曲線３５
は回路群内における電圧ドロップを表わしたものである
。又、曲線３６は従来の電源配線３３の電圧ドロップを
示したものである。さらに３７と３８は回路群内におけ
る電圧のドロップ量をそれぞれ、本発明の場合と従来の
場合とについて示しており、回路群内の電圧ドロップ量
は、本発明による電源配線Ａの方が従来の電源配線Ｂよ
りも格段に小さくできることが分かる。このことは。
線２８に接続され、さらにスルホール２Ｃを通して別の
層の電源配線２９につながっており、スルーホール２Ｊ
を通して各回路の拡散層２Ａへ接続されている。また２
Ｆ、２Ｇ、２Ｈは絶縁体である。ここで、第２図（ｂ）
におけるゲート２Ａの回路としてＥＣＬ回路を例にとる
と、上記電源線２４はたとえば第１５図の負電源Ｖ−の
給電線となっており、電流経路は第２図（ｂ）の矢示し
た従来の電源配線Ｂにおける電圧ドロップを比較して表
わしたものである。横軸はチップ表面の水平方向位置を
示し、縦軸は、電圧ドロップ量を示している。横軸でＩ
Ｐ〜５Ｐはそれぞれ各ゲート回路の中央位置を示してい
る。３１．３２は本発明による電源配線Ａの構成を表現
したものであり、この時の電圧ドロップのようすがそれ
ぞれ曲線３４．３５に示されている。つまり、曲線３５
は回路群内における電圧ドロップを表わしたものである
。又、曲線３６は従来の電源配線３３の電圧ドロップを
示したものである。さらに３７と３８は回路群内におけ
る電圧のドロップ量をそれぞれ、本発明の場合と従来の
場合とについて示しており、回路群内の電圧ドロップ量
は、本発明による電源配線Ａの方が従来の電源配線Ｂよ
りも格段に小さくできることが分かる。このことは。
電源配線３３が電源配線３１よりも太くできるため曲線
３６は３４よりも小さくなるものの、各回路群で考えて
みると電源配線３２があるため、電圧ドロップは曲線３
５で示されるような特性になるためである。
３６は３４よりも小さくなるものの、各回路群で考えて
みると電源配線３２があるため、電圧ドロップは曲線３
５で示されるような特性になるためである。
以上のように、本実施例によれば各回路群内における電
位のバラツキを従来に比べ格段に小さくおさえることが
できる。したがって１回路群ごとにバイアス回路を持た
せれば、回路群の間で電位のバラツキは多くてもそれは
バイアス回路によって補償できるため、チップ全体にわ
たって、ゲート回路の動作マージンを大きくすることが
できる。
位のバラツキを従来に比べ格段に小さくおさえることが
できる。したがって１回路群ごとにバイアス回路を持た
せれば、回路群の間で電位のバラツキは多くてもそれは
バイアス回路によって補償できるため、チップ全体にわ
たって、ゲート回路の動作マージンを大きくすることが
できる。
第６図は本発明の他の実施例を示す電源配線の構成方法
を示したものである。第６図の電源配線４１〜４４は１
、第２図（ｂ）に示す電源配線２８の幅を各回路群内の
周辺へ行くほど狭くし、かつそれにともない電源配線２
４の幅を広くした所に特徴がある。第２図（ｂ）の電源
配線２８に流れる電流量は回路群の周辺へ行くほど小さ
くなるため、第６図の電源配線４４のようにしても回路
群内における電位バラツキを十分小さくおさえることが
できる。さらに、第６図の電源配線４２のように電源配
線の一部を第２図（ｂ）に示した電源配線２４に比べて
広くできることは電源配線４２による電圧ドロップを前
述した実施例より小さくすることができる。
を示したものである。第６図の電源配線４１〜４４は１
、第２図（ｂ）に示す電源配線２８の幅を各回路群内の
周辺へ行くほど狭くし、かつそれにともない電源配線２
４の幅を広くした所に特徴がある。第２図（ｂ）の電源
配線２８に流れる電流量は回路群の周辺へ行くほど小さ
くなるため、第６図の電源配線４４のようにしても回路
群内における電位バラツキを十分小さくおさえることが
できる。さらに、第６図の電源配線４２のように電源配
線の一部を第２図（ｂ）に示した電源配線２４に比べて
広くできることは電源配線４２による電圧ドロップを前
述した実施例より小さくすることができる。
したがって本実施例によれば、回路群内の電位バラツキ
を十分小さくおさえ、かつチップ全体の電位バラツキを
少なくすることができる。このため、バイアス回路およ
びゲート回路の動作マージンをより広くできる。また、
実施例第７図に示されている電源配線５１〜５４も上述
と同一の効果を有している。
を十分小さくおさえ、かつチップ全体の電位バラツキを
少なくすることができる。このため、バイアス回路およ
びゲート回路の動作マージンをより広くできる。また、
実施例第７図に示されている電源配線５１〜５４も上述
と同一の効果を有している。
第８図は、本発明の他の実施例を示す電源配線の構成方
法である。
法である。
第９図は、第８図のｏ’−ｐ’で示した所の断面図であ
る１回路群へ電力を給電する電源配線６２は回路群内へ
電力を給電する別の層の電源配線６４とスルーホール６
５により接続され、さらにスルホール６Ａにより電源配
線６６に接続され、スルーホール６Ｃを通して各回路の
拡散層６Ｂへ接続されている。したがって本実施例にお
いては、電源配線６２と６４が同一層にない所に特徴が
あり、このような構成にしても、前述した本発明の効果
を有している。
る１回路群へ電力を給電する電源配線６２は回路群内へ
電力を給電する別の層の電源配線６４とスルーホール６
５により接続され、さらにスルホール６Ａにより電源配
線６６に接続され、スルーホール６Ｃを通して各回路の
拡散層６Ｂへ接続されている。したがって本実施例にお
いては、電源配線６２と６４が同一層にない所に特徴が
あり、このような構成にしても、前述した本発明の効果
を有している。
第１０図は本発明のさらに他の実施例を示すものである
。第１０図はＬＳＩチップにおける回路平面図を模式的
に示している。第１０図において、７１はＬＳＩチップ
表面の回路の一部、斜線部で表わした７２はバイアス回
路、７５は一つの回路群、７６は本発明による電源配線
である。電源配線７６とＬＳＩチップ表面の回路部分と
の関係は上述と同じなので省略する。この例ではゲート
ブロック７３ごとにバイアス給電用バッファ７４を有し
ている所に特徴がある。さらにバイアス給電系について
第１１図、第１２図を使い説明をし、その効果について
第１３図を用いて説明する。
。第１０図はＬＳＩチップにおける回路平面図を模式的
に示している。第１０図において、７１はＬＳＩチップ
表面の回路の一部、斜線部で表わした７２はバイアス回
路、７５は一つの回路群、７６は本発明による電源配線
である。電源配線７６とＬＳＩチップ表面の回路部分と
の関係は上述と同じなので省略する。この例ではゲート
ブロック７３ごとにバイアス給電用バッファ７４を有し
ている所に特徴がある。さらにバイアス給電系について
第１１図、第１２図を使い説明をし、その効果について
第１３図を用いて説明する。
第１１図は一つの回路群内におけるバイアス給電系をブ
ロック図で表わしたものであり、バイアス回路で発生し
たバイアス電位は、いったんバイアス給電用バッファに
入力され、その出力がゲートブロック中の各ゲート回路
へ接続される構成になっている１次に上述した構成の一
具体例を第１２図を用いて説明する。
ロック図で表わしたものであり、バイアス回路で発生し
たバイアス電位は、いったんバイアス給電用バッファに
入力され、その出力がゲートブロック中の各ゲート回路
へ接続される構成になっている１次に上述した構成の一
具体例を第１２図を用いて説明する。
第１２図において、９１はバイアス回路、９２はゲート
ブロック、９３はバイアス給電用バッファ回路、９４は
ゲート回路である。バイアス回路としてはたとえば前述
した特開昭５８−２０４６２４号公報で述べられている
ものや、またはそれに負荷特性を向上させる目的でボル
テージフォロア回路を付加したものなどが使用できる。
ブロック、９３はバイアス給電用バッファ回路、９４は
ゲート回路である。バイアス回路としてはたとえば前述
した特開昭５８−２０４６２４号公報で述べられている
ものや、またはそれに負荷特性を向上させる目的でボル
テージフォロア回路を付加したものなどが使用できる。
バイアス回路における電源電圧の補償原理については本
発明の本質ではないので省略する。バイアス給電用バッ
ファは正電源にコレクタを接続したトランジスタＱ、と
、一端をＱ、のエミッタへ、他の一端を負電源Ｖ。へ接
続された分割抵抗Ｒ，８，ＲＬ２とから構成されている
。さらに分割抵抗Ｒ，，，ＲＬ、の分割点から、ゲート
回路９４の定電流源用のバイアスｖ０．が得られる。
発明の本質ではないので省略する。バイアス給電用バッ
ファは正電源にコレクタを接続したトランジスタＱ、と
、一端をＱ、のエミッタへ、他の一端を負電源Ｖ。へ接
続された分割抵抗Ｒ，８，ＲＬ２とから構成されている
。さらに分割抵抗Ｒ，，，ＲＬ、の分割点から、ゲート
回路９４の定電流源用のバイアスｖ０．が得られる。
本実施例によれば、回路群内の電源電圧ドロップによる
ゲート回路の電流のバラツキをおさえることができる。
ゲート回路の電流のバラツキをおさえることができる。
第１２図に示すように、ゲート回路９４およびバイアス
給電用バッファ９３の電源電圧Ｖ□は、バイアス回路の
電源電圧Ｖ□′よりも電源電圧の回路群内でのドロップ
量Δｖｏだけ高くなっている１本発明の第１の実施例に
よりΔｖｔ＠をできるだけ小さくすることはできるが、
全くゼロにすることはできない、しかし、本実施例によ
れば、ゲートブロックごとに設けた簡単な回路（ここで
はエミッタフォロワ回路）によって。
給電用バッファ９３の電源電圧Ｖ□は、バイアス回路の
電源電圧Ｖ□′よりも電源電圧の回路群内でのドロップ
量Δｖｏだけ高くなっている１本発明の第１の実施例に
よりΔｖｔ＠をできるだけ小さくすることはできるが、
全くゼロにすることはできない、しかし、本実施例によ
れば、ゲートブロックごとに設けた簡単な回路（ここで
はエミッタフォロワ回路）によって。
等価的にΔＶ□を小さくすることができる。たとえば、
９３のような回路ではΔｖｏが抵抗比Ｌｉ □とＡＶｌｌの積に圧縮され、回路群内のＲＬ１＋Ｒ１
４ 電圧ドロップ量が等価的に小さくなり、電流のバラツキ
をおさえられる。この様子を第１３図に示す、第１３図
の横軸と縦軸は第５図のそれと同じく１曲線１０３は第
５図の曲線３４と等しくなっている。ただし、第１３図
では軸のスケールを拡大して示している６曲線１０１は
、ゲートブロック内にバイアス給電用バッファを持たな
い時の同名 路群内の電圧ドロラフ冒したものであり、曲線１０２は
本実施例による回路群内の電圧ドロップを等価的に示し
たものである（電源電圧のドロップ量は同じであるが、
電流のバラツキまたは出力信号振幅のバラツキで考える
と、バラツキが小さくなり１等価的に電源電圧のドロッ
プが小さくなったと考えられる）。
９３のような回路ではΔｖｏが抵抗比Ｌｉ □とＡＶｌｌの積に圧縮され、回路群内のＲＬ１＋Ｒ１
４ 電圧ドロップ量が等価的に小さくなり、電流のバラツキ
をおさえられる。この様子を第１３図に示す、第１３図
の横軸と縦軸は第５図のそれと同じく１曲線１０３は第
５図の曲線３４と等しくなっている。ただし、第１３図
では軸のスケールを拡大して示している６曲線１０１は
、ゲートブロック内にバイアス給電用バッファを持たな
い時の同名 路群内の電圧ドロラフ冒したものであり、曲線１０２は
本実施例による回路群内の電圧ドロップを等価的に示し
たものである（電源電圧のドロップ量は同じであるが、
電流のバラツキまたは出力信号振幅のバラツキで考える
と、バラツキが小さくなり１等価的に電源電圧のドロッ
プが小さくなったと考えられる）。
第１３図からも明らかのように、ゲートブロックごとに
バイアス給電用バッファを有することは。
バイアス給電用バッファを有することは。
回路群内の電位バラツキを実効的により小さくする効果
がある。
がある。
以上、論理ゲートの電流のバラツキ、又は出力信号振幅
のバラツキを補償するための電源配線の構成について述
べてきたが、補償すべきものがこれに限らなくとも、本
発明の電源配線やバイアス給電用バッファの構成が適用
できる。
のバラツキを補償するための電源配線の構成について述
べてきたが、補償すべきものがこれに限らなくとも、本
発明の電源配線やバイアス給電用バッファの構成が適用
できる。
たとえば、電源電圧の変動によって論理しきい値が変動
するような回路においては、ある制御電圧で論理しきい
値を決め、その制御電圧に対して電源電圧変動の補償を
施すことが考えられる。このような例として、特開昭５
９−９９８１９号公籟や益田。
するような回路においては、ある制御電圧で論理しきい
値を決め、その制御電圧に対して電源電圧変動の補償を
施すことが考えられる。このような例として、特開昭５
９−９９８１９号公籟や益田。
ほか、”１．６にゲートＧａＡｓゲートアレイの設計”
。
。
信学技報、５ＳＤ８４−６３で述べられている。
この例では入力回路のしきい値電圧を補償するために制
御電圧発生回路を有し、この入力回路に対し本発明によ
る電源配線を適用することで、入力回路のマージンを広
くすることができる。
御電圧発生回路を有し、この入力回路に対し本発明によ
る電源配線を適用することで、入力回路のマージンを広
くすることができる。
本実施例の説明においては、第１図に示すように回路群
１４の形状が比較的正方形に近く、又バイアス回路１３
もその中央に配置されているが、回路群１４は横長ある
いは縦長でもよく、又バイアス回路１３も中央の位置に
ある必要はないことは、上の説明からも明らかである。
１４の形状が比較的正方形に近く、又バイアス回路１３
もその中央に配置されているが、回路群１４は横長ある
いは縦長でもよく、又バイアス回路１３も中央の位置に
ある必要はないことは、上の説明からも明らかである。
また１本発明は、ＬＳＩの集積度が増大しウェーハ規模
の半導体装置、いわゆるウェーハ・スケール・インテグ
レーション（ＷＳＩ）になったときにも非常に大きな効
果を発揮することは、これまでの説明で明らかである。
の半導体装置、いわゆるウェーハ・スケール・インテグ
レーション（ＷＳＩ）になったときにも非常に大きな効
果を発揮することは、これまでの説明で明らかである。
以上説明したように１本発明によれば、集積回路内の回
路群内の電源バラツキを小さくすることができるので、
回路の動作マージンを大きくする効果がある。
路群内の電源バラツキを小さくすることができるので、
回路の動作マージンを大きくする効果がある。
第１図は本発明の実施例を示す電源配線の構成図、第２
図は本発明の実施例を第１４図の従来例と対応させた図
、第３図は第２図（ａ）の断面を示す図、第４図は第２
図（ｂ）の断面を示す図、第５図は本発明の詳細な説明
するための図、第６図〜第８図は本発明の他の実施例を
示す図、第９図は第８図の断面を示す図、第１０図は本
発明のさらに他の実施例を示す図、第１１図は第１０図
のバイアス給電系を示す概略図、第１２図は第１１図の
詳細構成図、第１３図は第１２図の効果を説明するため
の図、第１４図は電源配線の従来例を示す図、第１５図
はＥＣＬ回路の回路図、第１６図は従来例の電源ドロッ
プを示す図である。 １１．２１・・・ＬＳＩチップ、１４，２Ｄ、７５゜１
２６・・・回路群、１６．ＬＡ、２４，２８，３１゜３
２．３３，７６・・・電源配線、１３，７５・・・バイ
アス回路、２人・・・ゲート、７４．９３・・・バイア
ス第 １ 図 ■ ２ 図 （上り 百５図 菖 ６ 図 冨 ７ 図 冨 ｇ 図 １′ ｒ′ 百９図 ’ｆ、ｌ１図 篤 ｊｌ 図 烹 １３ 国 ％ ／４ 国 冨 ！５ 図 ’ＦＥＥ ＴＮＴ ■ １６ 国
図は本発明の実施例を第１４図の従来例と対応させた図
、第３図は第２図（ａ）の断面を示す図、第４図は第２
図（ｂ）の断面を示す図、第５図は本発明の詳細な説明
するための図、第６図〜第８図は本発明の他の実施例を
示す図、第９図は第８図の断面を示す図、第１０図は本
発明のさらに他の実施例を示す図、第１１図は第１０図
のバイアス給電系を示す概略図、第１２図は第１１図の
詳細構成図、第１３図は第１２図の効果を説明するため
の図、第１４図は電源配線の従来例を示す図、第１５図
はＥＣＬ回路の回路図、第１６図は従来例の電源ドロッ
プを示す図である。 １１．２１・・・ＬＳＩチップ、１４，２Ｄ、７５゜１
２６・・・回路群、１６．ＬＡ、２４，２８，３１゜３
２．３３，７６・・・電源配線、１３，７５・・・バイ
アス回路、２人・・・ゲート、７４．９３・・・バイア
ス第 １ 図 ■ ２ 図 （上り 百５図 菖 ６ 図 冨 ７ 図 冨 ｇ 図 １′ ｒ′ 百９図 ’ｆ、ｌ１図 篤 ｊｌ 図 烹 １３ 国 ％ ／４ 国 冨 ！５ 図 ’ＦＥＥ ＴＮＴ ■ １６ 国
Claims (1)
- 【特許請求の範囲】 １、集積回路内が、複数個の回路群からなつており、該
複数の回路群のそれぞれに電源電圧変動補償機能を有す
る半導体装置において、上記複数の回路群へ電力を給電
する第１の電源配線と、該第１の電源配線から電力を受
け上記回路群内に電力給電を行なう第２の電源配線とか
らなり、上記回路群内の電流を上記第１の電源配線に集
中させるため上記第２の電源配線が上記第１の電源配線
と所定箇所又はその近傍において接続されていることを
特徴とする半導体装置。 ２、上記回路群が、複数の回路ブロックからなつており
、上記電源電圧変動補償を行なうバイアス回路からの出
力を受けてバイアス電位を発生させるバイアス給電用バ
ッファを、上記回路ブロックごとに設けたことを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082357A JPS61241964A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
| US06/853,929 US4748494A (en) | 1985-04-19 | 1986-04-21 | Lead arrangement for reducing voltage variation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082357A JPS61241964A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241964A true JPS61241964A (ja) | 1986-10-28 |
Family
ID=13772327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082357A Pending JPS61241964A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4748494A (ja) |
| JP (1) | JPS61241964A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234623A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 半導体集積回路 |
| JPH0831458B2 (ja) * | 1987-09-08 | 1996-03-27 | 三菱電機株式会社 | 超電導配線集積回路 |
| JPH0666674B2 (ja) * | 1988-11-21 | 1994-08-24 | 株式会社東芝 | 半導体集積回路の出力回路 |
| JP2917434B2 (ja) * | 1989-09-08 | 1999-07-12 | セイコーエプソン株式会社 | マスタースライス集積回路装置 |
| WO1992002043A1 (en) * | 1990-07-23 | 1992-02-06 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| DE69322855T2 (de) * | 1993-04-28 | 1999-05-20 | St Microelectronics Srl | Modulare integrierte Schaltungsstruktur |
| US6242767B1 (en) * | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| US6613611B1 (en) | 2000-12-22 | 2003-09-02 | Lightspeed Semiconductor Corporation | ASIC routing architecture with variable number of custom masks |
| US6885043B2 (en) * | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| CN1802745A (zh) * | 2003-06-11 | 2006-07-12 | 皇家飞利浦电子股份有限公司 | 集成电路的配电网络 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US100501A (en) * | 1870-03-08 | Improvement in cultivators | ||
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| US4475119A (en) * | 1981-04-14 | 1984-10-02 | Fairchild Camera & Instrument Corporation | Integrated circuit power transmission array |
| JPS5844743A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
-
1985
- 1985-04-19 JP JP60082357A patent/JPS61241964A/ja active Pending
-
1986
- 1986-04-21 US US06/853,929 patent/US4748494A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4748494A (en) | 1988-05-31 |
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