JPH0136256B2 - - Google Patents
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- JPH0136256B2 JPH0136256B2 JP55132862A JP13286280A JPH0136256B2 JP H0136256 B2 JPH0136256 B2 JP H0136256B2 JP 55132862 A JP55132862 A JP 55132862A JP 13286280 A JP13286280 A JP 13286280A JP H0136256 B2 JPH0136256 B2 JP H0136256B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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Description
【発明の詳細な説明】
本発明は半導体装置の製造法に関し、主として
2L（Integrated Injection Logic）形半導体装
置を対象とする。
2L（Integrated Injection Logic）形半導体装
置を対象とする。
2L形半導体装置は同一半導体基板に横形pnp
構造のインジエクタ・トランジスタのコレクタと
逆npnトランジスタのベースとを一体構造とした
ものであり、集積度を向上できることに利点を有
する。ところでインジエクタの注入効率を上げる
条件として、インジエクタの不純物濃度を逆npn
トランジスタのベース層のそれよりも高くする必
要がある。このために半導体装置の製造過程でイ
ンジエクタと逆npnトランジスタのベースについ
て別々のマスクを準備して拡散を行なうようにし
ていた。このことにより別々のマスク工程のため
にマスク合せ余裕をとる必要が生じこれが集積度
の向上を阻む一つの原因となつた。第１図に示す
ような2Lを用いるメモリセルでインジエクタ
Q1，Q2を中心にして左右に点対線に逆npnトラン
ジスタQ3，Q4を構成するような場合、インジエ
クタのマスクずれで左右のどちらかに寄つた場合
にインジエクタ・トランジスタのhFEが左右で異
なりメモリセルの特性が不均一になる等の問題が
あつた。又、上記メモリセルにおいては左右に形
成されたR/W（Read and Write）トランジスタ
Q5，Q6のhFEを小さくした方が書き込み特性が早
く、一方保持用トランジスタQ3，Q4のhFEを大き
くする方が保持特性がよいことがわかつている
が、この場合もR/Wトランジスタのベースと保
持用トランジスタのベースとが同一の不純物濃度
ではコントロールが難しく、それを解決するため
に別々のマスク工程で拡散しようとすれば前記の
マスク合せ余裕（マスクずれ）の問題が生じるこ
とになつた。
構造のインジエクタ・トランジスタのコレクタと
逆npnトランジスタのベースとを一体構造とした
ものであり、集積度を向上できることに利点を有
する。ところでインジエクタの注入効率を上げる
条件として、インジエクタの不純物濃度を逆npn
トランジスタのベース層のそれよりも高くする必
要がある。このために半導体装置の製造過程でイ
ンジエクタと逆npnトランジスタのベースについ
て別々のマスクを準備して拡散を行なうようにし
ていた。このことにより別々のマスク工程のため
にマスク合せ余裕をとる必要が生じこれが集積度
の向上を阻む一つの原因となつた。第１図に示す
ような2Lを用いるメモリセルでインジエクタ
Q1，Q2を中心にして左右に点対線に逆npnトラン
ジスタQ3，Q4を構成するような場合、インジエ
クタのマスクずれで左右のどちらかに寄つた場合
にインジエクタ・トランジスタのhFEが左右で異
なりメモリセルの特性が不均一になる等の問題が
あつた。又、上記メモリセルにおいては左右に形
成されたR/W（Read and Write）トランジスタ
Q5，Q6のhFEを小さくした方が書き込み特性が早
く、一方保持用トランジスタQ3，Q4のhFEを大き
くする方が保持特性がよいことがわかつている
が、この場合もR/Wトランジスタのベースと保
持用トランジスタのベースとが同一の不純物濃度
ではコントロールが難しく、それを解決するため
に別々のマスク工程で拡散しようとすれば前記の
マスク合せ余裕（マスクずれ）の問題が生じるこ
とになつた。
本発明は上記した問題点を解消するためになさ
れたものである。したがつて本発明の一つの目的
は半導体装置において拡散のためのマスク合せ工
程を少なくし集積度を向上しうる製造法の提供に
ある。本発明の他の一つの目的は集積度が高く、
特性のばらつきがなく、かつ特性的にすぐれた
2L形メモリセルの提供にある。
れたものである。したがつて本発明の一つの目的
は半導体装置において拡散のためのマスク合せ工
程を少なくし集積度を向上しうる製造法の提供に
ある。本発明の他の一つの目的は集積度が高く、
特性のばらつきがなく、かつ特性的にすぐれた
2L形メモリセルの提供にある。
本発明の一つの実施形態は2L形メモリセル
において、インジエクタ、逆npnトランジスタの
ベース及びエミツタ（CN）拡散用の窓孔を有す
る共通のSi3N4マスクを予め形成し、ホトレジス
ト又はSiO2系のマスクで窓孔を交互に覆つて必
要とする不純物導入を行なうものである。以下実
施例にそつて第３図ａ〜ｈの各工程に従つて詳細
に説明する。
において、インジエクタ、逆npnトランジスタの
ベース及びエミツタ（CN）拡散用の窓孔を有す
る共通のSi3N4マスクを予め形成し、ホトレジス
ト又はSiO2系のマスクで窓孔を交互に覆つて必
要とする不純物導入を行なうものである。以下実
施例にそつて第３図ａ〜ｈの各工程に従つて詳細
に説明する。
(a) 高比抵抗p-（型）Si単結晶基板（サブストレ
ート）１を用意し、表面酸化、ホトエツチング
により一主面に埋込みn+層形成用SiO2マスク
２を形成し、Sb（アンチモン）をデポジツト、
拡散して埋込み用n+層３を選択的に形成する。
この後p-基板１反対側主面をバツクエツチす
る。
ート）１を用意し、表面酸化、ホトエツチング
により一主面に埋込みn+層形成用SiO2マスク
２を形成し、Sb（アンチモン）をデポジツト、
拡散して埋込み用n+層３を選択的に形成する。
この後p-基板１反対側主面をバツクエツチす
る。
(b) 上記n+層３を埋込むように比抵抗0.3Ωcm、
厚さ約1.2μｍのn-型エピタキシヤルSi層４を成
長させる。次いで熱酸化によりこのSi層４表面
にSiO2膜５を形成し、引きつづいてSi3N4（シ
リコン窒化物）膜６をデポジツトする。
厚さ約1.2μｍのn-型エピタキシヤルSi層４を成
長させる。次いで熱酸化によりこのSi層４表面
にSiO2膜５を形成し、引きつづいてSi3N4（シ
リコン窒化物）膜６をデポジツトする。
(c) アイソレーシヨン（分離領域）部のSi3N4及
びSiO2をホトエツチし、さらにその下のn-エ
ピタキシヤルSi層も深く（0.5〜0.6μｍ）エツ
チする。この後エツチ部７表面を酸化し、上記
エツチ部７にＢ（ボロン）イオン打込みを行な
い、アイソレーシヨン用p+層８をp-基板１に
接続するように形成する。このときのＢイオン
打込みにおいて前記SiO2膜５及びSi3N4膜６が
イオン打ち込み時のマスクとなる。
びSiO2をホトエツチし、さらにその下のn-エ
ピタキシヤルSi層も深く（0.5〜0.6μｍ）エツ
チする。この後エツチ部７表面を酸化し、上記
エツチ部７にＢ（ボロン）イオン打込みを行な
い、アイソレーシヨン用p+層８をp-基板１に
接続するように形成する。このときのＢイオン
打込みにおいて前記SiO2膜５及びSi3N4膜６が
イオン打ち込み時のマスクとなる。
(d) 引きつづいて上記Si3N4膜６をマスクとして
アイソレーシヨン酸化を行ない、厚いアイソレ
ーシヨンSiO2膜９を形成する。この後、前記
のSi3N4膜６をいつたんエツチ除去しさらに
SiO2膜５もエツチ除去し、その後上記シリコ
ン層４を再び酸化してシリコン層４表面に膜厚
約500ÅのSiO2膜１０を形成し、その上に
Si3N4をデポジシヨンして膜厚約2100Åの
Si3N4膜１１を新たに形成する。
アイソレーシヨン酸化を行ない、厚いアイソレ
ーシヨンSiO2膜９を形成する。この後、前記
のSi3N4膜６をいつたんエツチ除去しさらに
SiO2膜５もエツチ除去し、その後上記シリコ
ン層４を再び酸化してシリコン層４表面に膜厚
約500ÅのSiO2膜１０を形成し、その上に
Si3N4をデポジシヨンして膜厚約2100Åの
Si3N4膜１１を新たに形成する。
(e) ホトレジスト処理によりSi3N4膜１１を選択
的にエツチ除去し、インジエクタ、ベース、
CN（逆npnトランジスタのエミツタ取出し部で
寄生効果を防止するカラーにも使用する）のた
めの不純物導入用窓穴１２，１３，１４を同時
にあける。ここで上記窓穴をあけたSi3N4膜を
マスクとしてSiO2を通してＢ（ボロン）イオン
打込みを行なう。次いでインジエクタ以外の窓
穴１３，１４をホトレジストマスク（破線で示
す）１５で覆い、高濃度のB+イオン打込みを
インジエクタの窓穴１２を通して行なう。この
後アニールを行なつて打込まれたＢ（ボロン）
をSi内に引伸し拡散することにより、インジエ
クタ用のp+層１６、ベース用ｐ層１７が形成
され、CN部にはｐ層１８が形成される。
的にエツチ除去し、インジエクタ、ベース、
CN（逆npnトランジスタのエミツタ取出し部で
寄生効果を防止するカラーにも使用する）のた
めの不純物導入用窓穴１２，１３，１４を同時
にあける。ここで上記窓穴をあけたSi3N4膜を
マスクとしてSiO2を通してＢ（ボロン）イオン
打込みを行なう。次いでインジエクタ以外の窓
穴１３，１４をホトレジストマスク（破線で示
す）１５で覆い、高濃度のB+イオン打込みを
インジエクタの窓穴１２を通して行なう。この
後アニールを行なつて打込まれたＢ（ボロン）
をSi内に引伸し拡散することにより、インジエ
クタ用のp+層１６、ベース用ｐ層１７が形成
され、CN部にはｐ層１８が形成される。
(f) CVD（気相化学成長）法によりPSG（Phosph
Silicate Glass）膜１９を全面に形成する。こ
の後、ホトエツチを行なつてｐ層となつている
CN部１８を露出し、上記PSG被膜１９をマス
クとしてＰ（リン）を高濃度にデポジシヨンし
引伸し拡散を行なうことにより逆npnトランジ
スタのエミツタ取出し部となるn+層２０をn+
埋込み層３に接続するように形成する。このあ
とCN酸化を行なつてCN部表面に約2800Å程
度の厚さにSiO2膜２１を形成する。
Silicate Glass）膜１９を全面に形成する。こ
の後、ホトエツチを行なつてｐ層となつている
CN部１８を露出し、上記PSG被膜１９をマス
クとしてＰ（リン）を高濃度にデポジシヨンし
引伸し拡散を行なうことにより逆npnトランジ
スタのエミツタ取出し部となるn+層２０をn+
埋込み層３に接続するように形成する。このあ
とCN酸化を行なつてCN部表面に約2800Å程
度の厚さにSiO2膜２１を形成する。
(g) エミツタホトエツチを行ない逆npnトランジ
スタのコレクタ（エミツタ）部を窓開し、As
（ヒ素）イオン打込み（As+80KeV、ND：８×
1015cm-2）を行ない、引伸し拡散によつてn+層
２２を形成する。この後、コンタクトホトエツ
チを行なつて、p+インジエクタ１６、ｐベー
ス１７、n+エミツタ取出し部２０、n+コレク
タ２２の各領域上の絶縁膜に窓開部を形成す
る。
スタのコレクタ（エミツタ）部を窓開し、As
（ヒ素）イオン打込み（As+80KeV、ND：８×
1015cm-2）を行ない、引伸し拡散によつてn+層
２２を形成する。この後、コンタクトホトエツ
チを行なつて、p+インジエクタ１６、ｐベー
ス１７、n+エミツタ取出し部２０、n+コレク
タ２２の各領域上の絶縁膜に窓開部を形成す
る。
(h) 上記窓開部上にAl（アルミニウム）膜２３を
スパツタリングにより形成し、その後Alのホ
トエツチを行なつて上記各領域にオーミツクコ
ンタクトする所定パターンのAl電極INJ、Ｂ、
CNE１，Ｅ２（第２図参照）を形成する。
スパツタリングにより形成し、その後Alのホ
トエツチを行なつて上記各領域にオーミツクコ
ンタクトする所定パターンのAl電極INJ、Ｂ、
CNE１，Ｅ２（第２図参照）を形成する。
この後図示されない層間絶縁膜、スルーホール
形成、第２層Al配線形成、最終パツシベイシヨ
ン膜形成等の諸工程がつづくが詳細は省略する。
形成、第２層Al配線形成、最終パツシベイシヨ
ン膜形成等の諸工程がつづくが詳細は省略する。
以上実施例で述べた本発明によれば、2L形
メモリセルにおけるベース、インジエクタ等の拡
散位置を最初のSiO2―Si3N4マスクによつて規定
し、その後はホトレジストマスクやガラス被膜に
よるマスクによつて選択的な拡散を行なうことが
でき、マスク合せ工程数が少なくなるため、マス
ク合せ余裕を考慮する必要がなく集積度を向上
し、同時に特性のばらつきの小さい2L半導体
装置が得られる。なお、最初のマスクにSiO2―
Si2N4を採用することにより、その後のマスクと
してガラス被膜によるマスクを形成する際に
SiO2エツチ液によりSi3N4膜が侵されることがな
く耐食マスクとしての機能が保持される。
メモリセルにおけるベース、インジエクタ等の拡
散位置を最初のSiO2―Si3N4マスクによつて規定
し、その後はホトレジストマスクやガラス被膜に
よるマスクによつて選択的な拡散を行なうことが
でき、マスク合せ工程数が少なくなるため、マス
ク合せ余裕を考慮する必要がなく集積度を向上
し、同時に特性のばらつきの小さい2L半導体
装置が得られる。なお、最初のマスクにSiO2―
Si2N4を採用することにより、その後のマスクと
してガラス被膜によるマスクを形成する際に
SiO2エツチ液によりSi3N4膜が侵されることがな
く耐食マスクとしての機能が保持される。
本発明の他の一つの実施形態は2L形メモリ
セルにおいて、インジエクタ、逆npnトランジス
タのベース、R/Wトランジスタのベースの拡散
のための窓孔を有する共通のSi3N4マスクを予め
形成し、ホトレジスト又はSiO2系のマスクで窓
孔を交互に覆うことにより、各窓孔を通して所要
とする濃度に選択的拡散を行なうものである。以
下実施例にそつて第４図ａ〜ｅの各工程に従つて
詳細に説明する。
セルにおいて、インジエクタ、逆npnトランジス
タのベース、R/Wトランジスタのベースの拡散
のための窓孔を有する共通のSi3N4マスクを予め
形成し、ホトレジスト又はSiO2系のマスクで窓
孔を交互に覆うことにより、各窓孔を通して所要
とする濃度に選択的拡散を行なうものである。以
下実施例にそつて第４図ａ〜ｅの各工程に従つて
詳細に説明する。
(a) 前記した第３図のａ〜ｄ工程と同様の工程を
行う。すなわちp-Si基板１の一主面に選択的に
n+埋込層３を形成し、この埋込層３を埋め込
むように上記Si基板１の一主面にn-型エピタキ
シヤル層４を成長させ、このn-エピタキシヤ
ル層４の表面に膜厚約500ÅのSiO2膜１０及び
膜厚約2100ÅのSi3N4膜１１を形成する。
行う。すなわちp-Si基板１の一主面に選択的に
n+埋込層３を形成し、この埋込層３を埋め込
むように上記Si基板１の一主面にn-型エピタキ
シヤル層４を成長させ、このn-エピタキシヤ
ル層４の表面に膜厚約500ÅのSiO2膜１０及び
膜厚約2100ÅのSi3N4膜１１を形成する。
(b) ホトレジスト処理によりSi3N4膜１１を選択
的にエツチし、インジエクタ、ベース（逆npn
型の保持用トランジスタ及びR/Wトランジス
タ）のための窓穴１２，１３を同時にあける。
ここで上記窓穴をあけたSi3N4膜１１をマスク
としてSiO2膜１０を通してn-層４にＢ（ボロ
ン）イオン打込みを行ない、インジエクタ及び
ベース部分にｐ型導入層２４を形成する。
的にエツチし、インジエクタ、ベース（逆npn
型の保持用トランジスタ及びR/Wトランジス
タ）のための窓穴１２，１３を同時にあける。
ここで上記窓穴をあけたSi3N4膜１１をマスク
としてSiO2膜１０を通してn-層４にＢ（ボロ
ン）イオン打込みを行ない、インジエクタ及び
ベース部分にｐ型導入層２４を形成する。
(c) 次いでホトレジストマスク２５を形成し、イ
ンジエクタ及びベースの一部に高濃度のＢイオ
ン打込みを前記のｐ型導入層に重ねて行なう。
この後アニールを行なつて打込まれたＢ（ボロ
ン）をSi内に引伸し拡散することにより、イン
ジエクタ用のp+層１７とベースの一部にR/W
トランジスタ用のp+ベース層２６、ベースの
他部に保持トランジスタ用のｐベース層２７を
同時に形成する。
ンジエクタ及びベースの一部に高濃度のＢイオ
ン打込みを前記のｐ型導入層に重ねて行なう。
この後アニールを行なつて打込まれたＢ（ボロ
ン）をSi内に引伸し拡散することにより、イン
ジエクタ用のp+層１７とベースの一部にR/W
トランジスタ用のp+ベース層２６、ベースの
他部に保持トランジスタ用のｐベース層２７を
同時に形成する。
(d) 上記ホトレジストマスク２５除去後、CVD
法によるPSG膜２８を形成する。その後ホト
エツチを行なつて上記PSG膜２８の一部を除
去した後、Asイオンを打込み、引伸し拡散に
よりR/Wトランジスタ、保持用トランジスタ
のn+エミツタ２９，３０を形成する。
法によるPSG膜２８を形成する。その後ホト
エツチを行なつて上記PSG膜２８の一部を除
去した後、Asイオンを打込み、引伸し拡散に
よりR/Wトランジスタ、保持用トランジスタ
のn+エミツタ２９，３０を形成する。
(e) コンタクトホトエツチ後Al膜を形成し、ホ
トレジストによるパターニングを行ない各領域
にオーミツクコンタクトする所定パターンの
Al電極３１を形成する。上記によつて形成さ
れたメモリセルの平面パターンを第２図に示
す。上記第２図を参照し、高濃度p+ベース領
域２６に形成したn+エミツタ２９にR/Wトラ
ンジスタの電極E1が接続し、このp+ベース領
域に電極B1又はB2が接続し、低濃度ｐベース
領域上のn+エミツタ３０に保持トランジスタ
の電極E2が接続することになる。上記第２図
において、点線は拡散領域を、実線はAl配線
を示す。
トレジストによるパターニングを行ない各領域
にオーミツクコンタクトする所定パターンの
Al電極３１を形成する。上記によつて形成さ
れたメモリセルの平面パターンを第２図に示
す。上記第２図を参照し、高濃度p+ベース領
域２６に形成したn+エミツタ２９にR/Wトラ
ンジスタの電極E1が接続し、このp+ベース領
域に電極B1又はB2が接続し、低濃度ｐベース
領域上のn+エミツタ３０に保持トランジスタ
の電極E2が接続することになる。上記第２図
において、点線は拡散領域を、実線はAl配線
を示す。
以上実施例で述べた本発明によれば、2L形
メモリセルにおけるベース、インジエクタ等の拡
散位置を最初のSiO2―Si3N4マスクによつて規定
し、その後のホトレジストマスク、SiO2系ガラ
ス被膜によるマスクによつて選択拡散を行なうこ
とで少ないマスク合せ工程によりインジエクタ用
のp+拡散層とR/Wトランジスタのベース層の不
純物拡散層を同じ不純物濃度とし、一方保持用ト
ランジスタののｐベース不純物濃度を前記p+層
の不純物濃度より低くすることが可能となり、書
き込み特性が良く、かつ保持特性にすぐれた
2L形メモリセルを得ることができる。
メモリセルにおけるベース、インジエクタ等の拡
散位置を最初のSiO2―Si3N4マスクによつて規定
し、その後のホトレジストマスク、SiO2系ガラ
ス被膜によるマスクによつて選択拡散を行なうこ
とで少ないマスク合せ工程によりインジエクタ用
のp+拡散層とR/Wトランジスタのベース層の不
純物拡散層を同じ不純物濃度とし、一方保持用ト
ランジスタののｐベース不純物濃度を前記p+層
の不純物濃度より低くすることが可能となり、書
き込み特性が良く、かつ保持特性にすぐれた
2L形メモリセルを得ることができる。
本発明は前記実施例に限定されず、これ以外に
種々の変形例を有する。例えば第３図ｆの工程で
用いたPSG膜１９のかわりにSiO2膜を使用して
も良い。又、第３図ｅ工程、第４図ｃ工程で用い
たホトレジスト膜１５，２５のかわりにPSG膜
等のガラス膜を用いても良い。
種々の変形例を有する。例えば第３図ｆの工程で
用いたPSG膜１９のかわりにSiO2膜を使用して
も良い。又、第３図ｅ工程、第４図ｃ工程で用い
たホトレジスト膜１５，２５のかわりにPSG膜
等のガラス膜を用いても良い。
本発明は2L形メモリセルの製造法に適用し、
特に16Kビツト以上のバイポーラRAMに適用す
ればその効果を有効に得ることができる。
特に16Kビツト以上のバイポーラRAMに適用す
ればその効果を有効に得ることができる。
第１図は2L形メモリセルの一例を示す回路
図、第２図は本発明に従つたメモリセルの平面パ
ターンをあらわす平面図である。第３図ａ〜ｈは
本発明の一実施例に従つた2L形メモリセルの
製造プロセスを示す工程断面図、第４図ａ〜ｅは
本発明の他の実施例に従つた2L形メモリセル
の製造プロセスを示す一部工程断面図である。 １…p-Si基板、２…SiO2マスク、３…埋込み
用n+層、４…n-エピタキシヤル層、５，１０…
SiO2膜、６，１１…Si3N4膜、７…エツチ部、８
…アイソレーシヨン用p+層、９…アイソレーシ
ヨンSiO2膜、１２，１３，１４…不純物導入用
窓穴、１５，２５…ホトレジストマスク、１６…
インジエクタ用p+層、１７…ベース用ｐ層、１
９，２８…SiO2系ガラス被膜、２０…CN部（n+
層）、２２…n+層、２３，３１…Al膜電極、２６
…B/Wトランジスタ用p+ベース層、２７…保持
トランジスタ用ｐベース層、２９…B/Wトラン
ジスタのn+エミツタ、３０…保持用トランジス
タのn+エミツタ（コレクタ）、３１…Al電極。
図、第２図は本発明に従つたメモリセルの平面パ
ターンをあらわす平面図である。第３図ａ〜ｈは
本発明の一実施例に従つた2L形メモリセルの
製造プロセスを示す工程断面図、第４図ａ〜ｅは
本発明の他の実施例に従つた2L形メモリセル
の製造プロセスを示す一部工程断面図である。 １…p-Si基板、２…SiO2マスク、３…埋込み
用n+層、４…n-エピタキシヤル層、５，１０…
SiO2膜、６，１１…Si3N4膜、７…エツチ部、８
…アイソレーシヨン用p+層、９…アイソレーシ
ヨンSiO2膜、１２，１３，１４…不純物導入用
窓穴、１５，２５…ホトレジストマスク、１６…
インジエクタ用p+層、１７…ベース用ｐ層、１
９，２８…SiO2系ガラス被膜、２０…CN部（n+
層）、２２…n+層、２３，３１…Al膜電極、２６
…B/Wトランジスタ用p+ベース層、２７…保持
トランジスタ用ｐベース層、２９…B/Wトラン
ジスタのn+エミツタ、３０…保持用トランジス
タのn+エミツタ（コレクタ）、３１…Al電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体領域に、第２導電型のイン
ジエクタと、該インジエクタと離間して配置され
る第２導電型のベースと、該ベース内に配置され
る第１導電型のコレクタとを有する2L形半導
体装置を具備する半導体装置の製造法において、
第１導電型半導体領域表面に、上記2L形半導
体装置のインジエクタおよびベース、のための不
純物導入用窓穴を共有するシリコン窒化物からな
る第１のマスクを形成する工程と、上記第１のマ
スクを用いて、上記各窓穴を通して上記ベースの
ための第２導電型不純物の導入を行なう工程と、
上記第１のマスクのベース不純物導入用窓穴をシ
リコン窒化物以外の絶縁物からなる第２のマスク
で覆つた状態で上記第１のマスクのインジエクタ
用窓穴から第２導電型不純物の導入を行なう工程
と、シリコン窒化物以外の絶縁物からなる第３の
マスクによつて、上記第１のマスクのインジエク
タの不純物導入用窓穴を覆うとともに、上記第１
のマスクのベースの不純物導入用窓穴内にコレク
タ不純物導入用窓穴を形成するようにそのベース
不純物導入用窓穴を部分的に覆つた状態で、上記
第３のマスクのコレクタ不純物導入用窓穴から第
１導電型不純物の導入を行ない第１導電型のコレ
クタを上記ベース領域内に形成する工程と、上記
第１のマスクを除去することなく、上記第１のマ
スク上を延在する電極を形成する工程とからなる
ことを特徴とする半導体装置の製造法。 ２ 上記第２のマスクはホトレジストからなり、
上記第３のマスクはシリコン酸化物を含む絶縁物
からなることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132862A JPS5758352A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132862A JPS5758352A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758352A JPS5758352A (en) | 1982-04-08 |
| JPH0136256B2 true JPH0136256B2 (ja) | 1989-07-31 |
Family
ID=15091268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132862A Granted JPS5758352A (en) | 1980-09-26 | 1980-09-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758352A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003033306A (ja) * | 2001-07-24 | 2003-02-04 | Sanyo Electric Co Ltd | 電気掃除機用床用吸込具 |
| GB2468514B (en) | 2009-03-12 | 2012-07-11 | Dyson Technology Ltd | A surface-treating head |
| AU2010261574C1 (en) | 2009-06-17 | 2014-04-03 | Dyson Technology Limited | A tool for a surface treating appliance |
| AU2010272318B2 (en) | 2009-07-16 | 2013-09-12 | Dyson Technology Limited | A surface treating head |
| GB0912356D0 (en) | 2009-07-16 | 2009-08-26 | Dyson Technology Ltd | A surface treating head |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470781A (en) * | 1977-11-16 | 1979-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5474381A (en) * | 1977-11-25 | 1979-06-14 | Nec Corp | Manufacture of injection type logic circuit |
| JPS5556644A (en) * | 1978-10-20 | 1980-04-25 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1980
- 1980-09-26 JP JP55132862A patent/JPS5758352A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470781A (en) * | 1977-11-16 | 1979-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5474381A (en) * | 1977-11-25 | 1979-06-14 | Nec Corp | Manufacture of injection type logic circuit |
| JPS5556644A (en) * | 1978-10-20 | 1980-04-25 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758352A (en) | 1982-04-08 |
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