JPH0132665B2 - - Google Patents
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- Publication number
- JPH0132665B2 JPH0132665B2 JP10419780A JP10419780A JPH0132665B2 JP H0132665 B2 JPH0132665 B2 JP H0132665B2 JP 10419780 A JP10419780 A JP 10419780A JP 10419780 A JP10419780 A JP 10419780A JP H0132665 B2 JPH0132665 B2 JP H0132665B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- epitaxial layer
- resistance
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 238000005192 partition Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にエミツタ抵抗を備え
た半導体装置に関する。
た半導体装置に関する。
従来のエミツタ抵抗を有するトランジスタは第
1図に示す如く、コレクタ領域となるN型シリコ
ン半導体基板1とP型のベース領域2とN型のエ
ミツタ領域3より構成され、エミツタ領域3の拡
散抵抗をエミツタ抵抗として用いていた。しかし
斯る構造ではエミツタ領域3が高不純物濃度であ
り且つあまり大面積とできないのでエミツタ抵抗
の値は高々1Ω程度しか得られず、またエミツタ
拡散のばらつきによつてエミツタ抵抗値がばらつ
く欠点を有していた。
1図に示す如く、コレクタ領域となるN型シリコ
ン半導体基板1とP型のベース領域2とN型のエ
ミツタ領域3より構成され、エミツタ領域3の拡
散抵抗をエミツタ抵抗として用いていた。しかし
斯る構造ではエミツタ領域3が高不純物濃度であ
り且つあまり大面積とできないのでエミツタ抵抗
の値は高々1Ω程度しか得られず、またエミツタ
拡散のばらつきによつてエミツタ抵抗値がばらつ
く欠点を有していた。
本発明は斯る欠点に鑑みてなされ、従来の欠点
を完全に除去する半導体装置を提供するものであ
る。以下に第2図を参照して本発明の一実施例を
詳述する。
を完全に除去する半導体装置を提供するものであ
る。以下に第2図を参照して本発明の一実施例を
詳述する。
本発明に依るトランジスタは第2図に示す如
く、P型のシリコン半導体基板11と、基板11
表面に設けられたN+型の埋込み層12と、基板
11上に形成されたN-型のエピタキシヤル層1
3と、コレクタ領域14および抵抗領域15とな
るエピタキシヤル層13を夫々区画するP型の分
離領域16と、コレクタ領域14表面に形成され
たP型ベース領域17と、ベース領域17表面に
形成されたN型エミツタ領域18と、抵抗領域1
5表面に形成されたP型拡散抵抗層19と、エミ
ツタ領域18と拡散抵抗層19の一端とを接続す
る手段20と、拡散抵抗層19の他端と分離領域
16とを接続する手段21より構成されている。
く、P型のシリコン半導体基板11と、基板11
表面に設けられたN+型の埋込み層12と、基板
11上に形成されたN-型のエピタキシヤル層1
3と、コレクタ領域14および抵抗領域15とな
るエピタキシヤル層13を夫々区画するP型の分
離領域16と、コレクタ領域14表面に形成され
たP型ベース領域17と、ベース領域17表面に
形成されたN型エミツタ領域18と、抵抗領域1
5表面に形成されたP型拡散抵抗層19と、エミ
ツタ領域18と拡散抵抗層19の一端とを接続す
る手段20と、拡散抵抗層19の他端と分離領域
16とを接続する手段21より構成されている。
半導体基板11は0.015Ωcm以下の低抵抗のP
型ウエフア110とその上にエピタキシヤル成長
された約10Ωcmの高抵抗のP-型エピタキシヤル
層111より形成され、このエピタキシヤル層1
11がエミツタ抵抗の一部として働く。このエミ
ツタ抵抗値(RE2)はエピタキシヤル層111の
比抵抗および厚みにより容易に決められ、具体的
には約100Ω以下の範囲で任意に選択できる。
型ウエフア110とその上にエピタキシヤル成長
された約10Ωcmの高抵抗のP-型エピタキシヤル
層111より形成され、このエピタキシヤル層1
11がエミツタ抵抗の一部として働く。このエミ
ツタ抵抗値(RE2)はエピタキシヤル層111の
比抵抗および厚みにより容易に決められ、具体的
には約100Ω以下の範囲で任意に選択できる。
埋込み層12はコレタク領域14となるエピタ
キシヤル層13の下の半導体基板11表面にバイ
ポーラ集積回路と同様に選択拡散して形成され、
コレクタ抵抗の減少を目的としている。
キシヤル層13の下の半導体基板11表面にバイ
ポーラ集積回路と同様に選択拡散して形成され、
コレクタ抵抗の減少を目的としている。
エピタキシヤル層13は埋込み拡散後の基板1
1全面に2Ωcmで15μm厚に成長される。
1全面に2Ωcmで15μm厚に成長される。
分離領域16はエピタキシヤル層13を貫通し
て半導体基板11に達する様に拡散して形成さ
れ、コレクタ領域14および抵抗領域15となる
エピタキシヤル層13を完全にPN分離する。
て半導体基板11に達する様に拡散して形成さ
れ、コレクタ領域14および抵抗領域15となる
エピタキシヤル層13を完全にPN分離する。
コレクタ領域14のほぼ下面全体に埋込み層1
2が配置されている。またコレクタ領域14表面
から埋込み層12に達するN+型のコレクタコン
タクト領域22が拡散形成され、コレクタ飽和電
圧を低減させている。
2が配置されている。またコレクタ領域14表面
から埋込み層12に達するN+型のコレクタコン
タクト領域22が拡散形成され、コレクタ飽和電
圧を低減させている。
ベースおよびエミツタ領域17,18は埋込み
層12上のコレクタ領域14表面から二重拡散し
て形成されている。
層12上のコレクタ領域14表面から二重拡散し
て形成されている。
抵抗領域15にはベース拡散と同時に拡散され
る拡散抵抗層19が設けられる。この拡散抵抗層
19は第4図に示す如く一端を抵抗領域15に配
置し他端を分離領域16と重畳して拡散し、分離
領域16との接続手段21を構成している。また
拡散抵抗層19の抵抗値RE1は RE1=ベース領域のRs×L/W で決められる。ここでRsは層抵抗、Wは巾、
Lは長さを示す。従つて拡散抵抗層19の抵抗値
RE1はエミツタ領域18の形状や製法に全く関係
なく上式で決められる。
る拡散抵抗層19が設けられる。この拡散抵抗層
19は第4図に示す如く一端を抵抗領域15に配
置し他端を分離領域16と重畳して拡散し、分離
領域16との接続手段21を構成している。また
拡散抵抗層19の抵抗値RE1は RE1=ベース領域のRs×L/W で決められる。ここでRsは層抵抗、Wは巾、
Lは長さを示す。従つて拡散抵抗層19の抵抗値
RE1はエミツタ領域18の形状や製法に全く関係
なく上式で決められる。
エピタキシヤル層13表面にはシリコン酸化膜
23が形成され、コレクタコンタクト領域22ベ
ース領域17エミツタ領域18および拡散抵抗層
19の一端上の酸化膜23にコンタクト孔が選択
エツチングして形成される。そして酸化膜23上
に蒸着アルミニウムを付着し、エツチングしてコ
レクタ電極24およびベース電極25を夫々コレ
クタコンタクト領域22およびベース領域17オ
ーミツク接触させて形成する。同時に一端をエミ
ツタ領域18に他端を拡散抵抗層19の一端にオ
ーミツク接触させたエミツタ領域18と拡散抵抗
層19の一端との接続手段20を形成する。また
エミツタ電極26は半導体基板11のウエフア1
10主面にオーミツク接触させた裏張電極として
形成され、エミツタの取り出しと素子のヘツダー
への固着手段に用いられる。
23が形成され、コレクタコンタクト領域22ベ
ース領域17エミツタ領域18および拡散抵抗層
19の一端上の酸化膜23にコンタクト孔が選択
エツチングして形成される。そして酸化膜23上
に蒸着アルミニウムを付着し、エツチングしてコ
レクタ電極24およびベース電極25を夫々コレ
クタコンタクト領域22およびベース領域17オ
ーミツク接触させて形成する。同時に一端をエミ
ツタ領域18に他端を拡散抵抗層19の一端にオ
ーミツク接触させたエミツタ領域18と拡散抵抗
層19の一端との接続手段20を形成する。また
エミツタ電極26は半導体基板11のウエフア1
10主面にオーミツク接触させた裏張電極として
形成され、エミツタの取り出しと素子のヘツダー
への固着手段に用いられる。
斯る本発明のトランジスタではエミツタの取り
出しをエミツタ領域18、接続手段20、拡散抵
抗層19、分離領域16、基板11のエピタキシ
ヤル層111、ウエフア110、エミツタ電極2
6の順序で行つており、エミツタ側には拡散抵抗
層19の抵抗RE1と基板11のエピタキシヤル層
111の抵抗RE2の両者の和のエミツタ抵抗が接
続されている。更に両者のエミツタ抵抗はエミツ
タ領域18とは全く独立して設計できるのでエミ
ツタ領域18の形成に何ら規制されずエミツタ抵
抗値を任意に且つ大きく設定できる。具体的には
拡散抵抗層19のRE1はRsを150ΩWを50μmLを
250μmに形成すると約1KΩとなり、基板11の
エピタキシヤル層111のRE2は前述した如く
100Ω以下の範囲で選ぶことができる。従つてエ
ミツタ抵抗としてはKΩのオーダーまで得ること
が可能となり、第3図に示す如く従来のトランジ
スタでは実線のように大電流でのhfeの減少がゆ
るやかなため電流制限機能が悪いのに対して本発
明では高いエミツタ抵抗で点線の如く大電流の
hfeを激減できるので良好な電流制限機能を実現
できる。これにより電池で駆動される電子時計の
アラームブザードライブトランジスタ等に採用で
き電池寿命の伸長に貢献できる。本発明のトラン
ジスタは大電流でのhfeの垂下特性によつて破壊
に対しても強くなる。
出しをエミツタ領域18、接続手段20、拡散抵
抗層19、分離領域16、基板11のエピタキシ
ヤル層111、ウエフア110、エミツタ電極2
6の順序で行つており、エミツタ側には拡散抵抗
層19の抵抗RE1と基板11のエピタキシヤル層
111の抵抗RE2の両者の和のエミツタ抵抗が接
続されている。更に両者のエミツタ抵抗はエミツ
タ領域18とは全く独立して設計できるのでエミ
ツタ領域18の形成に何ら規制されずエミツタ抵
抗値を任意に且つ大きく設定できる。具体的には
拡散抵抗層19のRE1はRsを150ΩWを50μmLを
250μmに形成すると約1KΩとなり、基板11の
エピタキシヤル層111のRE2は前述した如く
100Ω以下の範囲で選ぶことができる。従つてエ
ミツタ抵抗としてはKΩのオーダーまで得ること
が可能となり、第3図に示す如く従来のトランジ
スタでは実線のように大電流でのhfeの減少がゆ
るやかなため電流制限機能が悪いのに対して本発
明では高いエミツタ抵抗で点線の如く大電流の
hfeを激減できるので良好な電流制限機能を実現
できる。これにより電池で駆動される電子時計の
アラームブザードライブトランジスタ等に採用で
き電池寿命の伸長に貢献できる。本発明のトラン
ジスタは大電流でのhfeの垂下特性によつて破壊
に対しても強くなる。
第1図は従来例を説明する断面図、第2図は本
発明を説明する断面図、第3図は従来と本発明を
比較する特性図、第4図は本発明の拡散抵抗層を
説明する平面図である。 主な図番の説明、11は半導体基板、12は埋
込み層、13はエピタキシヤル層、14はコレク
タ領域、15は抵抗領域、16は分離領域、17
はベース領域、18はエミツタ領域、19は拡散
抵抗層、20,21は接続手段である。
発明を説明する断面図、第3図は従来と本発明を
比較する特性図、第4図は本発明の拡散抵抗層を
説明する平面図である。 主な図番の説明、11は半導体基板、12は埋
込み層、13はエピタキシヤル層、14はコレク
タ領域、15は抵抗領域、16は分離領域、17
はベース領域、18はエミツタ領域、19は拡散
抵抗層、20,21は接続手段である。
Claims (1)
- 1 一導電型の半導体基板と該基板表面に形成さ
れた同導電型の第1のエピタキシヤル層と該第1
のエピタキシヤル層表面に形成された逆導電型の
第2のエピタキシヤル層と該第2のエピタキシヤ
ル層を貫通および前記第1のエピタキシヤル層に
到達しコレクタ領域および抵抗領域となる前記第
2のエピタキシヤル層を区画する一導電型の分離
領域と前記コレクタ領域表面に形成された一導電
型のベース領域と該ベース領域表面に形成された
逆導電型のエミツタ領域と前記抵抗領域表面に設
けた他端を分離領域に重畳した一導電型の拡散抵
抗層と前記エミツタ領域を前記拡散抵抗層の一端
に接続する接続手段とを設け、前記拡散抵抗層お
よび前記第1のエピタキシヤル層をエミツタ抵抗
とすることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10419780A JPS5728362A (en) | 1980-07-28 | 1980-07-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10419780A JPS5728362A (en) | 1980-07-28 | 1980-07-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5728362A JPS5728362A (en) | 1982-02-16 |
JPH0132665B2 true JPH0132665B2 (ja) | 1989-07-10 |
Family
ID=14374245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10419780A Granted JPS5728362A (en) | 1980-07-28 | 1980-07-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5728362A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125132A (ja) * | 1994-10-28 | 1996-05-17 | Rohm Co Ltd | 半導体装置 |
JP2006295073A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4349456B2 (ja) | 2006-10-23 | 2009-10-21 | ソニー株式会社 | 固体撮像素子 |
-
1980
- 1980-07-28 JP JP10419780A patent/JPS5728362A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5728362A (en) | 1982-02-16 |
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