JPH01308051A - 半導体装置の内部配線構造 - Google Patents
半導体装置の内部配線構造Info
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- JPH01308051A JPH01308051A JP13905788A JP13905788A JPH01308051A JP H01308051 A JPH01308051 A JP H01308051A JP 13905788 A JP13905788 A JP 13905788A JP 13905788 A JP13905788 A JP 13905788A JP H01308051 A JPH01308051 A JP H01308051A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の内部配線構造、特に多層配線構造の改良に
関し コンタクト窓部近傍における金属配線内の電流密度の増
大を抑えてこの部分におけるマイグレーシランによる断
線の発生を防止することを目的とし、 下層配線（２）と上層配線（６）との電気的接続が、該
上下層配線間の層間絶縁膜（３）に設けたスルーホール
（４）内に埋込まれた前記下層配線（２）及び上層配線
（６）と異なる種類の導電材料よりなる導電体層（５）
を介してなされる半導体装置の内部配線構造において、
該下層配線（２）及びに１層配線（６）の両方若しくは
何れか一方と該導電体層（５）との接触部分に、該導電
体層（５）と同種の導電材料よりなり、且つ該スルーホ
ール（４）の開口面積より広い面積を有する中間層（７
） （８）を介在せしめて構成する。
関し コンタクト窓部近傍における金属配線内の電流密度の増
大を抑えてこの部分におけるマイグレーシランによる断
線の発生を防止することを目的とし、 下層配線（２）と上層配線（６）との電気的接続が、該
上下層配線間の層間絶縁膜（３）に設けたスルーホール
（４）内に埋込まれた前記下層配線（２）及び上層配線
（６）と異なる種類の導電材料よりなる導電体層（５）
を介してなされる半導体装置の内部配線構造において、
該下層配線（２）及びに１層配線（６）の両方若しくは
何れか一方と該導電体層（５）との接触部分に、該導電
体層（５）と同種の導電材料よりなり、且つ該スルーホ
ール（４）の開口面積より広い面積を有する中間層（７
） （８）を介在せしめて構成する。
本発明は半導体装置の内部配線構造、特に多層配線構造
の改良に関する。
の改良に関する。
近年の半導体装置の高集積化に伴い、半導体装置の内部
配線は多層化されつつある。
配線は多層化されつつある。
配線を多層化する場合には、スルーホール部の平坦化を
図って該スルーホール部における上層配線の断線を防止
するために、高アスペクト比即ち深さと開口幅の比が大
きいスルーホールは、その開口面まで導電体で埋込む必
要がある。
図って該スルーホール部における上層配線の断線を防止
するために、高アスペクト比即ち深さと開口幅の比が大
きいスルーホールは、その開口面まで導電体で埋込む必
要がある。
このため選択化学気相成長（ＣＶ Ｄ）によるタングス
テン（Ｗ＞またはタングステンシリサイド（ＷＳｉＸ）
によるスルーホールの埋込みが行われているが、Ｗまた
はＷ Ｓ ｉ Ｘよりなる埋込み層に接Ｕ７ているアル
ミニウム（八１）等よりなる配線部分は、該埋込み層側
にＡＩ等の配線金属の供給源がないためにエレクトロマ
イグレーションに対して弱いという問題があり、改善が
望まれている。
テン（Ｗ＞またはタングステンシリサイド（ＷＳｉＸ）
によるスルーホールの埋込みが行われているが、Ｗまた
はＷ Ｓ ｉ Ｘよりなる埋込み層に接Ｕ７ているアル
ミニウム（八１）等よりなる配線部分は、該埋込み層側
にＡＩ等の配線金属の供給源がないためにエレクトロマ
イグレーションに対して弱いという問題があり、改善が
望まれている。
第３図は上記スルーホールが配線金属と異なる導電体で
埋込まれてスルーホール部の平坦化が図られた従゛Ｙの
多層配線構造を示ず側断面図で、図中、１１は下層の絶
縁膜が形成された基板、１２はＡ１単体若しくはアルミ
ニウムーシリコン（Ａ Ｉ −Ｓ ｉ ） 合金等より
なる下層ＡＩ配配線１３は燐珪酸ガラス（ＰＳＧ）等よ
りなる層間絶縁膜、１４はスルーホール、１５は選択Ｃ
ＶＤ成長によるＷまたはＷ Ｓ ｉつよりなる埋込み導
電体層、１６はＡＩ単体若しくはＡｌ−５ｉ合金よりな
る」−層へ１配線を示す。
埋込まれてスルーホール部の平坦化が図られた従゛Ｙの
多層配線構造を示ず側断面図で、図中、１１は下層の絶
縁膜が形成された基板、１２はＡ１単体若しくはアルミ
ニウムーシリコン（Ａ Ｉ −Ｓ ｉ ） 合金等より
なる下層ＡＩ配配線１３は燐珪酸ガラス（ＰＳＧ）等よ
りなる層間絶縁膜、１４はスルーホール、１５は選択Ｃ
ＶＤ成長によるＷまたはＷ Ｓ ｉつよりなる埋込み導
電体層、１６はＡＩ単体若しくはＡｌ−５ｉ合金よりな
る」−層へ１配線を示す。
同図に示されるように従来構造においては、スルーホー
ル１４内に埋込まれた導電体層１５が微小なスルーボー
ル１４の開ｌ］面積と等しい面積で下層へ１配線１２及
び−ｆｘ層へ１配線１６に直に接し７て下層Ａ１配線１
２とに層重配線１５とのコンタクトがとられてなってい
た。
ル１４内に埋込まれた導電体層１５が微小なスルーボー
ル１４の開ｌ］面積と等しい面積で下層へ１配線１２及
び−ｆｘ層へ１配線１６に直に接し７て下層Ａ１配線１
２とに層重配線１５とのコンタクトがとられてなってい
た。
しかし上記従来構造においては、スルーホール１４内に
埋込まれた導電体層１５と下層Δｌ配線１２及び１・層
Ａ ｌ配線１６とがスルーホール１４の開口面積に等Ｕ
７い狭い面積で接触しているために、該上層ＡＩ配線１
６と下層Ａ１配線１２間に通電がなされた時、上記へ１
配線１２及び１６と導電体層１５との接触部近傍の電流
密度が非常に大きくなる。
埋込まれた導電体層１５と下層Δｌ配線１２及び１・層
Ａ ｌ配線１６とがスルーホール１４の開口面積に等Ｕ
７い狭い面積で接触しているために、該上層ＡＩ配線１
６と下層Ａ１配線１２間に通電がなされた時、上記へ１
配線１２及び１６と導電体層１５との接触部近傍の電流
密度が非常に大きくなる。
そ、のため、この大電流密度の電流によって上記上層へ
１配線１６或いは下層ＡＩ配配線２における導電体層１
５との接触部近傍のＡＩ原子がマイグレーションを起こ
し易くなり、このマイグレーションが−に配接触部から
離れる方向に起こると、Ｗ芳しくはＷ Ｓ ｉ Ｘ等よ
りなる埋込み導電体層１５からはへ１原子の補給がない
ために、そのＡＩ配配線該導電体Ｎ４５との接触部近傍
において断線を生ずる可能性が高くなるという問題があ
った。
１配線１６或いは下層ＡＩ配配線２における導電体層１
５との接触部近傍のＡＩ原子がマイグレーションを起こ
し易くなり、このマイグレーションが−に配接触部から
離れる方向に起こると、Ｗ芳しくはＷ Ｓ ｉ Ｘ等よ
りなる埋込み導電体層１５からはへ１原子の補給がない
ために、そのＡＩ配配線該導電体Ｎ４５との接触部近傍
において断線を生ずる可能性が高くなるという問題があ
った。
そこで本発明は、スルーホール部近傍における金属配線
内の電流密度の増大を抑えてこの部分におけるマイグレ
ーションによる断線の発生を防止することを目的とする
。
内の電流密度の増大を抑えてこの部分におけるマイグレ
ーションによる断線の発生を防止することを目的とする
。
（課題を解決するための手段〕
上記課題は、下層配線（２）と上層配線（６）との電気
的接続が、該上下層配線間の層間絶縁膜（３）に設けた
スルーホール（４）内に埋込まれた前記下層配線（２）
及び下層配線（６）と異なる種類の導電＋Ａ料よりなる
導電体層（５）を介してなされる半導体装置の内部配線
構造において、該下層配線（２）及び上層配線（６）の
両方若しくは何れか一方と該導電体層（５）との接触部
分に、該導電体層（５）と同種の導電材料よりなり、且
つ該スルーホール（４）の開口面積より広い面積を有す
る中間層（７）を介在せしめた本発明による半導体装置
の内部配線構造によって解決される。
的接続が、該上下層配線間の層間絶縁膜（３）に設けた
スルーホール（４）内に埋込まれた前記下層配線（２）
及び下層配線（６）と異なる種類の導電＋Ａ料よりなる
導電体層（５）を介してなされる半導体装置の内部配線
構造において、該下層配線（２）及び上層配線（６）の
両方若しくは何れか一方と該導電体層（５）との接触部
分に、該導電体層（５）と同種の導電材料よりなり、且
つ該スルーホール（４）の開口面積より広い面積を有す
る中間層（７）を介在せしめた本発明による半導体装置
の内部配線構造によって解決される。
即ち本発明の構造においては、スルーホール（４）内の
埋込み導電体層（５）と配線金属（２）及び（６）が接
触する部分に該埋込み導電体層（５）と同種の導電体に
よる中間層（７）を設ける。この中間層（７）は、接触
部における配線金属（２）及び（６）内の電流密度を小
さくするために、スルーホール（４）の開口面積よりも
広い面積にして接触面積を大きくし、１つ接触部の電位
を等しくするような構造を持つ。
埋込み導電体層（５）と配線金属（２）及び（６）が接
触する部分に該埋込み導電体層（５）と同種の導電体に
よる中間層（７）を設ける。この中間層（７）は、接触
部における配線金属（２）及び（６）内の電流密度を小
さくするために、スルーホール（４）の開口面積よりも
広い面積にして接触面積を大きくし、１つ接触部の電位
を等しくするような構造を持つ。
本発明の構造においては、■−記のように配線金属（２
）及び（６）とスルーホール埋込み導電体層（５）との
接触面積が中間層（７）を介して大きくとれるので、該
上層配線（６）と下層配線（２）間に通電Ｌ７た際、ス
ルーホール（４）近傍部における配線（２）及び（６）
内の電流密度は他領域と（Ｊぼ等しい程度に減少する。
）及び（６）とスルーホール埋込み導電体層（５）との
接触面積が中間層（７）を介して大きくとれるので、該
上層配線（６）と下層配線（２）間に通電Ｌ７た際、ス
ルーホール（４）近傍部における配線（２）及び（６）
内の電流密度は他領域と（Ｊぼ等しい程度に減少する。
そのため、スルーホール近傍部における配線金属原子の
エレクトロマイグレーションが抑制され、該多層配線構
造における上層及び下層の配線の層間接続部におけろ断
線発生の確率は大幅に減少する。
エレクトロマイグレーションが抑制され、該多層配線構
造における上層及び下層の配線の層間接続部におけろ断
線発生の確率は大幅に減少する。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の一実施例の模式平面図（ａｌ及び模式
側断面図（ｂ）で、第２図は本発明の他の実施例の模式
平面図（ａｌ及び模式側断面図（ｂｌである。
側断面図（ｂ）で、第２図は本発明の他の実施例の模式
平面図（ａｌ及び模式側断面図（ｂｌである。
全図を通じ同一対象物は同一符合で示す。
第１図において、■は上面に絶縁膜が形成されている基
板、２はＡｌｔｐ一体若しくは八１合金よりなる厚さ０
．５〜ｌｐｍ、幅０．６〜２ｐｍ程度の下層＾ｌ配線、
静は１〜４μｍ角程度の同配線のコンタクト用拡大部、
３はＰＳＧ等よりなる厚さ１μｍ程度の層間絶縁膜、４
は０．５〜２μｍ角程度のスルーホール、５はＷ若しく
はＷ Ｓ ｉ ｚよりなる埋込み導電層、６はＡｌｌ棒
体しくは＾１合金よりなる厚さ０．５〜１μｍ、幅０．
６〜２μｍ程度の十層へ１配線、６八は１〜４μｍ角程
度の同配線のコンタクト用拡大部、７は厚さ０．１〜０
．２μｍ程度のＷ若しくはＷＳｉＪよりなる１〜４ｔｔ
ｍ角程度の中間層を示す。
板、２はＡｌｔｐ一体若しくは八１合金よりなる厚さ０
．５〜ｌｐｍ、幅０．６〜２ｐｍ程度の下層＾ｌ配線、
静は１〜４μｍ角程度の同配線のコンタクト用拡大部、
３はＰＳＧ等よりなる厚さ１μｍ程度の層間絶縁膜、４
は０．５〜２μｍ角程度のスルーホール、５はＷ若しく
はＷ Ｓ ｉ ｚよりなる埋込み導電層、６はＡｌｌ棒
体しくは＾１合金よりなる厚さ０．５〜１μｍ、幅０．
６〜２μｍ程度の十層へ１配線、６八は１〜４μｍ角程
度の同配線のコンタクト用拡大部、７は厚さ０．１〜０
．２μｍ程度のＷ若しくはＷＳｉＪよりなる１〜４ｔｔ
ｍ角程度の中間層を示す。
例えばこの図に示すように本発明に係るＡＩ多層配線構
造は、下層ＡＩ配配線及びＬ層＾１配線６とスルーホー
ル４内の埋込み導電層５との接触部のそれぞれに、該ス
ルーホール４内の埋込み導電層５と同種の導電材料であ
るＷ若しくはＷ Ｓ ｉ ｚ層よりなるスルーホール４
より広い面積例えば配線のコンタクト用拡大部２八、Ｅ
ＲＡとほぼ等しい面積の中間層７及び８を設け、これに
よってスルーホール４部における＾１配線２及び６とＷ
若しくはＷ Ｓ ｉ Ｚよりなる埋込み導電Ｍ５との接
触面積を拡大して該スルーホール４部近傍のへ１配ｖＡ
２及び６内の電流密度の増大を抑え、＾ｌのエレクトロ
マイグレーションを防止する。
造は、下層ＡＩ配配線及びＬ層＾１配線６とスルーホー
ル４内の埋込み導電層５との接触部のそれぞれに、該ス
ルーホール４内の埋込み導電層５と同種の導電材料であ
るＷ若しくはＷ Ｓ ｉ ｚ層よりなるスルーホール４
より広い面積例えば配線のコンタクト用拡大部２八、Ｅ
ＲＡとほぼ等しい面積の中間層７及び８を設け、これに
よってスルーホール４部における＾１配線２及び６とＷ
若しくはＷ Ｓ ｉ Ｚよりなる埋込み導電Ｍ５との接
触面積を拡大して該スルーホール４部近傍のへ１配ｖＡ
２及び６内の電流密度の増大を抑え、＾ｌのエレクトロ
マイグレーションを防止する。
なおこの構造は、形成に際して中間層７及び８のパター
ニングをＡＩ配線２及び６のパターニングと別個に行う
必要がある。
ニングをＡＩ配線２及び６のパターニングと別個に行う
必要がある。
第２図に示す他の実施例においては、コンタクト用拡大
部加を含む下層へ１配線２の全面上、及びコンタクト用
拡大部６八を含むＬ層重配線６の下面全体にスルーホー
ル４内の埋込み導電層５と同種導電材料であろＷ若しく
はＷＳｉｚ ｓよりなる中間層７が配設される。この構
造は中間層７と下層＾１配線２、及び上層へ１配線６と
中間層８が、それぞれ同時にパターニングできるので、
前記実施例よりも製造の効率がよい。またこの構造は７
ンタクト窓４近傍領域の旧のエレクトロマイグレーショ
ンを防止する他に、＾■配線２及び６全域のエレクトロ
マイグレーション防止する効果もある。
部加を含む下層へ１配線２の全面上、及びコンタクト用
拡大部６八を含むＬ層重配線６の下面全体にスルーホー
ル４内の埋込み導電層５と同種導電材料であろＷ若しく
はＷＳｉｚ ｓよりなる中間層７が配設される。この構
造は中間層７と下層＾１配線２、及び上層へ１配線６と
中間層８が、それぞれ同時にパターニングできるので、
前記実施例よりも製造の効率がよい。またこの構造は７
ンタクト窓４近傍領域の旧のエレクトロマイグレーショ
ンを防止する他に、＾■配線２及び６全域のエレクトロ
マイグレーション防止する効果もある。
なお中間層を設けるのは、電流の向きによりエレクトロ
マイグレーションの発生し易い何れか一方の側みであっ
ても良い。
マイグレーションの発生し易い何れか一方の側みであっ
ても良い。
また埋込み導電層には、上記実施例に示される以外の高
融点金属若しくは高融点金属シリサイドも用いられる。
融点金属若しくは高融点金属シリサイドも用いられる。
また本発明は、配線材料に銅若しくは銅合金を用いる際
にも適用される。
にも適用される。
以上説明のように本発明によれば、下層配線と上層配線
との電気的接続が、該上下層配線間の層間絶縁膜に設け
たスルーホール内に埋込まれたＷ或いはＷ Ｓ ｉ ２
等の°下層及び上層の配線材料以外の導電層を介してな
される半導体装置の内部配線構造に、打いて、スルーホ
ール内に埋込まれた導電層に接する部分の配線内部の電
流密度を減少できるので、この部分におけろ配線材料の
エレクトロマイグレーションによる断線が防止され、該
多層配線の信頼性が向上する。
との電気的接続が、該上下層配線間の層間絶縁膜に設け
たスルーホール内に埋込まれたＷ或いはＷ Ｓ ｉ ２
等の°下層及び上層の配線材料以外の導電層を介してな
される半導体装置の内部配線構造に、打いて、スルーホ
ール内に埋込まれた導電層に接する部分の配線内部の電
流密度を減少できるので、この部分におけろ配線材料の
エレクトロマイグレーションによる断線が防止され、該
多層配線の信頼性が向上する。
第１図は本発明の一実施例の模式平面図（ａｌ及び模式
側断面図（ｔ＋１、 第２図は本発明の他の実施例の模式平面図（ａｌ及び模
式側断面図（ｂｌ、 第３図は従来構造の模式側断面図 である。 図において、 １は基板、 ２は下層へ１配線、 ２Ａはコンタクト用拡大部、 ３は層間絶縁膜、 ４はスルーホール、 ５はＷ若しくはＷ Ｓ ｉ ２よりなる埋込み導電層、
６は上層へｌ配線、 ６Ａはコンタクト用拡大部、 ７はＷ若り、 ＜はＷ Ｓ ｉ ２層よりなる中間層を
示す。 （υ）＋ １ 図 （ｂ） （口・］ ビ町 宜 Ｄコ 本心’月の−ｒ′プ西、４列の狸弐図 ｇ ブ 、Ｓ （θ）−Ｆ−面 図 （１０） イ只′Ｊ ゴブＴ 面 ｆｆ本本
発明リイ已の寅万色４列６り不贋へ５弓第 ２ 呂
側断面図（ｔ＋１、 第２図は本発明の他の実施例の模式平面図（ａｌ及び模
式側断面図（ｂｌ、 第３図は従来構造の模式側断面図 である。 図において、 １は基板、 ２は下層へ１配線、 ２Ａはコンタクト用拡大部、 ３は層間絶縁膜、 ４はスルーホール、 ５はＷ若しくはＷ Ｓ ｉ ２よりなる埋込み導電層、
６は上層へｌ配線、 ６Ａはコンタクト用拡大部、 ７はＷ若り、 ＜はＷ Ｓ ｉ ２層よりなる中間層を
示す。 （υ）＋ １ 図 （ｂ） （口・］ ビ町 宜 Ｄコ 本心’月の−ｒ′プ西、４列の狸弐図 ｇ ブ 、Ｓ （θ）−Ｆ−面 図 （１０） イ只′Ｊ ゴブＴ 面 ｆｆ本本
発明リイ已の寅万色４列６り不贋へ５弓第 ２ 呂
Claims (1)
- 【特許請求の範囲】 下層配線（２）と上層配線（６）との電気的接続が、
該上下層配線間の層間絶縁膜（３）に設けたスルーホー
ル（４）内に埋込まれた前記下層配線（２）及び上層配
線（６）と異なる種類の導電材料よりなる導電体層（５
）を介してなされる半導体装置の内部配線構造において
、 該下層配線（２）及び上層配線（６）の両方若しくは何
れか一方と該導電体層（５）との接触部分に、該導電体
層（５）と同種の導電材料よりなり、且つ該スルーホー
ル（４）の開口面積より広い面積を有する中間層（７）
（８）を介在せしめたことを特徴とする半導体装置の内
部配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905788A JPH01308051A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の内部配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905788A JPH01308051A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の内部配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308051A true JPH01308051A (ja) | 1989-12-12 |
Family
ID=15236479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13905788A Pending JPH01308051A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の内部配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442951A (ja) * | 1990-06-07 | 1992-02-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5939789A (en) * | 1994-02-28 | 1999-08-17 | Hitachi, Ltd. | Multilayer substrates methods for manufacturing multilayer substrates and electronic devices |
| US6566755B1 (en) * | 1993-12-29 | 2003-05-20 | Intel Corporation | Method of forming a high surface area interconnection structure |
-
1988
- 1988-06-06 JP JP13905788A patent/JPH01308051A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442951A (ja) * | 1990-06-07 | 1992-02-13 | Toshiba Corp | 半導体装置の製造方法 |
| US6566755B1 (en) * | 1993-12-29 | 2003-05-20 | Intel Corporation | Method of forming a high surface area interconnection structure |
| US6787444B2 (en) | 1993-12-29 | 2004-09-07 | Intel Corporation | Interconnection structures and methods of fabrication |
| US5939789A (en) * | 1994-02-28 | 1999-08-17 | Hitachi, Ltd. | Multilayer substrates methods for manufacturing multilayer substrates and electronic devices |
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