JP2893800B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2893800B2 JP2893800B2 JP4347190A JP4347190A JP2893800B2 JP 2893800 B2 JP2893800 B2 JP 2893800B2 JP 4347190 A JP4347190 A JP 4347190A JP 4347190 A JP4347190 A JP 4347190A JP 2893800 B2 JP2893800 B2 JP 2893800B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- insulating film
- interlayer insulating
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概 要〕 基板上に第1配線とその上の層間絶縁膜とその上の第
2配線とを有し、且つ層間絶縁膜に設けたスルー・ホー
ルを介して第2配線を第1配線に導通させた半導体装置
の製造方法に関し、 第1配線を高融点金属にし第2配線をAl合金にしなが
ら、スルー・ホールにおける第1配線と第2配線のコン
タクト抵抗を安定化させることを目的とし、 表面に絶縁膜を有する基板上に、高融点金属の第1配
線を形成する工程と、前記第1配線を形成した基板上
に、該第1配線を表出させたスルー・ホールを有する層
間絶縁膜を形成する工程と、前記層間絶縁膜を形成した
基板上に、窒化チタまたは下層がチタンで上層が窒化チ
タンのバリア・メタル膜と、シリコンを含まないアルミ
ニウム合金膜とを順次被着し、これらの被着間をパター
ニングして前記第1配線と導通する第2配線を形成する
工程と、を有するように構成する。
2配線とを有し、且つ層間絶縁膜に設けたスルー・ホー
ルを介して第2配線を第1配線に導通させた半導体装置
の製造方法に関し、 第1配線を高融点金属にし第2配線をAl合金にしなが
ら、スルー・ホールにおける第1配線と第2配線のコン
タクト抵抗を安定化させることを目的とし、 表面に絶縁膜を有する基板上に、高融点金属の第1配
線を形成する工程と、前記第1配線を形成した基板上
に、該第1配線を表出させたスルー・ホールを有する層
間絶縁膜を形成する工程と、前記層間絶縁膜を形成した
基板上に、窒化チタまたは下層がチタンで上層が窒化チ
タンのバリア・メタル膜と、シリコンを含まないアルミ
ニウム合金膜とを順次被着し、これらの被着間をパター
ニングして前記第1配線と導通する第2配線を形成する
工程と、を有するように構成する。
本発明は、基板上に第1配線とその上の層間絶縁膜と
その上の第2配線とを有し、且つ層間絶縁膜に設けたス
ルー・ホールを介して第2配線を第1配線に導通させた
半導体装置の製造方法に関する。
その上の第2配線とを有し、且つ層間絶縁膜に設けたス
ルー・ホールを介して第2配線を第1配線に導通させた
半導体装置の製造方法に関する。
半導体装置は、その高集積化に伴う基板上の配線密度
の増大に対処するため、配線の配置を多層化して上記第
1配線及び第2配線が設けられるようになってきてい
る。その際、第1配線と第2配線との間で導通をとる必
要が生ずるが、その導通は安定であることが重要であ
る。
の増大に対処するため、配線の配置を多層化して上記第
1配線及び第2配線が設けられるようになってきてい
る。その際、第1配線と第2配線との間で導通をとる必
要が生ずるが、その導通は安定であることが重要であ
る。
基板上の配線密度の増大に対処する配線の形成は、製
造工程数の観点から1層の配線で済ますのが望ましいた
め配線が1層に収まるように配線幅を縮小する。しかし
ながら配線幅の或る程度以上の縮小は信頼性を低下させ
るのでその縮小には限界がある。
造工程数の観点から1層の配線で済ますのが望ましいた
め配線が1層に収まるように配線幅を縮小する。しかし
ながら配線幅の或る程度以上の縮小は信頼性を低下させ
るのでその縮小には限界がある。
そこで配線を1層に収めることが困難な場合には、配
線の配置を多層化して前記第1配線及び第2配線に分割
する。その際、第2配線の第1配線との導通は、両配線
間に介在させた層間絶縁膜に第1配線を表出させたスル
ー・ホール(コンタクト・ホール)を設け、第2配線が
そのスルー・ホールを埋めて第1配線に接触するように
して行う。
線の配置を多層化して前記第1配線及び第2配線に分割
する。その際、第2配線の第1配線との導通は、両配線
間に介在させた層間絶縁膜に第1配線を表出させたスル
ー・ホール(コンタクト・ホール)を設け、第2配線が
そのスルー・ホールを埋めて第1配線に接触するように
して行う。
そして、第1配線及び第2配線の両方を、従来配線用
として多用されているアルミニウム(Al)合金〔シリコ
ン(Si)添加または銅(Cu)とチタン(Ti)添加などの
合金〕にすると、耐ストレス及びエレクトロ・マイグレ
ーション性のために第1配線が劣化するので、第1配線
の方をタングステン(W)などの高融点金属にしてい
る。
として多用されているアルミニウム(Al)合金〔シリコ
ン(Si)添加または銅(Cu)とチタン(Ti)添加などの
合金〕にすると、耐ストレス及びエレクトロ・マイグレ
ーション性のために第1配線が劣化するので、第1配線
の方をタングステン(W)などの高融点金属にしてい
る。
しかしながら、このようにした第1配線と第2配線
は、両配線の導通をとる前記スルー・ホールにおいて、
第1配線の高融点金属とそれに直接接触する第2配線の
Al合金が反応を起こして、第1配線と第2配線を導通さ
せるコンタクト抵抗が不安定になり、製造する半導体装
置の信頼性を低下させる問題がある。
は、両配線の導通をとる前記スルー・ホールにおいて、
第1配線の高融点金属とそれに直接接触する第2配線の
Al合金が反応を起こして、第1配線と第2配線を導通さ
せるコンタクト抵抗が不安定になり、製造する半導体装
置の信頼性を低下させる問題がある。
そこで本発明は、基板上に第1配線とその上の層間絶
縁膜とその上の第2配線とを有し、且つ層間絶縁膜に設
けたスルー・ホールを介して第2配線を第1配線に導通
させた半導体装置の製造方法において、第1配線を高融
点金属にし第2配線をAl合金にしながら、スルー・ホー
ルにおける第1配線と第2配線のコンタクト抵抗を安定
化させることを目的とする。
縁膜とその上の第2配線とを有し、且つ層間絶縁膜に設
けたスルー・ホールを介して第2配線を第1配線に導通
させた半導体装置の製造方法において、第1配線を高融
点金属にし第2配線をAl合金にしながら、スルー・ホー
ルにおける第1配線と第2配線のコンタクト抵抗を安定
化させることを目的とする。
上記目的は、表面に絶縁膜を有する基板上に、高融点
金属の第1配線を形成する工程と、前記第1配線を形成
した基板上に、該第1配線を表出させたスルー・ホール
を有する層間絶縁膜を形成する工程と、前記層間絶縁膜
を形成した基板上に、窒化チタン(TiN)または下層がT
iで上層がTiNのバリア・メタル膜と、Siを含まないAl合
金膜とを順次被着し、これらの被着膜をパターニングし
て前記第1配線と導通する第2配線を形成する工程と、
を有する本発明の製造方法によって達成される。
金属の第1配線を形成する工程と、前記第1配線を形成
した基板上に、該第1配線を表出させたスルー・ホール
を有する層間絶縁膜を形成する工程と、前記層間絶縁膜
を形成した基板上に、窒化チタン(TiN)または下層がT
iで上層がTiNのバリア・メタル膜と、Siを含まないAl合
金膜とを順次被着し、これらの被着膜をパターニングし
て前記第1配線と導通する第2配線を形成する工程と、
を有する本発明の製造方法によって達成される。
この構成によれば、第2配線が上記スルー・ホールを
埋めて第1配線に接触するので、第2配線はスルー・ホ
ールを介して第1配線に導通される。
埋めて第1配線に接触するので、第2配線はスルー・ホ
ールを介して第1配線に導通される。
そして、第2配線の下面を構成する上記バリア・メタ
ル膜が、第1配線の高融点金属と第2配線のAl合金との
反応を阻止して、第1配線と第2配線のコンタクト抵抗
を安定化させる。
ル膜が、第1配線の高融点金属と第2配線のAl合金との
反応を阻止して、第1配線と第2配線のコンタクト抵抗
を安定化させる。
ここで、第2配線のAl合金にSiを含ませないようにし
たのは、本発明者の実験の結果によるもので、Siを含ま
せると原因不明であるが上記コンタクト抵抗が再現性良
く高くなるからである。
たのは、本発明者の実験の結果によるもので、Siを含ま
せると原因不明であるが上記コンタクト抵抗が再現性良
く高くなるからである。
以下本発明の実施例についてその工程を示す第1図
(a)〜(c)の側断面図を用いて説明する。
(a)〜(c)の側断面図を用いて説明する。
第1図において、先ず(a)を参照して、表面に二酸
化Si(SiO2)絶縁膜2を有するSi基板1上に、スパッタ
法で厚さ500ÅのTi膜3aを被着し、その上にスパッタ法
またはCVD法で厚さ3500ÅのW膜3を被着し、更にその
上にプラズマCVD法で厚さ1000Åの窒化Si(Si3N4)膜4
を被着し、これらの被着膜をホトリソグラフィ技術でパ
ターニングして、Ti膜3aとW膜3bからなる高融点金属の
第1配線3を形成する。W膜3bは第1配線3の主体とな
るものであり、Ti膜3aはW膜3bの密着性を向上させるた
めのものであり、Si3N4膜は反射防止膜として機能させ
るものである。
化Si(SiO2)絶縁膜2を有するSi基板1上に、スパッタ
法で厚さ500ÅのTi膜3aを被着し、その上にスパッタ法
またはCVD法で厚さ3500ÅのW膜3を被着し、更にその
上にプラズマCVD法で厚さ1000Åの窒化Si(Si3N4)膜4
を被着し、これらの被着膜をホトリソグラフィ技術でパ
ターニングして、Ti膜3aとW膜3bからなる高融点金属の
第1配線3を形成する。W膜3bは第1配線3の主体とな
るものであり、Ti膜3aはW膜3bの密着性を向上させるた
めのものであり、Si3N4膜は反射防止膜として機能させ
るものである。
次いで(b)を参照して、プラズマCVD法で厚さ2000
ÅのSiO2膜5aと厚さ4000ÅのPSG(燐ガラス)膜5bとを
順次被着して、SiO2膜5aとPSG膜5bからなる層間絶縁膜
5を形成し、層間絶縁膜5及びSi3N4膜をホトリソグラ
フィ技術でエッチングして、層間絶縁膜5に第1配線3
を表出させたスルー・ホール6を形成する。
ÅのSiO2膜5aと厚さ4000ÅのPSG(燐ガラス)膜5bとを
順次被着して、SiO2膜5aとPSG膜5bからなる層間絶縁膜
5を形成し、層間絶縁膜5及びSi3N4膜をホトリソグラ
フィ技術でエッチングして、層間絶縁膜5に第1配線3
を表出させたスルー・ホール6を形成する。
次いで(c)を参照して、スパッタ法で厚さ1000Åの
TiNのバリア・メタル膜7aと厚さ1μmのAl−0.10%Cu
−0.15%TiのAl合金膜7bを被着し、これらの被着膜をホ
トリソグラフィ技術でパターニングして、バリア・メタ
ル膜7aとAl合金膜7bからなりスルー・ホール6を埋めて
バリア・メタル膜7aが第1配線3に接触する第2配線7
を形成する。Al合金膜7bは第2配線7の主体となるもの
であり、バリア・メタル膜7aは、第2配線7が第1配線
3に接触する箇所において、第1配線3のW膜3bと第2
配線7のAl合金膜7bが反応するのを阻止させるためのも
のである。
TiNのバリア・メタル膜7aと厚さ1μmのAl−0.10%Cu
−0.15%TiのAl合金膜7bを被着し、これらの被着膜をホ
トリソグラフィ技術でパターニングして、バリア・メタ
ル膜7aとAl合金膜7bからなりスルー・ホール6を埋めて
バリア・メタル膜7aが第1配線3に接触する第2配線7
を形成する。Al合金膜7bは第2配線7の主体となるもの
であり、バリア・メタル膜7aは、第2配線7が第1配線
3に接触する箇所において、第1配線3のW膜3bと第2
配線7のAl合金膜7bが反応するのを阻止させるためのも
のである。
本発明者は、このようにして、層間絶縁膜5に設けた
スルー・ホール6を介して相互に導通する多層化の第1
配線3及び第2配線7を形成し、第1配線3と第2配線
7のコンタクト抵抗が安定していることを確認した。
スルー・ホール6を介して相互に導通する多層化の第1
配線3及び第2配線7を形成し、第1配線3と第2配線
7のコンタクト抵抗が安定していることを確認した。
また、バリア・メタル膜7aを下層がTiで上層がTiNで
ある2層構成のものにした場合にも、同様に第1配線3
と第2配線7のコンタクト抵抗が安定していることを確
認した。
ある2層構成のものにした場合にも、同様に第1配線3
と第2配線7のコンタクト抵抗が安定していることを確
認した。
更に、層間絶縁膜5上において第2配線7の下面にバ
リア・メタル膜7aが存在することにより、第2配線7の
耐ストレス・マイグレーション性及び耐エレクトロ・マ
イグレーション性が著しく向上していることが判った。
リア・メタル膜7aが存在することにより、第2配線7の
耐ストレス・マイグレーション性及び耐エレクトロ・マ
イグレーション性が著しく向上していることが判った。
なお、上述の説明から類推されるように、本発明は、
第1配線の高融点金属が実施例で用いた2層構成のTiと
Wに限定されるものではなく、また、第2配線のAl合金
がSiを含まないことを条件にして実施例で用いたAl−0.
10%Cu−0.15%Tiに限定されるものでもない。
第1配線の高融点金属が実施例で用いた2層構成のTiと
Wに限定されるものではなく、また、第2配線のAl合金
がSiを含まないことを条件にして実施例で用いたAl−0.
10%Cu−0.15%Tiに限定されるものでもない。
以上説明したように本発明の構成によれば、基板上に
第1配線とその上の層間絶縁膜とその上の第2配線とを
有し、且つ層間絶縁膜に設けたスルー・ホールを介して
第2配線を第1配線に導通させた半導体装置の製造方法
において、第1配線を高融点金属にし第2配線をAl合金
にしながら、スルー・ホールにおける第1配線と第2配
線のコンタクト抵抗を安定化させ、且つ第2配線の耐ス
トレス及びエレクトロ・マイグレーション性を向上させ
ることができて、製造する半導体装置の信頼性向上を可
能にさせる効果がある。
第1配線とその上の層間絶縁膜とその上の第2配線とを
有し、且つ層間絶縁膜に設けたスルー・ホールを介して
第2配線を第1配線に導通させた半導体装置の製造方法
において、第1配線を高融点金属にし第2配線をAl合金
にしながら、スルー・ホールにおける第1配線と第2配
線のコンタクト抵抗を安定化させ、且つ第2配線の耐ス
トレス及びエレクトロ・マイグレーション性を向上させ
ることができて、製造する半導体装置の信頼性向上を可
能にさせる効果がある。
第1図(a)〜(c)は実施例の工程を示す側断面図、 である。 図において、 1はSi基板、2はSiO2絶縁膜、 3は第1配線、3aはTi膜、 3bはW膜、4はSi3N4膜、 5は層間絶縁膜、5aはSiO2膜、 5bはPSG膜、6はスルー・ホール、 7は第2配線、7aはバリア・メタル膜、 7bはAl合金膜、 である。
Claims (1)
- 【請求項1】表面に絶縁膜を有する基板上に、高融点金
属の第1配線を形成する工程と、 前記第1配線を形成した基板上に、該第1配線を表出さ
せたスルー・ホールを有する層間絶縁膜を形成する工程
と、 前記層間絶縁膜を形成した基板上に、窒化チタンまたは
下層がチタンで上層が窒化チタンのバリア・メタル膜
と、シリコンを含まないアルミニウム合金膜とを順次被
着し、これらの被着膜をパターニングして前記第1配線
と導通する第2配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4347190A JP2893800B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4347190A JP2893800B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03245532A JPH03245532A (ja) | 1991-11-01 |
JP2893800B2 true JP2893800B2 (ja) | 1999-05-24 |
Family
ID=12664638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4347190A Expired - Lifetime JP2893800B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2893800B2 (ja) |
-
1990
- 1990-02-23 JP JP4347190A patent/JP2893800B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03245532A (ja) | 1991-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6143672A (en) | Method of reducing metal voidings in 0.25 μm AL interconnect | |
US5646449A (en) | Semiconductor device having a multi-layered conductive structure which includes an aluminum alloy layer, a high melting temperature metal layer, and a high melting temperature nitride layer | |
US4710398A (en) | Semiconductor device and manufacturing method thereof | |
JP3119188B2 (ja) | 半導体装置 | |
US4816895A (en) | Integrated circuit device with an improved interconnection line | |
JP2893800B2 (ja) | 半導体装置の製造方法 | |
JP3021683B2 (ja) | 集積回路用配線 | |
JPS5950544A (ja) | 多層配線の形成方法 | |
JP3109269B2 (ja) | 半導体装置の製造方法 | |
JPH0594990A (ja) | 多層配線の製造方法 | |
JP3339901B2 (ja) | 多層配線構造の半導体装置及びその製造方法 | |
KR100462759B1 (ko) | 확산 장벽층을 갖는 금속 배선 및 그 제조 방법 | |
JP3237917B2 (ja) | 半導体素子の製造方法 | |
JPH05152445A (ja) | 多層配線およびその形成方法 | |
JPH05102150A (ja) | 半導体装置及びその製造方法 | |
JPH0786209A (ja) | 半導体装置の製造方法 | |
KR100503367B1 (ko) | 반도체 소자의 다층 금속 배선 및 이의 제조 방법 | |
JPH01308051A (ja) | 半導体装置の内部配線構造 | |
JPH0695516B2 (ja) | 半導体装置 | |
JPH08222629A (ja) | 配線構造及び配線構造の製造方法 | |
JP3391447B2 (ja) | 半導体装置の製造方法 | |
JPH0235753A (ja) | 半導体装置の製造方法 | |
JPH03296219A (ja) | 半導体装置 | |
JPH08107142A (ja) | 配線及び半導体装置 | |
JPH05114652A (ja) | 半導体装置 |