JPH0129352B2 - - Google Patents
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- JPH0129352B2 JPH0129352B2 JP57150310A JP15031082A JPH0129352B2 JP H0129352 B2 JPH0129352 B2 JP H0129352B2 JP 57150310 A JP57150310 A JP 57150310A JP 15031082 A JP15031082 A JP 15031082A JP H0129352 B2 JPH0129352 B2 JP H0129352B2
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- 230000006386 memory function Effects 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 23
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、空間スイツチとともにデイジタル交
換機の通話路装置において中心的役割を果してい
る時間スイツチ回路に関するものである。
換機の通話路装置において中心的役割を果してい
る時間スイツチ回路に関するものである。
周知のように、時間スイツチはデイジタル交換
機の通話路装置に用いられ、入力データの時間的
順序を入れ替えることにより時分割交換を行う機
能を有している。
機の通話路装置に用いられ、入力データの時間的
順序を入れ替えることにより時分割交換を行う機
能を有している。
この種の時間スイツチの従来例を第1図により
説明する。すなわち、従来の時間スイツチは通話
メモリ1、保持メモリ2、及び第1図に示されて
いないカウンタから構成され、カウンタからの出
力をアドレスとした一定順序での通話メモリ1へ
の入力データの書込み即ちシーケンシヤルライト
と、保持メモリ2の出力をアドレスとした任意の
アドレスによる読出し即ちランダムリードを繰り
返すことにより、入力データの時間順序の交換を
行つていた。これはメモリで実現されるために、
LSI技術に適しており、近年のLSI技術の進歩と
ともに急速に発展してきたものである。
説明する。すなわち、従来の時間スイツチは通話
メモリ1、保持メモリ2、及び第1図に示されて
いないカウンタから構成され、カウンタからの出
力をアドレスとした一定順序での通話メモリ1へ
の入力データの書込み即ちシーケンシヤルライト
と、保持メモリ2の出力をアドレスとした任意の
アドレスによる読出し即ちランダムリードを繰り
返すことにより、入力データの時間順序の交換を
行つていた。これはメモリで実現されるために、
LSI技術に適しており、近年のLSI技術の進歩と
ともに急速に発展してきたものである。
しかし、上記メモリを用いたスイツチでは、ス
イツチのスループツトがメモリのサイクルタイム
により制約されてしまう。メモリのサイクルタイ
ムは、レジスタや論理ゲートの動作時間に比べる
と低速であり、しかも、記憶容量を増加するほど
サイクルタイムは増大する傾向にある。一方、時
間スイツチの処理能力を向上させるには、メモリ
の大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用い
た従来の時間スイツチでは、処理能力を向上させ
ることが極めて困難であつた。
イツチのスループツトがメモリのサイクルタイム
により制約されてしまう。メモリのサイクルタイ
ムは、レジスタや論理ゲートの動作時間に比べる
と低速であり、しかも、記憶容量を増加するほど
サイクルタイムは増大する傾向にある。一方、時
間スイツチの処理能力を向上させるには、メモリ
の大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用い
た従来の時間スイツチでは、処理能力を向上させ
ることが極めて困難であつた。
本発明は上記従来の問題点を解決し、少ない金
物量でスループツトの高い時間スイツチを実現す
ることにある。
物量でスループツトの高い時間スイツチを実現す
ることにある。
上記の目的を達成するため、本発明は通話メモ
リをシフトレジスタとパイプライン化したトリー
状多段の記憶機能付きマルチプレクサで構成し
て、シーケンシヤルライトとランダムリード同時
に実行できるようにし、その動作速度がレジスタ
の動作速度で定まるようにしたものである。
リをシフトレジスタとパイプライン化したトリー
状多段の記憶機能付きマルチプレクサで構成し
て、シーケンシヤルライトとランダムリード同時
に実行できるようにし、その動作速度がレジスタ
の動作速度で定まるようにしたものである。
第2図は本発明の原理構成図で、便宜上、4多
重の時間スイツチを示している。第2図中、11
は#1〜#4のアドレスで区別される4段のシフ
トレジスタ、12は記憶機能付きマルチプレク
サ、13は保持メモリである。記憶機能付きマル
チプレクサ12は4個のデータを記憶するラツチ
12−1と、保持メモリ13から供給されるアド
レス情報ADRに従つて4つの入力データのうち
から1つを選んで出力するマルチプレクサ12−
2、及びマルチプレクサ12−2の出力データを
保持するラツチ12−3から成る。シフトレジス
タ11、ラツチ12−3、保持メモリ13はクロ
ツクパルスCLKで動作し、ラツチ12−1はク
ロツクパルスCLKの4倍の周期をもつフレーム
パルスFPで動作する。
重の時間スイツチを示している。第2図中、11
は#1〜#4のアドレスで区別される4段のシフ
トレジスタ、12は記憶機能付きマルチプレク
サ、13は保持メモリである。記憶機能付きマル
チプレクサ12は4個のデータを記憶するラツチ
12−1と、保持メモリ13から供給されるアド
レス情報ADRに従つて4つの入力データのうち
から1つを選んで出力するマルチプレクサ12−
2、及びマルチプレクサ12−2の出力データを
保持するラツチ12−3から成る。シフトレジス
タ11、ラツチ12−3、保持メモリ13はクロ
ツクパルスCLKで動作し、ラツチ12−1はク
ロツクパルスCLKの4倍の周期をもつフレーム
パルスFPで動作する。
第2図の動作を説明するためのタイミングチヤ
ートを第3図に示す。第3図に示されたフレーム
において、B1〜B4の入力データDinが、前フ
レームでシフトレジスタ11に取り込まれたA1
〜A4に続いてクロツクパルスCLKの1クロツ
クに1個ずつシフトレジスタ11に順次入力され
る。一方、シフトレジスタ11の#1〜#4に記
憶されているデータA1〜A4は、フレームパル
スFPによりラツチ12−1に同時に取り込まれ
る。本フレームにおいて、保持メモリ13はアド
レスADRをクロツクパルスCLKに従つて#3、
#1、#4、#2と出力するとする。このアドレ
スADRに従つてマルチプレクサ12−2は対応
するデータA3,A1,A4,A2を順次ラツチ
12−3を介して出力する。従つて、このフレー
ムにおいては、データB1〜B4の書込みと、A
1〜A4の読出しが同時に実行される。
ートを第3図に示す。第3図に示されたフレーム
において、B1〜B4の入力データDinが、前フ
レームでシフトレジスタ11に取り込まれたA1
〜A4に続いてクロツクパルスCLKの1クロツ
クに1個ずつシフトレジスタ11に順次入力され
る。一方、シフトレジスタ11の#1〜#4に記
憶されているデータA1〜A4は、フレームパル
スFPによりラツチ12−1に同時に取り込まれ
る。本フレームにおいて、保持メモリ13はアド
レスADRをクロツクパルスCLKに従つて#3、
#1、#4、#2と出力するとする。このアドレ
スADRに従つてマルチプレクサ12−2は対応
するデータA3,A1,A4,A2を順次ラツチ
12−3を介して出力する。従つて、このフレー
ムにおいては、データB1〜B4の書込みと、A
1〜A4の読出しが同時に実行される。
第4図は第2図を発展させた本発明の一実施例
で、12多重の時間スイツチ回路の例を示したもの
である。なお、本実施例ではデータのビツト数を
1ビツトとして説明するが、8ビツトのデータな
らここに示す回路を8個設ければよく、本発明は
任意のビツト数のデータに対して適用できること
は言うまでもない。
で、12多重の時間スイツチ回路の例を示したもの
である。なお、本実施例ではデータのビツト数を
1ビツトとして説明するが、8ビツトのデータな
らここに示す回路を8個設ければよく、本発明は
任意のビツト数のデータに対して適用できること
は言うまでもない。
第4図において、21は12段シフトレジスタ、
22は12ビツトラツチ、23〜31は2つの入力
データのうちのいずれか一方を制御信号に従つて
出力する2入力マルチプレクサ、32は3つの入
力データのうちのいずれか一方を制御信号に従つ
て出力する3入力マルチプレクサ、32〜41は
23〜32のマルチプレクサをパイプライン化す
るための遅延素子で、各々シフトレジスタ22の
1ビツト分と同じ回路で構成される。42はレジ
スタ、43は2段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。44,45は
1ビツトデコーダ、46は2ビツトデコーダであ
る。47は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。48は1ビツトのラツチである。
22は12ビツトラツチ、23〜31は2つの入力
データのうちのいずれか一方を制御信号に従つて
出力する2入力マルチプレクサ、32は3つの入
力データのうちのいずれか一方を制御信号に従つ
て出力する3入力マルチプレクサ、32〜41は
23〜32のマルチプレクサをパイプライン化す
るための遅延素子で、各々シフトレジスタ22の
1ビツト分と同じ回路で構成される。42はレジ
スタ、43は2段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。44,45は
1ビツトデコーダ、46は2ビツトデコーダであ
る。47は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。48は1ビツトのラツチである。
シフトレジスタ21はクロツクパルスCLK1
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ22
はフレームパルスFPに従つて21のシフトレジ
スタ全段のデータを同時に取り込み、保持する。
このラツチ22の出力はマルチプレクサ23〜2
8の各入力端に接続される。マルチプレクサ23
〜28は各々共通の制御信号S1に従い、2入力
のうちのいずれか一方を選択して出力する。この
出力は、クロツクパルスCLK1に従つて動作す
るレジスタ33〜38に取り込まれる。レジスタ
33,34はマルチプレクサ29に、レジスタ3
5,36はマルチプレクサ30に、レジスタ3
7,38はマルチプレクサ31に接続される。こ
れらマルチプレクサ29〜31は共通の制御信号
S2に従つて、2入力のうちのいずれか一方を出
力する。この出力はクロツクパルスCLK1に従
つて動作するレジスタ39〜41に各々記憶され
る。レジスタ39〜41の出力は3入力マルチプ
レクサ32に接続される。マルチプレクサ32は
制御信号S3に従つて3入力データのうちのいず
れか1つを選択して出力する。循還形シフトレジ
スタ(保持メモリ)47には12段のシフトレジス
タ21のいずれかの段を指定する4ビツトのアド
レス情報が任意の順番に12個格納されており、ク
ロツクCLK1に従つて出力される。このアドレ
スは、マルチプレクサのパイプライン段数に対応
して3つの部分アドレスA1(1ビツト)、A2
(1ビツト)、A3(2ビツト)に分割される。最
下位の部分アドレスA1はデコーダ44でデコー
ドされ、制御信号S1として、第1段のマルチプ
レクサ群23〜28に供給される。次の位の部分
アドレスA2はクロツクパルスCLK1で駆動さ
れるレジスタ42を介してデコーダ45でデコー
ドされ、制御信号S2として、第2段のマルチプ
レクサ群29〜31に供給される。最上位の部分
アドレスA3はクロツクパルスCLK1で駆動さ
れる2段のシフトレジスタ43を介してデコーダ
46でデコードされ、制御信号S3として、第3
段のマルチプレクサ32に供給される。
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ22
はフレームパルスFPに従つて21のシフトレジ
スタ全段のデータを同時に取り込み、保持する。
このラツチ22の出力はマルチプレクサ23〜2
8の各入力端に接続される。マルチプレクサ23
〜28は各々共通の制御信号S1に従い、2入力
のうちのいずれか一方を選択して出力する。この
出力は、クロツクパルスCLK1に従つて動作す
るレジスタ33〜38に取り込まれる。レジスタ
33,34はマルチプレクサ29に、レジスタ3
5,36はマルチプレクサ30に、レジスタ3
7,38はマルチプレクサ31に接続される。こ
れらマルチプレクサ29〜31は共通の制御信号
S2に従つて、2入力のうちのいずれか一方を出
力する。この出力はクロツクパルスCLK1に従
つて動作するレジスタ39〜41に各々記憶され
る。レジスタ39〜41の出力は3入力マルチプ
レクサ32に接続される。マルチプレクサ32は
制御信号S3に従つて3入力データのうちのいず
れか1つを選択して出力する。循還形シフトレジ
スタ(保持メモリ)47には12段のシフトレジス
タ21のいずれかの段を指定する4ビツトのアド
レス情報が任意の順番に12個格納されており、ク
ロツクCLK1に従つて出力される。このアドレ
スは、マルチプレクサのパイプライン段数に対応
して3つの部分アドレスA1(1ビツト)、A2
(1ビツト)、A3(2ビツト)に分割される。最
下位の部分アドレスA1はデコーダ44でデコー
ドされ、制御信号S1として、第1段のマルチプ
レクサ群23〜28に供給される。次の位の部分
アドレスA2はクロツクパルスCLK1で駆動さ
れるレジスタ42を介してデコーダ45でデコー
ドされ、制御信号S2として、第2段のマルチプ
レクサ群29〜31に供給される。最上位の部分
アドレスA3はクロツクパルスCLK1で駆動さ
れる2段のシフトレジスタ43を介してデコーダ
46でデコードされ、制御信号S3として、第3
段のマルチプレクサ32に供給される。
第5図は第4図の動作を説明するためのタイミ
ングチヤートである。フレームパルスFPがフレ
ームの区切りを示しており、各フレームで12個の
データのシフトレジスタ21への取り込みと、前
フレームに取り込まれていた12個のデータの読出
しが行われる。CLK1の1〜12の間ではデータ
b1〜b12がシフトレジスタ21に取り込まれ
る(第5図C)。同様にCLK1の13〜24の間にデ
ータc1〜c12、CLK1の25〜36の間にデー
タd1〜d12が取り込まれる。CLK1の第12
番目でフレームパルスFPが発生し、前のフレー
ムでシフトレジスタ21に取り込まれていたデー
タb1〜b12をラツチ22に取り込む(第5図
D)。同様にCLK1の第24番目でデータc1〜c
12を取り込む。一方、保持メモリ47からは前
フレームに取り込まれたデータに対する読出しア
ドレスがCLK1に同期して送出される。例えば
CLK1の第12番目からの12サイクルの間に、デ
ータb1〜b12を読出するためのランダムなア
ドレスbA〜bLが送出される。これらのアドレス
のうちbAに注目すると、まずその最下位部分ア
ドレスbA1のデコード信号S1(第5図E)は、
マルチプレクサ23〜28に入力され、各マルチ
プレクサ23〜28で選択されたデータbA1が
レジスタ33〜38に取り込まれる(第5図H)。
すなわち、ラツチ22内のb1〜b12のデータ
の中からまず6個が選択されてレジスタ33〜3
8に保持される。部分アドレスbA2は1クロツ
ク遅延した後、デコーダ45に供給されてデコー
ド信号S2となる(第5図F)。この信号により、
マルチプレクサ29〜31でデータbA2が選択
され、レジスタ39〜41に取り込まれる(第5
図I)。従つて、レジスタ39〜41にはb1〜
b12のデータのうち、部分アドレスbA1,bA
2で選ばれた3個のデータが保持される。最上位
部分アドレスはさらに1クロツク遅延した後、デ
コーデに供給され、デコード信号S3となる(第
5図G)。この信号によりマルチプレクサ32で
はレジスタ39〜41に格納されている3つのデ
ータbA2の中からいずれか1つが選択されるこ
とになる。これがbA3としてラツチ27に保持
され、外部に出力される。
ングチヤートである。フレームパルスFPがフレ
ームの区切りを示しており、各フレームで12個の
データのシフトレジスタ21への取り込みと、前
フレームに取り込まれていた12個のデータの読出
しが行われる。CLK1の1〜12の間ではデータ
b1〜b12がシフトレジスタ21に取り込まれ
る(第5図C)。同様にCLK1の13〜24の間にデ
ータc1〜c12、CLK1の25〜36の間にデー
タd1〜d12が取り込まれる。CLK1の第12
番目でフレームパルスFPが発生し、前のフレー
ムでシフトレジスタ21に取り込まれていたデー
タb1〜b12をラツチ22に取り込む(第5図
D)。同様にCLK1の第24番目でデータc1〜c
12を取り込む。一方、保持メモリ47からは前
フレームに取り込まれたデータに対する読出しア
ドレスがCLK1に同期して送出される。例えば
CLK1の第12番目からの12サイクルの間に、デ
ータb1〜b12を読出するためのランダムなア
ドレスbA〜bLが送出される。これらのアドレス
のうちbAに注目すると、まずその最下位部分ア
ドレスbA1のデコード信号S1(第5図E)は、
マルチプレクサ23〜28に入力され、各マルチ
プレクサ23〜28で選択されたデータbA1が
レジスタ33〜38に取り込まれる(第5図H)。
すなわち、ラツチ22内のb1〜b12のデータ
の中からまず6個が選択されてレジスタ33〜3
8に保持される。部分アドレスbA2は1クロツ
ク遅延した後、デコーダ45に供給されてデコー
ド信号S2となる(第5図F)。この信号により、
マルチプレクサ29〜31でデータbA2が選択
され、レジスタ39〜41に取り込まれる(第5
図I)。従つて、レジスタ39〜41にはb1〜
b12のデータのうち、部分アドレスbA1,bA
2で選ばれた3個のデータが保持される。最上位
部分アドレスはさらに1クロツク遅延した後、デ
コーデに供給され、デコード信号S3となる(第
5図G)。この信号によりマルチプレクサ32で
はレジスタ39〜41に格納されている3つのデ
ータbA2の中からいずれか1つが選択されるこ
とになる。これがbA3としてラツチ27に保持
され、外部に出力される。
以上の動作は、アドレスbB………bL…に対し
て連続的に行われる。即ち、マルチプレクサのパ
イプライン化により、ランダムアドレスの読出し
がシフトレジスタへの入力データの取り込みと同
じ周期で並行して実行される。しかもシフトレジ
スタへのデータの取り込みはシーケンシヤルライ
トに等しいので、シーケンシヤルライト、ランダ
ムリードによる時間スイツチ機能を有することは
明らかである。
て連続的に行われる。即ち、マルチプレクサのパ
イプライン化により、ランダムアドレスの読出し
がシフトレジスタへの入力データの取り込みと同
じ周期で並行して実行される。しかもシフトレジ
スタへのデータの取り込みはシーケンシヤルライ
トに等しいので、シーケンシヤルライト、ランダ
ムリードによる時間スイツチ機能を有することは
明らかである。
なお、第4図の実施例において、パイプライン
化するために用いられているレジスタ33〜41
はいずれもシフトレジスタ21の1ビツト分と同
じ機能をもち、逆相のクロツクで動作する2個の
ラツチから成る。即ち、前段ラツチでデータを取
り込んでいる間は、後段ラツチは既に取り込んで
あるデータを保持している。この前段のラツチを
前段のマルチプレクサ、後段のラツチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプ
レクサは、その入力端及び出力端に各々ラツチの
ついた同一構成の回路モジユールとなる。例えば
マルチプレクサ23とラツチ22とレジスタ33
の前段ラツチから成る記憶機能付きマルチプレク
サa、マルチプレクサ29とレジスタ33及び3
4の後段ラツチとレジスタ39の前段ラツチから
成る記憶機能付きマルチプレクサb、マルチプレ
クサ32とレジスタ39〜41の後段ラツチとラ
ツチ48から成る記憶機能付きマルチプレクサc
とみることができる。
化するために用いられているレジスタ33〜41
はいずれもシフトレジスタ21の1ビツト分と同
じ機能をもち、逆相のクロツクで動作する2個の
ラツチから成る。即ち、前段ラツチでデータを取
り込んでいる間は、後段ラツチは既に取り込んで
あるデータを保持している。この前段のラツチを
前段のマルチプレクサ、後段のラツチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプ
レクサは、その入力端及び出力端に各々ラツチの
ついた同一構成の回路モジユールとなる。例えば
マルチプレクサ23とラツチ22とレジスタ33
の前段ラツチから成る記憶機能付きマルチプレク
サa、マルチプレクサ29とレジスタ33及び3
4の後段ラツチとレジスタ39の前段ラツチから
成る記憶機能付きマルチプレクサb、マルチプレ
クサ32とレジスタ39〜41の後段ラツチとラ
ツチ48から成る記憶機能付きマルチプレクサc
とみることができる。
第6図に記憶機能付きマルチプレクサをMOS
トランジスタで構成した回路例を示す。第6図a
はマスタラツチ50、マルチプレクサ51、スレ
ーブラツチ52を各々独立に設けたもので、いず
れも周知の回路である。マスタラツチ50はトラ
ンスフアゲートT1とインバータI1、及びトラ
ンスフアゲートT2とインバータI2から成る2
個のダイナミツク形ラツチである。入力データ
IN1及びIN2は、クロツクφによりトランスフ
アゲートT1,T2が導通したときに、各々イン
バータI1,I2のゲート容量にとり込まれ保持
される。このデータは、トランスフアゲートT
3,T4から成る2入力マルチプレクサ51によ
つて、いずれか一方が選択され、スレーブラツチ
52に入力される。スレーブラツチ52は、トラ
ンスフアゲートT5とインバータI3から成り、
マスタラツチ50のクロツクφとは逆相のクロツ
クにより駆動されて、データを取り込み保持す
る。こののスレーブラツチ52のトランスフアゲ
ートT5は、51のマルチプレクサT3,T4へ
の選択信号A,Bを、クロツク信号と同期した
信号A・及びB・とすることにより、省略す
ることもできる。第6図bの回路例はこれを示し
たものである。
トランジスタで構成した回路例を示す。第6図a
はマスタラツチ50、マルチプレクサ51、スレ
ーブラツチ52を各々独立に設けたもので、いず
れも周知の回路である。マスタラツチ50はトラ
ンスフアゲートT1とインバータI1、及びトラ
ンスフアゲートT2とインバータI2から成る2
個のダイナミツク形ラツチである。入力データ
IN1及びIN2は、クロツクφによりトランスフ
アゲートT1,T2が導通したときに、各々イン
バータI1,I2のゲート容量にとり込まれ保持
される。このデータは、トランスフアゲートT
3,T4から成る2入力マルチプレクサ51によ
つて、いずれか一方が選択され、スレーブラツチ
52に入力される。スレーブラツチ52は、トラ
ンスフアゲートT5とインバータI3から成り、
マスタラツチ50のクロツクφとは逆相のクロツ
クにより駆動されて、データを取り込み保持す
る。こののスレーブラツチ52のトランスフアゲ
ートT5は、51のマルチプレクサT3,T4へ
の選択信号A,Bを、クロツク信号と同期した
信号A・及びB・とすることにより、省略す
ることもできる。第6図bの回路例はこれを示し
たものである。
以上説明したように、本発明によれば、シーケ
ンシヤルライトがシフトレジスタで行われ、ラン
ダム読び出しがトリー状多段構成のレジスタとマ
ルチプレクサによるパイプラインマルチプレクサ
で行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリの
サイクルタイムに比べて極めて高速である。しか
も、書込みと読出しが同時に実行できることか
ら、所要サイクル数が、書込みと読出しを別々に
行うメモリに比べて半分ですむ。更にレジスタ、
ラツチ等の記憶回路は、毎サイクルあるいは毎フ
レーム、データが書込まれるので、ダイナミツク
回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能
付きマルチプレクサモジユールをくり返し並べて
実現できるので、設計が容易で、かつ、高密度に
集積できるためLSIに適している。すなわち従来
のメモリでは不可能な高速化と大規模化とが同時
に達成され、デイジタル交換機の小形化、低電力
化、経済化を促進するという利点を有する。
ンシヤルライトがシフトレジスタで行われ、ラン
ダム読び出しがトリー状多段構成のレジスタとマ
ルチプレクサによるパイプラインマルチプレクサ
で行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリの
サイクルタイムに比べて極めて高速である。しか
も、書込みと読出しが同時に実行できることか
ら、所要サイクル数が、書込みと読出しを別々に
行うメモリに比べて半分ですむ。更にレジスタ、
ラツチ等の記憶回路は、毎サイクルあるいは毎フ
レーム、データが書込まれるので、ダイナミツク
回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能
付きマルチプレクサモジユールをくり返し並べて
実現できるので、設計が容易で、かつ、高密度に
集積できるためLSIに適している。すなわち従来
のメモリでは不可能な高速化と大規模化とが同時
に達成され、デイジタル交換機の小形化、低電力
化、経済化を促進するという利点を有する。
第1図は従来の時間スイツチ回路を示す図、第
2図は本発明の原理構成図、第3図は第2図の動
作を説明するためのタイミング図、第4図は本発
明の一実施例の構成図、第5図は第4図の動作を
説明するためのタイミング図、第6図は記憶機能
付きマルチプレクサの回路例を示す図である。 11……シフトレジスタ、12……記憶機能付
きマルチプレクサ、13……保持メモリ。
2図は本発明の原理構成図、第3図は第2図の動
作を説明するためのタイミング図、第4図は本発
明の一実施例の構成図、第5図は第4図の動作を
説明するためのタイミング図、第6図は記憶機能
付きマルチプレクサの回路例を示す図である。 11……シフトレジスタ、12……記憶機能付
きマルチプレクサ、13……保持メモリ。
Claims (1)
- 【特許請求の範囲】 1 アドレスを保持し出力するアドレス保持手段
と、時分割多重されて入力されるデータを順次入
力順に記憶するシフトレジスタ手段と、該シフト
レジスタ手段に記憶されたデータを並列にラツチ
し、上記アドレス保持手段から出力されるアドレ
スにしたがつて1個ずつ選択して出力する記憶機
能付きマルチプレクサ手段とからなり、上記時分
割データを入力時の順番と異なる順番で出力する
時間スイツチ回路であつて、 上記記憶機能付きマルチプレクサ手段は、複数
入力端子・1出力端子を備えて、アドレスで指定
された入力端子のデータを選択して出力端子に出
力するマルチプレクサと、該入力端子と出力端子
に付加されて入出力データを各々記憶する入力デ
ータラツチと出力データラツチとからなる複数の
記憶機能付きマルチプレクサモジユールをトリー
状多段に接続して構成し、各段をパイプライン動
作させることを特徴とする時間スイツチ回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
US06/525,566 US4538260A (en) | 1982-08-30 | 1983-08-22 | Electronic time switch |
FR8313784A FR2532506B1 (fr) | 1982-08-30 | 1983-08-26 | Dispositif electronique de commutation temporelle, notamment pour central telephonique numerique |
DE19833331043 DE3331043A1 (de) | 1982-08-30 | 1983-08-29 | Elektronischer zeitschalter |
CA000435637A CA1191211A (en) | 1982-08-30 | 1983-08-30 | Electronic time switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5940797A JPS5940797A (ja) | 1984-03-06 |
JPH0129352B2 true JPH0129352B2 (ja) | 1989-06-09 |
Family
ID=15494213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15031082A Granted JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5940797A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60241456A (ja) * | 1985-03-31 | 1985-11-30 | 菊地 真 | 加温療法用アプリケ−タ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
-
1982
- 1982-08-30 JP JP15031082A patent/JPS5940797A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
Also Published As
Publication number | Publication date |
---|---|
JPS5940797A (ja) | 1984-03-06 |
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