JPS5940797A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
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- JPS5940797A JPS5940797A JP15031082A JP15031082A JPS5940797A JP S5940797 A JPS5940797 A JP S5940797A JP 15031082 A JP15031082 A JP 15031082A JP 15031082 A JP15031082 A JP 15031082A JP S5940797 A JPS5940797 A JP S5940797A
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- JP
- Japan
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- multiplexer
- data
- shift register
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- time
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、空間スイッチとともにディジタル交換機の通
話路装置において中心的役割を果している時間スイッチ
回路に関するものである。
話路装置において中心的役割を果している時間スイッチ
回路に関するものである。
周知のように、時間スイッチはディジタル交換機の通話
路装置に用いられ、入力データの時間的順序を入れ替え
ることにより時分割交換を行う機能を有している。
路装置に用いられ、入力データの時間的順序を入れ替え
ることにより時分割交換を行う機能を有している。
この種の時間スイッチの従来例を第１図により説明する
。すなわち、従来の時間スイッチは通話メモリ１、保持
メモリ２、及び第１図には示されていないカウンタから
構成され、カウンタからの出力をアドレスとした一定順
序での通話メモリ１への入力データの書込み即ちシーケ
ンシャルライトと、保持メモリ２の出力をアドレスとし
た任意のアドレスによる読出し即ちランダムリードを繰
り返すことにより、入力データの時間順序の交換を行っ
ていた。これはメモリで実現されるために、Ｉ、Ｓ■核
技術適しており、近年のＬ Ｓ Ｉ技術の進歩とともに
急速に発展してきたものである。
。すなわち、従来の時間スイッチは通話メモリ１、保持
メモリ２、及び第１図には示されていないカウンタから
構成され、カウンタからの出力をアドレスとした一定順
序での通話メモリ１への入力データの書込み即ちシーケ
ンシャルライトと、保持メモリ２の出力をアドレスとし
た任意のアドレスによる読出し即ちランダムリードを繰
り返すことにより、入力データの時間順序の交換を行っ
ていた。これはメモリで実現されるために、Ｉ、Ｓ■核
技術適しており、近年のＬ Ｓ Ｉ技術の進歩とともに
急速に発展してきたものである。
しかし、上記メモリを用いたスイッチでは、スイッチの
スループットがメモリのサイクルタイムにより制約され
てしまう。メモリのサイクルタイムは、レジスタや論理
ゲートの動作時間に比べると低速であり、しかも、記憶
容量を増加するほどサイクルタイムは増大する傾向にあ
る。一方、時間スイッチの処理能力を向上させるには、
メモリの大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用（・た従
来の時間スイッチでは、処理能力を向上させることが極
めて困難であった。
スループットがメモリのサイクルタイムにより制約され
てしまう。メモリのサイクルタイムは、レジスタや論理
ゲートの動作時間に比べると低速であり、しかも、記憶
容量を増加するほどサイクルタイムは増大する傾向にあ
る。一方、時間スイッチの処理能力を向上させるには、
メモリの大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用（・た従
来の時間スイッチでは、処理能力を向上させることが極
めて困難であった。
本発明は上記従来の問題点を解決し、少な（・金物量で
スループットの高い時間スイッチを実現することにある
。
スループットの高い時間スイッチを実現することにある
。
上記の目的を達成するため、本発明は通話メモリをシフ
トレジスタとパイプライン化したマルチプレクサで構成
して、シーケンシャルライトとランダムリードを同時に
実行できるようにし、その動作速度がレジスタの動作速
度で定まるようにしたものである。
トレジスタとパイプライン化したマルチプレクサで構成
して、シーケンシャルライトとランダムリードを同時に
実行できるようにし、その動作速度がレジスタの動作速
度で定まるようにしたものである。
第２図は本発明の原理構成図で、便宜上、４多重の時間
スイッチを示している。第２図中、】１は＃１〜４に４
のアドレスで区別される４段のシフトレジスタ、１２は
記憶機能付きマルチプレクサ、１３は保持メモリである
。記憶機能付きマルチプレクサ１２は４個のデータを記
憶するラッチ１２−１と、保持メモリ１３から供給され
るアドレス情報ＡＤＲに従って４つの入力データのうち
から１つを選んで出力するマルチプレクサ１２−２、及
びマルチプレクサ１２−２の出力データを保持するラッ
チ１２−３から成る。シフトレジスタ１１、ラッチ１２
−３、保持メモリ１３はクロックパルスＣＬ Ｋで動作
し、ラッチ１２−１はクロックパルスＣＬＫの４倍の周
ａをもつフレームパルスＦＰで動作スル。
スイッチを示している。第２図中、】１は＃１〜４に４
のアドレスで区別される４段のシフトレジスタ、１２は
記憶機能付きマルチプレクサ、１３は保持メモリである
。記憶機能付きマルチプレクサ１２は４個のデータを記
憶するラッチ１２−１と、保持メモリ１３から供給され
るアドレス情報ＡＤＲに従って４つの入力データのうち
から１つを選んで出力するマルチプレクサ１２−２、及
びマルチプレクサ１２−２の出力データを保持するラッ
チ１２−３から成る。シフトレジスタ１１、ラッチ１２
−３、保持メモリ１３はクロックパルスＣＬ Ｋで動作
し、ラッチ１２−１はクロックパルスＣＬＫの４倍の周
ａをもつフレームパルスＦＰで動作スル。
第２図の動作を説明するためのタイミングチャートを第
３図に示す。第３図に示されたフレームにおいて、Ｂ１
〜Ｂ４の入力データＤｉｎが、前フレームでシフトレジ
スタ１１に取り込まれたＡ１〜Ａ−１に続いてクロック
パルスＣＬ Ｋの１クロツクに１個ずつシフトレジスタ
１１に順次入力される。
３図に示す。第３図に示されたフレームにおいて、Ｂ１
〜Ｂ４の入力データＤｉｎが、前フレームでシフトレジ
スタ１１に取り込まれたＡ１〜Ａ−１に続いてクロック
パルスＣＬ Ｋの１クロツクに１個ずつシフトレジスタ
１１に順次入力される。
一方、シフトレジスタ１１の＃１〜＃４に記憶されてい
るデータＡ１〜Ａ４ば、フレームパルスＦＰによりラッ
チ１２−１に同時に取り込まれる。本フレームにおいて
、保持メモリ１３はアドレスＡＤＲをクロックパルスＣ
Ｌ Ｋに従って＃３ 、＃１、−＃：４ 。
るデータＡ１〜Ａ４ば、フレームパルスＦＰによりラッ
チ１２−１に同時に取り込まれる。本フレームにおいて
、保持メモリ１３はアドレスＡＤＲをクロックパルスＣ
Ｌ Ｋに従って＃３ 、＃１、−＃：４ 。
＃２と出力するとする。このアドレスＡ、 Ｄ ｒｔに
従ってマルチプレクサ１２−２は対応するデータＡ３、
ＡＩ、Ａ４．Ａ２を順次ラッチ１２−３を介して出力す
る。従って、このフレームにおいては、データ８１〜Ｂ
４の書込みと、Ａ１−Ａ４の読出しが同時に実行される
。
従ってマルチプレクサ１２−２は対応するデータＡ３、
ＡＩ、Ａ４．Ａ２を順次ラッチ１２−３を介して出力す
る。従って、このフレームにおいては、データ８１〜Ｂ
４の書込みと、Ａ１−Ａ４の読出しが同時に実行される
。
第４図は第２図を発展させた本発明の一実施例で、１２
多重の時間スイッチ回路の例を示したものである。なお
、本実施例ではデータのビット数を１ビツトとして説明
するが、８ビツトのデータならここに示す回路を８個設
ければよく、本発明は任意のビット数のデータに対して
適用できることは言うまでもない。
多重の時間スイッチ回路の例を示したものである。なお
、本実施例ではデータのビット数を１ビツトとして説明
するが、８ビツトのデータならここに示す回路を８個設
ければよく、本発明は任意のビット数のデータに対して
適用できることは言うまでもない。
第４図において、２１は１２段シフトレジスタ、２２は
１２ビツトラツチ、２３〜３１は２つの入力データのう
ちのいずれか一方を制御信号に従って出力する２人′カ
マルチプレクサ、３２は３つの入力データのうちのいず
れが一方を制御信号に従って出力する３人カマルチプレ
クサ、３２〜４１は２３〜３２のマルチプレクサをパイ
プライン化するため−の遅延素子で、各々シフトレジス
タ２２の１ビツト分と同じ回路で構成される。４２はレ
ジスタ、４３は２段のシフトレジスタであり、やはり、
マルチプレクサをパイプライン化する際に制御信号に遅
延を与えるものである。４４、／１５は１ビツトデコー
ダ、４６は２ビツトデコーダである。４７は循還形シフ
トレジスタであり、ランダムアドレスを格納する保持メ
モリの機能をもっている。４８は１ビツトのラッチであ
る。
１２ビツトラツチ、２３〜３１は２つの入力データのう
ちのいずれか一方を制御信号に従って出力する２人′カ
マルチプレクサ、３２は３つの入力データのうちのいず
れが一方を制御信号に従って出力する３人カマルチプレ
クサ、３２〜４１は２３〜３２のマルチプレクサをパイ
プライン化するため−の遅延素子で、各々シフトレジス
タ２２の１ビツト分と同じ回路で構成される。４２はレ
ジスタ、４３は２段のシフトレジスタであり、やはり、
マルチプレクサをパイプライン化する際に制御信号に遅
延を与えるものである。４４、／１５は１ビツトデコー
ダ、４６は２ビツトデコーダである。４７は循還形シフ
トレジスタであり、ランダムアドレスを格納する保持メ
モリの機能をもっている。４８は１ビツトのラッチであ
る。
シフトレジスタ２１はクロックパルスｃ Ｌ Ｋ ｉ
ｖｃ従って入力データＤｉｎを取り込み、次段ヘシフト
する周知のシフトレジスタである。ラッチ２２はフレー
ムパルスＦＰに従って２１のシフトレジスタ全段のデー
タを同時に取り込み、保持する。このラッチ２２の出力
はマルチプレクサ２３〜２８の各入力端に接続される。
ｖｃ従って入力データＤｉｎを取り込み、次段ヘシフト
する周知のシフトレジスタである。ラッチ２２はフレー
ムパルスＦＰに従って２１のシフトレジスタ全段のデー
タを同時に取り込み、保持する。このラッチ２２の出力
はマルチプレクサ２３〜２８の各入力端に接続される。
マルチプレクサ２３〜２８は各々共通の制御信号Ｓ１に
従い、２人力のうちのいずれが一方を選択して出力する
。この出力は、クロックパルスＣＴ、 Ｋ １に従って
動作するレジスタ３３〜３８に取り込まれる。レジスタ
３３．３１１はマルチプレクサ２９に、レジスタ３５．
３６はマルチプレクサ３０に、レジスタ３７．３８はマ
ルチプレクサ３１に接続される。
従い、２人力のうちのいずれが一方を選択して出力する
。この出力は、クロックパルスＣＴ、 Ｋ １に従って
動作するレジスタ３３〜３８に取り込まれる。レジスタ
３３．３１１はマルチプレクサ２９に、レジスタ３５．
３６はマルチプレクサ３０に、レジスタ３７．３８はマ
ルチプレクサ３１に接続される。
これらマルチプレクサ２９〜３】は共通の制御信号Ｓ２
に従って、２人力のうちのいずれか一方を出力する。こ
の出力はクロックパルスＣＴ、に１に従って動作するレ
ジスタ３９〜４１ニ各々記憶される。レジスタ３９〜４
１の出力は３人カマルチプレクサ３２に接続される。マ
ルチプレクサ３２は制御信号Ｓ３に従って３入力データ
のうちのいずれか１つを選択して出力する。循還形シフ
トレジスタ（保持メモリ）４７には１２段のシフトレジ
スタ２１のいずれかの段を指定する４ビツトのアドレス
情報が任意の順番に１２１個格納されており、クロック
ＣＬＫ １に従って出力される。このアドレスは、マル
チプレクサのパイプライン段数に対応して３つの部分ア
ドレスＡ１（１ビツト）、Ａ２（１ビツト）、Ａ、３（
２ビツト）に分割される。最下位の部分アドレスＡ１は
デコーダ４４でデフ−上゛され、制御信号Ｓ１として、
第１段のマルチプレクサ群２３〜２８に供給される。次
の位の部分アドレスＡ２はクロックパルスｃＬＫｌで駆
動されるレジスタ４２を介してデコーダ４５でデコード
され、制御信号ｓ２として、第２段のマルチプレクサ群
２９〜３１に供給される。最上位の部分アドレスＡ３は
クロックパルスＣＬ Ｋ １で４駆動される２段のシフ
トレジスタ４３を介してデコーダ４６でデコードされ、
制御信号ｓ３として、第３段のマルチプレクサ３２に供
給される。
に従って、２人力のうちのいずれか一方を出力する。こ
の出力はクロックパルスＣＴ、に１に従って動作するレ
ジスタ３９〜４１ニ各々記憶される。レジスタ３９〜４
１の出力は３人カマルチプレクサ３２に接続される。マ
ルチプレクサ３２は制御信号Ｓ３に従って３入力データ
のうちのいずれか１つを選択して出力する。循還形シフ
トレジスタ（保持メモリ）４７には１２段のシフトレジ
スタ２１のいずれかの段を指定する４ビツトのアドレス
情報が任意の順番に１２１個格納されており、クロック
ＣＬＫ １に従って出力される。このアドレスは、マル
チプレクサのパイプライン段数に対応して３つの部分ア
ドレスＡ１（１ビツト）、Ａ２（１ビツト）、Ａ、３（
２ビツト）に分割される。最下位の部分アドレスＡ１は
デコーダ４４でデフ−上゛され、制御信号Ｓ１として、
第１段のマルチプレクサ群２３〜２８に供給される。次
の位の部分アドレスＡ２はクロックパルスｃＬＫｌで駆
動されるレジスタ４２を介してデコーダ４５でデコード
され、制御信号ｓ２として、第２段のマルチプレクサ群
２９〜３１に供給される。最上位の部分アドレスＡ３は
クロックパルスＣＬ Ｋ １で４駆動される２段のシフ
トレジスタ４３を介してデコーダ４６でデコードされ、
制御信号ｓ３として、第３段のマルチプレクサ３２に供
給される。
第５図は第４図の動作を説明するためのタイミングチャ
ートである。フレームパルスＦＰがフレームの区切りを
示しており、各フレームで１２個のデータのシフトレジ
スタ２■への取り込みと、前フレームに取り込まれてい
た１２個のデータの読出しが行われる。ＣＬ Ｋ １の
１〜１２０間ではデータ１）１〜ｌ〕１２がシフトレジ
スタ２１に取り込まれる（第５図Ｃ）。同様にＣＬ Ｋ
１の１３〜２４の間にデータ０１〜ｃ１２、ＣＬ Ｋ
１の２５〜３６の間にデータ（１１〜ｄ １２が取り
込まれる。ＣＬ Ｋ １の第１２番目でフレームパルス
ＦＰが発生し、前のフレームでシフトレジスタ２１に取
り込まれていたデータｌ） １〜ｂ１２をラッチ２２に
取り込む（第５図Ｄ）。同様にＣＬ Ｋ １の第２４番
目でデータｃ１〜ｃ １２を取り込む。
ートである。フレームパルスＦＰがフレームの区切りを
示しており、各フレームで１２個のデータのシフトレジ
スタ２■への取り込みと、前フレームに取り込まれてい
た１２個のデータの読出しが行われる。ＣＬ Ｋ １の
１〜１２０間ではデータ１）１〜ｌ〕１２がシフトレジ
スタ２１に取り込まれる（第５図Ｃ）。同様にＣＬ Ｋ
１の１３〜２４の間にデータ０１〜ｃ１２、ＣＬ Ｋ
１の２５〜３６の間にデータ（１１〜ｄ １２が取り
込まれる。ＣＬ Ｋ １の第１２番目でフレームパルス
ＦＰが発生し、前のフレームでシフトレジスタ２１に取
り込まれていたデータｌ） １〜ｂ１２をラッチ２２に
取り込む（第５図Ｄ）。同様にＣＬ Ｋ １の第２４番
目でデータｃ１〜ｃ １２を取り込む。
一方、保持メモリ４７からは前フレームに取り込まれた
データに対する読出しアドレスがＣＬ Ｋ １に同期し
て送出される。例えばＣＬ Ｋ ｌの第１２番目からの
１２サイクルの間に、データｂｌ−ｂ１２を読出するた
めのランダムなアドレスｂＡ−ｂＬが送出される。これ
らのアドレスのうちｂＡに注目すると、まずその最下位
部分アドレスｂＡｌのデコード信号８１（第５図Ｅ）は
、マルチプレクサｎ〜あに入力され、各マルチプレクサ
２３〜２８で選択されたデータ（＋）ＡＩ）がレジスタ
３３〜３８ Ｋ取り込まれる（第５図１−Ｉ ）。すな
わち、ラッチ２２内のｂ１〜ｂ １２のデータの中から
まず６個が選択されてレジスタ３３〜３８に保持される
。部分アドレスｂＡ２は１クロツク遅延した後、デコー
ダ４５に供給されてデコード信号Ｓ２となる（第５図Ｆ
）。この信号により、マルチプレクサ２９〜３】でデー
タ（ｂＡ２）が選択され、レジスタ３９〜４１に取り込
まれる（第５図１）。従って、レジスタ３９〜４１には
ｂ１〜ｂ１２のデータのうち、部分アドレスｂＡ１、ｂ
Ａ２で選ばれた３個のデータが保持される。最上位部分
アドレスはさらに１クロツク遅延した後、デコーダに供
給され、デコード信号Ｓ３となる（第５図Ｇ）。この信
号によりマルチプレクサ３２ではレジスタ３９〜４１に
格納されている３つのデータ（ｂＡ２）の中からいずれ
が１つが選択されることになる。
データに対する読出しアドレスがＣＬ Ｋ １に同期し
て送出される。例えばＣＬ Ｋ ｌの第１２番目からの
１２サイクルの間に、データｂｌ−ｂ１２を読出するた
めのランダムなアドレスｂＡ−ｂＬが送出される。これ
らのアドレスのうちｂＡに注目すると、まずその最下位
部分アドレスｂＡｌのデコード信号８１（第５図Ｅ）は
、マルチプレクサｎ〜あに入力され、各マルチプレクサ
２３〜２８で選択されたデータ（＋）ＡＩ）がレジスタ
３３〜３８ Ｋ取り込まれる（第５図１−Ｉ ）。すな
わち、ラッチ２２内のｂ１〜ｂ １２のデータの中から
まず６個が選択されてレジスタ３３〜３８に保持される
。部分アドレスｂＡ２は１クロツク遅延した後、デコー
ダ４５に供給されてデコード信号Ｓ２となる（第５図Ｆ
）。この信号により、マルチプレクサ２９〜３】でデー
タ（ｂＡ２）が選択され、レジスタ３９〜４１に取り込
まれる（第５図１）。従って、レジスタ３９〜４１には
ｂ１〜ｂ１２のデータのうち、部分アドレスｂＡ１、ｂ
Ａ２で選ばれた３個のデータが保持される。最上位部分
アドレスはさらに１クロツク遅延した後、デコーダに供
給され、デコード信号Ｓ３となる（第５図Ｇ）。この信
号によりマルチプレクサ３２ではレジスタ３９〜４１に
格納されている３つのデータ（ｂＡ２）の中からいずれ
が１つが選択されることになる。
これが（ｂＡ３）としてラッチ２７に徨持され、外部に
出力される。
出力される。
以上の動作は、アドレスｂＢ・旧旧・・ｂＬ・・・に対
しテ連続的に行われる。即ち、マルチプレクサのパイプ
ライン化により、ランダムアドレスの読出しがシフトレ
ジスタへの入力データの取り込みと同じ周期で並行して
実行される。しかもシフトレジスタへのデータの取り込
みはシーケンシャルライトに等しいので、シーケンシャ
ルライト、ランダムリードによる時間スイッチ機能を有
することは明らかである。
しテ連続的に行われる。即ち、マルチプレクサのパイプ
ライン化により、ランダムアドレスの読出しがシフトレ
ジスタへの入力データの取り込みと同じ周期で並行して
実行される。しかもシフトレジスタへのデータの取り込
みはシーケンシャルライトに等しいので、シーケンシャ
ルライト、ランダムリードによる時間スイッチ機能を有
することは明らかである。
なお、第４図の実施例において、パイプライン化するた
めに用いられているレジスタ３３〜４１はいずれもシフ
トレジスタ２１の１ビット分と同じ機能をもち、逆相の
クロックで動作する２個のラッチから成る。即ち、前段
ラッチでデータを取り込んでいる間は、後段ラッチは既
に取り込んであるデータを保持している。この前段のラ
ッチを前段のマルチプレクサ、後段のラッチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプレクサ
は、その入力端及び出力端に各々ラッチのついた同一構
成の回路モジュールとなる。例えばマルチプレクサ２３
とラッチ２２とレジスタ３３の前段ラッチから成る記憶
機能付きマルチプレクサａ１マルチプレクサ２９とレジ
スタ３３及び３４の後段ラッチとレジスタ３９の前段ラ
ッチから成る記憶機能付きマルチプレクサｂ１マルチプ
レクサ３２とレジスタ３９〜羽の後段ラッチとランチ４
８から成る記憶機能付きマルチプレクサＣとみることが
できる。
めに用いられているレジスタ３３〜４１はいずれもシフ
トレジスタ２１の１ビット分と同じ機能をもち、逆相の
クロックで動作する２個のラッチから成る。即ち、前段
ラッチでデータを取り込んでいる間は、後段ラッチは既
に取り込んであるデータを保持している。この前段のラ
ッチを前段のマルチプレクサ、後段のラッチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプレクサ
は、その入力端及び出力端に各々ラッチのついた同一構
成の回路モジュールとなる。例えばマルチプレクサ２３
とラッチ２２とレジスタ３３の前段ラッチから成る記憶
機能付きマルチプレクサａ１マルチプレクサ２９とレジ
スタ３３及び３４の後段ラッチとレジスタ３９の前段ラ
ッチから成る記憶機能付きマルチプレクサｂ１マルチプ
レクサ３２とレジスタ３９〜羽の後段ラッチとランチ４
８から成る記憶機能付きマルチプレクサＣとみることが
できる。
第６図に記憶機能付きマルチプレクサをＭＯＳトランジ
スタで構成した回路例を示す。第６図（ａ）はマスクラ
ンチ５０、マルチプレクサ５１、スレーブラッチ５２を
各々穂立に設けたもので、いずれも周知の回路である。
スタで構成した回路例を示す。第６図（ａ）はマスクラ
ンチ５０、マルチプレクサ５１、スレーブラッチ５２を
各々穂立に設けたもので、いずれも周知の回路である。
マスタラッチ５０はトランスファゲートＴ１とインバー
タ■１、及びトランスフアゲ−）Ｔ２とインバータ１２
から成る２個のダイナミック形ラッチである。入力デー
タＩＮＩ及びＩＮ２は、クロックφによりトランスファ
ゲートＴ１、Ｔ２が導通したときに、各々インバータ■
１、■２のゲート容量にとり込まれ保持される。
タ■１、及びトランスフアゲ−）Ｔ２とインバータ１２
から成る２個のダイナミック形ラッチである。入力デー
タＩＮＩ及びＩＮ２は、クロックφによりトランスファ
ゲートＴ１、Ｔ２が導通したときに、各々インバータ■
１、■２のゲート容量にとり込まれ保持される。
このデータは、トランスフアゲ−）Ｔ３、Ｔ４がら成る
２人カマルチプレクサ５１によって、いずれか一方が選
択され、スレーブラッチ５２に入力される。スレーブラ
ッチ５２は、トランスファゲートＴ５とインバータ■３
がら成り、マスタラッチ５ｏのクロックφとは逆相のク
ロックｊにより駆動されて、データを取り込み保持する
。このスレーブラッチ５２のトランスファゲートＴ５は
、５１のマルチプレクサＴ３、Ｔ４への選択信号Ａ１Ｂ
を、クロック信号岡と同期した信号Ａ−ａ及びＢ−岡と
することにより、省略することもできる。第６図（１）
）の回路例はこれを示したものである。
２人カマルチプレクサ５１によって、いずれか一方が選
択され、スレーブラッチ５２に入力される。スレーブラ
ッチ５２は、トランスファゲートＴ５とインバータ■３
がら成り、マスタラッチ５ｏのクロックφとは逆相のク
ロックｊにより駆動されて、データを取り込み保持する
。このスレーブラッチ５２のトランスファゲートＴ５は
、５１のマルチプレクサＴ３、Ｔ４への選択信号Ａ１Ｂ
を、クロック信号岡と同期した信号Ａ−ａ及びＢ−岡と
することにより、省略することもできる。第６図（１）
）の回路例はこれを示したものである。
以上説明したように、本発明によれば、シーケンシャル
ライトがシフトレジスタで行われ、ランダム読び出しが
レジスタとマルチプレクサによるパイプラインマルチプ
レクサで行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリのサイク
ルタイムに比べて極めて高速である。しかも、書込みと
読出しが同時に実行できることがら、所要サイクル数が
、書込みと読出しを別々に行うメモリに比べて半分です
む。更にレジスタ、ラッチ等の記憶回路は、毎サイクル
あるいは毎フレーム、データが書込まれるので、ダイナ
ミック回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能付きマ
ルチプレクサモジュールなくり返し並べて実現できるの
で、設計が ゛容易で、かつ、高密度に集積でき
るためＬ Ｓ Ｉに適している。すなわち従来のメモリ
では不可能な高速化と大規模化とが同時に達成され、デ
ィジタル交換機の小形化、低電力化、・−経済化を促進
するとり一５利点を有する。
ライトがシフトレジスタで行われ、ランダム読び出しが
レジスタとマルチプレクサによるパイプラインマルチプ
レクサで行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリのサイク
ルタイムに比べて極めて高速である。しかも、書込みと
読出しが同時に実行できることがら、所要サイクル数が
、書込みと読出しを別々に行うメモリに比べて半分です
む。更にレジスタ、ラッチ等の記憶回路は、毎サイクル
あるいは毎フレーム、データが書込まれるので、ダイナ
ミック回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能付きマ
ルチプレクサモジュールなくり返し並べて実現できるの
で、設計が ゛容易で、かつ、高密度に集積でき
るためＬ Ｓ Ｉに適している。すなわち従来のメモリ
では不可能な高速化と大規模化とが同時に達成され、デ
ィジタル交換機の小形化、低電力化、・−経済化を促進
するとり一５利点を有する。
第１図は従来の時間スイッチ回路を示す図、第２図は本
発明の原理構成図、第３図は第２図の動作を説明するた
めのタイミング図、第４図は本発明の一実施例の構成図
、第５図は第４図の動作を説明するためのタイミング図
、第６図は記憶機能付きマルチプレクサの回路例を示す
図である。 １１・・°シフトレジスタ、１２・・・記憶機能付きマ
ルチ第２図 １１
発明の原理構成図、第３図は第２図の動作を説明するた
めのタイミング図、第４図は本発明の一実施例の構成図
、第５図は第４図の動作を説明するためのタイミング図
、第６図は記憶機能付きマルチプレクサの回路例を示す
図である。 １１・・°シフトレジスタ、１２・・・記憶機能付きマ
ルチ第２図 １１
Claims (2)
- （１） 時分割多重化されて入力されるデータを入力
順に従って記憶し、それを外部より供給されるアドレス
に従って読み出す第１手段と、前記第１手段にアドレス
を供給する第２手段とからなり、前記時分割多重化され
て入力されるデータを該入力時の順番とは異なる順番で
出力する時間スイッチ回路において、前記第１手段を、
前記時分割多重化されて入力されるデータを順次記憶す
るシフトレジスタと、前記シフトレジスタに記憶された
データを複数個並列にラッチし、前記第２手段より供給
されるアドレスに従って１個ずつ選択して出力する記憶
機能付きマルチプレクサとで構成したことを特徴とする
時間スイッチ回路。 - （２） 前記記憶機能付きマルチプレクサは、小規模
の記憶機能付きマルチプレクサモジュールをトリー状、
多段に接続して構成し、各段をパイプライン動作せしめ
ることを特徴とする特許請求の範囲第１項の時間スイッ
チ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
| US06/525,566 US4538260A (en) | 1982-08-30 | 1983-08-22 | Electronic time switch |
| FR8313784A FR2532506B1 (fr) | 1982-08-30 | 1983-08-26 | Dispositif electronique de commutation temporelle, notamment pour central telephonique numerique |
| DE19833331043 DE3331043A1 (de) | 1982-08-30 | 1983-08-29 | Elektronischer zeitschalter |
| CA000435637A CA1191211A (en) | 1982-08-30 | 1983-08-30 | Electronic time switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940797A true JPS5940797A (ja) | 1984-03-06 |
| JPH0129352B2 JPH0129352B2 (ja) | 1989-06-09 |
Family
ID=15494213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15031082A Granted JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241456A (ja) * | 1985-03-31 | 1985-11-30 | 菊地 真 | 加温療法用アプリケ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
-
1982
- 1982-08-30 JP JP15031082A patent/JPS5940797A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241456A (ja) * | 1985-03-31 | 1985-11-30 | 菊地 真 | 加温療法用アプリケ−タ |
| JPH0244229B2 (ja) * | 1985-03-31 | 1990-10-03 | Makoto Kikuchi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0129352B2 (ja) | 1989-06-09 |
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