JP2512950Y2 - Ｉｃ試験装置 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案はIC試験装置に関し、特にAD変換器のような
アナログ系を含むICの試験装置に関する。

「従来の技術」 第４図に従来のIC試験装置の概要を示す。

図中１はタイミング発生器、２はパターン発生器、３
はフォーマッタ、４はパルサ、５はピンドライバ、６は
被試験素子、７はレベル比較器をそれぞれ示す。

タイミング発生器１はフォーマッタ３で必要とする複
数のタイミングパルスを出力する。このタイミング信号
の周波数及び各タイミング信号間の位相差等は被試験素
子６の規格によって予め決められる。従ってタイミング
発生器１に周波数位相差等に関する各数値が設定され、
決められた周波数と位相差を持つ複数のタイミング信号
がフォーマッタ３に与えられる。

フォーマッタ３はパターン発生器２からディジタル信
号で与えられるパターンデータとタイミング信号に従っ
て被試験素子６の各ピンに与えるべき信号に対応するパ
ターン信号を出力する。

フォーマッタ３から出力されるパターン信号はパルサ
４においてその立上り又は立下りのタイミングで幅が狭
いパルスに変換され、この細いパルスがピンドライバ５
に与えられ、ピンドライバ５で被試験素子６の各ピンに
与えるパターン信号に変換され、このパターン信号が被
試験素子６の各ピンに与えられる。

被試験素子６のパターン信号に対する応答出力信号は
レベル比較器７に与えられ、このレベル比較器７で例え
ば被試験素子６がメモリのような場合は、出力信号が正
規のＨ論理レベル及びＬ論理レベルを持っているか否か
を判定し、その判定結果をフォーマッタ３に設けられた
論理比較器3Aに与え、論理比較器3Aにおいてパターン発
生器２から出力される期待値パターン信号と比較し、不
一致を検出したとき不良と判定する。

被試験素子６が例えばAD変換器のようなアナログ系の
素子の場合は被試験素子６の入力端子に同期したアナロ
グ信号源から例えば階段波状に変化するアナログ電圧波
形を入力する。被試験素子６はそのアナログ電圧をクロ
ックパルスに同期してディジタル信号に変換し、出力ピ
ンからディジタル信号を出力する。このディジタル信号
をレベル比較器７でパルサ４から与えられるストローブ
パルスSTのタイミングで論理レベルが正常か否かを判定
し、論理レベルが正常であれば論理比較器3Aでディジタ
ル値が正常か否かを比較判定し、不一致が検出されると
不良と判定する。

以上が従来のIC試験装置の概要である。

「考案が解決しようとする問題点」 ところでタイミング信号発生器１から出力されるタイ
ミング信号にジッタが含まれる欠点がある。この欠点は
被試験素子６がメモリのようなディジタル素子の場合は
大きな問題にならないが、特にAD変換器のようにアナロ
グ回路を含む場合はジッタによる影響が大きい。

つまり被試験素子６がAD変換器である場合、入力ピン
には第５図に示すようなアナログ波形信号SAと、このア
ナログ波形信号SAをサンプリングするクロックパルスSP
が与えられる。このクロックパルスSPの位相がジッタに
よって変動したとすると、そのサンプリング点がジッタ
によってΔｔだけ変動し、各サンプリング点t₀,t₁,t₂,t
₃…において誤差ΔＶが発生するからである。

ここでタイミング発生器１においてジッタが発生する
理由を簡単に説明する。

タイミング発生器１は被試験素子６の規格に応じてこ
れが発生するタイミング信号の周波数がこまかいピッチ
で変更できることが要求される。

このために第６図に示すような構造のタイミング発生
回路が用いられる。

このタイミング発生回路は可変分周器８と、この可変
分周器８の出力側に設けた互に遅延時間が異なる複数の
遅延素子9,10,11と、可変分周器８と出力端子12との間
の遅延時間を切替る複数のスイッチ13,14,15と、このス
イッチ9,10,11を可変分周器８からパルスが出力される
毎に切替えて遅延時間を累積させる制御を行なうカウン
タ16と、或る周期毎に可変分周器８に入力されるクロッ
クパルスを間引くために設けたゲート17とによって構成
される。

このタイミング発生回路の動作を第７図を用いて説明
する。

入力端子18に第７図Ａに示すクロックパルスCPが与え
られる。ゲート17はカウンタ16がオーバーフローしない
状態では開に制御されている。従ってクロックパルスCP
はそのまま可変分周器８に入力される。可変分周器８は
この例では1/6の分周比に設定されている場合を示す。
従ってクロックパルスCPが６個入力される毎にパルスを
１個出力する。

クロックパルスCPの周期T₀が例えば８ナノ秒であった
とすると、可変分周器８から出力されるパルスの周期は
８×６＝48ナノ秒となり、これは20.83MHzに相当する周
波数となる。

ここでスイッチ13,14,15を開閉制御し、可変分周器８
がパルスを１個出力する毎に遅延時間を２ナノ秒ずつ増
加させる制御を行なったとすると、出力端子12に出力さ
れる出力パルスP₀の周期は48＋２＝50ナノ秒となり、こ
れは20MHzの周波数となる。このようにして遅延時間を
最低１ナノ秒間隔で変化させた場合は出力端子12に出力
される出力パルスP₀の周期を１ナノ秒ずつ変化させるこ
とができ、よって周波数をわずかずつ変化させることが
でき、被試験素子６の規格に対応した周波数を持つタイ
ミング信号を出力できるようにしている。

然るにこのように構成したタイミング発生回路によれ
ば複数の遅延素子を切替えて使用する構造のため、各遅
延素子の遅延時間は少なからずバラツキを持っているか
ら出力端子12から出力される出力パルスP₀にジッタが発
生する。

また第８図に示すようにタイミング発生器１から出力
される複数のタイミング信号B1,C1,B2,C2によって一つ
のパターン信号PPを生成する動作をフォーマッタ３で行
なっているが、このようにして生成したパターン信号PP
もジッタを持つことになる。

従来ジッタを除去する方法としてジッタを含む信号の
周波数と等しい周波数を持つクロックパルス等によって
ジッタを含む信号を打抜いて整時し、これによってジッ
タを除去する方法があるが、タイミング発生器が上述し
たようにタイミングパルスの周波数をわずかずつ変更で
きる特殊な構造によってクロックパルスを得るものであ
るから、このように周波数を変更することができ、然も
ジッタを含まないクロックパルスを他の方法（ジッタが
発生しない方法）で得ることはできない。従ってタイミ
ング発生器が発生するタイミングクロックと同じ周波数
のクロックパルスを得ることができないから、整時によ
ってジッタを除去することはできない。

「問題点を解決するための手段」 この考案では少なくともフォーマッタ３の出力側にジ
ッタ除去回路を設け、このジッタ除去回路によってジッ
タを除去した信号をパルサ４を通じてピンドライバ５に
与える構造とするものである。

ジッタ除去回路はフェイズロックループによって構成
し、フェイズロックループのフライホイール効果を利用
してジッタを除去する。

従ってこの考案によればタイミング発生器から出力さ
れるタイミングパルスの周波数がわずかなピッチで変更
されても、ジッタ除去回路はその周波数に応動して追従
し、ジッタを除去した信号を出力する。

この結果被試験素子の規格に応じてタイミング信号の
周波数が任意の周波数に設定されても、その周波数を持
ち、然もジッタを含まないパターン信号を得ることがで
き、例えばAD変換器のような被試験素子を精度よく試験
することができる。

「実施例」 第１図にこの考案の一実施例を示す。図中第４図と対
応する部分には同一符号を付し、その重複説明は省略す
るが、この考案においてはフォーマッタ３の出力側にジ
ッタ除去回路21を介挿する。この例ではフォーマッタ３
から出力されるパターン信号に含まれるジッタを除去
し、ジッタを除去したパターン信号をパルサ４に入力す
るように構成した場合を示す。

ジッタ除去回路21は例えば第２図に示すようにフェイ
ズロックループ22を用いて構成することができる。

つまり入力端子23にジッタを含むパターン信号24を供
給する。このパターン信号24は可変分周器25を通じてフ
ェイズロックループ22に供給する。フェイズロックルー
プ22は周知のように位相比較器22Aと、低域通過波器2
2Bと、電圧制御発振器22Cと、分周器22Dとによって構成
され、分周器22Dから出力される信号と可変分周器25か
ら入力される信号の位相差がゼロとなるように電圧制御
発振器22Cの発振周波数が制御される。尚この例では位
相比較器22Aと低域通過波器22Bの間にアナログ加算器
22Eを設け、このアナログ加算器22Eに位相調整用電圧信
号Ｅを与えることにより、電圧制御発振器22Cの発振位
相が入力信号の位相に追従できるように構成した場合を
示す。

電圧制御発振器22Cの発振出力信号がフェイズロック
ループ22の出力信号として取出され、この出力信号が必
要に応じてＤ型フリップフロップ26のクロック端子CKに
与える。このＤ型フリップフロップ26のデータ端子Ｄに
パターン信号24を与え、出力端子Ｑに得られる信号をジ
ッタ除去回路21の出力端子27に出力する。

可変分周器25はパターン信号24の周波数がフェイズロ
ックループ22のロックレンジから外れる場合に、その分
周比が変更され、フェイズロックループ22に入力するパ
ターン信号の周波数を常にフェイズロックループ22のロ
ックレンジ内に入るように調整することに用いられる。

Ｄ型フリップフロップ26は入力されるパターン信号24
と出力されるパターン信号28の大まかな位相オフセット
をキャンセルする。またフェイズロックループ22内の遅
延回路22Fは入力されるパターン信号24と出力されるパ
ターン信号28の間の細かな位相オフセットを除去する。

このように入力されるパターン信号24をフェイズロッ
クループ22を通じて取出すことによって出力端子27から
出力されるパターン信号28はフェイズロックループ22の
フライホイール効果によってジッタが除去され、立上り
及び立下りのタイミングがゆれ動くことはない。

よって被試験素子がAD変換器であった場合でもサンプ
リングを行なうクロックパルスの周期がゆれ動くことが
ないからAD変換器のような素子でも精度よく試験を行な
うことができる。

「変形実施例」 第３図はこの考案の変形実施例を説明するためのブロ
ック図を示す。

この例ではパルサ４に与えるパターン信号の中のクロ
ック成分だけをジッタ除去回路21に通し、クロック成分
だけジッタを除去するように構成したものである。

つまり被試験素子６がAD変換器又はDA変換器であった
場合は、第５図で説明したようにクロックパルスt₀,t₁,
t₂,t₃…にジッタを含まなければ誤差ΔＶは発生しな
い。よって最低限クロックパルス系だけジッタを除去す
れば正しくAD変換器又はDA変換器の動作を試験すること
ができる。

「考案の効果」 以上説明したようにこの考案によればジッタの発生が
避けきれないタイミング発生器を用いても、ジッタ除去
装置をフォーマッタとパルサの間に介挿することにより
フォーマッタからパルスに送られるパターン信号に含ま
れるジッタを除去することができる。

よってAD変換器のような被試験素子を精度よく試験す
ることができる。

またジッタ除去装置をフェイズロックループによって
構成すれば与えられるパターン信号の周波数に追従（直
流的な変化に対して追従すると言う意味）し、高速度で
変化するジッタは除去される。よってタイミング発生器
の周波数設定値に対して無調整で追従して動作し、使用
に際して操作が容易である利点も得られる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示すブロック図、第２図
はこの考案に用いるジッタ除去装置の一例を説明するた
めのブロック図、第３図はこの考案の変形実施例を示す
ブロック図、第４図は従来のIC試験装置の概要を説明す
るためのブロック図、第５図は従来のIC試験装置の欠点
を説明するための波形図、第６図はこのタイミング信号
発生器の構造を説明するためのブロック図、第７図はタ
イミング信号発生器の動作を説明するための波形図、第
８図は従来の技術の欠点を説明するための波形図であ
る。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】A.互に遅延時間が異なる複数の遅延素子を
   縦続接続して構成され、この縦続接続数を切替えて使用
   することによって可変分周器から一定の周期で出力され
   るパルスの遅延時間を変更させタイミング信号の発生タ
   イミングを微細に変化させて設定できるようにしたタイ
   ミング発生器と、 B.このタイミング発生器から出力されるタイミング信号
   とパターン発生器から出力されるパターンデータとによ
   ってパターン信号を生成するフォーマッタと、 C.このフォーマッタから出力されるパターン信号が与え
   られ、パターン信号の立上り及び立下りに同期したパル
   スに変換するパルサと、 D.このパルサから出力されるパルスによって被試験素子
   に与える信号を生成するピンドライバと、 E.上記フォーマッタとパルサとの間に介挿され、上記フ
   ォーマッタから出力されるジッタを含む信号が入力信号
   として与えられ、この入力信号に同期した安定な周波数
   で発振するフェイズロックループと、このフェイズロッ
   クループの発振出力信号がクロック端子に、上記フォー
   マッタから出力されるジッタを含む信号がデータ端子に
   それぞれ与えられ、出力端子に上記フォーマッタから出
   力される信号からジッタが除去された信号を出力するＤ
   型フリップフロップとによって構成したジッタ除去装置
   と、 を具備して成るIC試験装置。