JPH01284015A - クロック位相設定回路 - Google Patents
クロック位相設定回路Info
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- JPH01284015A JPH01284015A JP63113235A JP11323588A JPH01284015A JP H01284015 A JPH01284015 A JP H01284015A JP 63113235 A JP63113235 A JP 63113235A JP 11323588 A JP11323588 A JP 11323588A JP H01284015 A JPH01284015 A JP H01284015A
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- 230000000630 rising effect Effects 0.000 claims description 5
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 101100188768 Drosophila melanogaster Or43a gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100162705 Caenorhabditis elegans ani-2 gene Proteins 0.000 description 1
- 101100406490 Drosophila melanogaster Or49b gene Proteins 0.000 description 1
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- 230000001934 delay Effects 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、入力クロックを任意の位相に設定して出力
するクロック位相設定回路に関する。
するクロック位相設定回路に関する。
「従来の技術」
第４図は、従来のクロック位相設定回路の構成を示す図
である。第４図においてＩＮは入力端、ＯＵＴは出力端
、ＶＤＬは可変遅延回路である。
である。第４図においてＩＮは入力端、ＯＵＴは出力端
、ＶＤＬは可変遅延回路である。
ここで、可変遅延回路ＶＤＬは、内部にコンデンサ、抵
抗等からなる時定数回路を有し、この時定数を設定する
事により、所望の遅延時間が実現される。
抗等からなる時定数回路を有し、この時定数を設定する
事により、所望の遅延時間が実現される。
このクロック位相設定回路において、クロックは、入力
端ＩＮに入力されると、可変遅延回路ＶＤＬＪこよって
所定時間遅延され、出力端０ＬＩＴに出力される。そし
て、可変遅延回路Ｖ Ｄ Ｌの時定数を調整する事によ
り、入力クロックと出力クロックとの位相差が所望の値
に調整される。
端ＩＮに入力されると、可変遅延回路ＶＤＬＪこよって
所定時間遅延され、出力端０ＬＩＴに出力される。そし
て、可変遅延回路Ｖ Ｄ Ｌの時定数を調整する事によ
り、入力クロックと出力クロックとの位相差が所望の値
に調整される。
「発明が解決しようとする課題」
しかしながら、従来のクロック位相設定回路は、入力す
るクロックの周数数を変更するたびに、可変遅延回路Ｖ
ＤＬの遅延時間を再調整する必要があるので手間がかか
ると共に、可変コンデンサ、可変抵抗といった時定数調
整用受動素子を必要とするため、ＬＳＩ化には向かない
という問題があった。
るクロックの周数数を変更するたびに、可変遅延回路Ｖ
ＤＬの遅延時間を再調整する必要があるので手間がかか
ると共に、可変コンデンサ、可変抵抗といった時定数調
整用受動素子を必要とするため、ＬＳＩ化には向かない
という問題があった。
この発明は上述のような事情に鑑みてなされたものであ
り、ある範囲内なら入力クロック周波数を変更しても自
動的に所望の位相差のクロックを再生することができる
クロック位相設定回路を提供することを目的とする。
り、ある範囲内なら入力クロック周波数を変更しても自
動的に所望の位相差のクロックを再生することができる
クロック位相設定回路を提供することを目的とする。
「課題を解決するための手段」
この発明は、クロックが入力され、該クロックと同一周
波数で所望の位相差を有するクロックを出力するクロッ
ク位相設定回路において、基本遅延時間をτとした場合
、前記クロックをτからｎτ（ｎは整数）のｎ通りの遅
延時間で遅延させ、ｎ個の遅延クロック信号を出力する
遅延回路と、 前記クロックを前記基本遅延時間τより小さい時間τａ
で遅延させた信号の立ち上がりあるいは立ち下がりの変
化時点で、前記ｎ個の遅延クロック信号と前記クロック
のレベルをそれぞれ比較し、ｎ個の比較信号を出力する
比較回路と、前記ｎ個の比較信号が入力され、前記ｎ個
の遅延クロック信号の内、前記クロックとの位相差が前
記所望の位相差に最も近い遅延クロック信号を示す選択
信号を発生して出ツノする制御回路と、前記ｎ個の遅延
クロック信号が入力され、前記選択信号が示す遅延クロ
ック信号を出力する選択回路と を具備する事を特徴としている。
波数で所望の位相差を有するクロックを出力するクロッ
ク位相設定回路において、基本遅延時間をτとした場合
、前記クロックをτからｎτ（ｎは整数）のｎ通りの遅
延時間で遅延させ、ｎ個の遅延クロック信号を出力する
遅延回路と、 前記クロックを前記基本遅延時間τより小さい時間τａ
で遅延させた信号の立ち上がりあるいは立ち下がりの変
化時点で、前記ｎ個の遅延クロック信号と前記クロック
のレベルをそれぞれ比較し、ｎ個の比較信号を出力する
比較回路と、前記ｎ個の比較信号が入力され、前記ｎ個
の遅延クロック信号の内、前記クロックとの位相差が前
記所望の位相差に最も近い遅延クロック信号を示す選択
信号を発生して出ツノする制御回路と、前記ｎ個の遅延
クロック信号が入力され、前記選択信号が示す遅延クロ
ック信号を出力する選択回路と を具備する事を特徴としている。
１作用」
上記構成によれば、遅延回路によって、クロックが遅延
され、クロックに対して遅延時間がτ〜ｎτのｎ通りの
遅延クロック信号が得られる。そして、これらｎ個の遅
延りａツク信号は、クロックの変化タイミングからτａ
（τａ〈τ）後に、比較回路によってクロックとレベル
比較が行われ、ｎ個の比較信号が出力される。そして、
制御回路では、これらｎ個の比較信号から、ｎ個の遅延
クロック信号の中で最も所望の位相に近い遅延クロック
信号が判断され、その遅延クロック信号を示す選択信号
が出力される。そして、選択回路によって、ｎ個の遅延
クロック信号の内、選択信号が示す遅延クロック信号が
選ばれ、出力される。
され、クロックに対して遅延時間がτ〜ｎτのｎ通りの
遅延クロック信号が得られる。そして、これらｎ個の遅
延りａツク信号は、クロックの変化タイミングからτａ
（τａ〈τ）後に、比較回路によってクロックとレベル
比較が行われ、ｎ個の比較信号が出力される。そして、
制御回路では、これらｎ個の比較信号から、ｎ個の遅延
クロック信号の中で最も所望の位相に近い遅延クロック
信号が判断され、その遅延クロック信号を示す選択信号
が出力される。そして、選択回路によって、ｎ個の遅延
クロック信号の内、選択信号が示す遅延クロック信号が
選ばれ、出力される。
「実施例Ｊ
以下、図面を参照して、本発明の詳細な説明する。
第１図は本発明の一実施例によるクロック位相設定回路
の構成図である。同図において、ＤＬＩ〜ＤＬｎは各々
遅延時間がτ〜ｎτの遅延回路、ＤＬＯは遅延時間τａ
（τａくτ）の遅延回路、ＣＭＰは比較回路、Ｓ Ｅ
Ｌは選択回路、Ｃ０ＮＴは制御回路である。
の構成図である。同図において、ＤＬＩ〜ＤＬｎは各々
遅延時間がτ〜ｎτの遅延回路、ＤＬＯは遅延時間τａ
（τａくτ）の遅延回路、ＣＭＰは比較回路、Ｓ Ｅ
Ｌは選択回路、Ｃ０ＮＴは制御回路である。
以下、このクロック位相設定回路の動作を説明する。ク
ロックＣＬＫは、入力ＷＩＮから、ｎｕの遅延回路ＤＬ
Ｉ、ＤＩ、２、ＤＬ３、ＤＬ４、・・・・・・、ＤＬｎ
に分岐して入力される。この結果、各遅延回路ＤＬＩ〜
ＤＬｎにおいて、入力クロックＣＬＫから各々τ、２τ
、３τ、４τ、・・・・・・ｎτだけ遅延したｎ個の遅
延クロック信号が発生される。
ロックＣＬＫは、入力ＷＩＮから、ｎｕの遅延回路ＤＬ
Ｉ、ＤＩ、２、ＤＬ３、ＤＬ４、・・・・・・、ＤＬｎ
に分岐して入力される。この結果、各遅延回路ＤＬＩ〜
ＤＬｎにおいて、入力クロックＣＬＫから各々τ、２τ
、３τ、４τ、・・・・・・ｎτだけ遅延したｎ個の遅
延クロック信号が発生される。
そして、これらｎ個の遅延クロック信号はｎ個の比較回
路ＣＭＰの一方の入力端に各々入力される。また、ｎ個
の比較回路のもう一方の入力端には遅延していな％）ク
ロックＣＬ Ｋが入力される。
路ＣＭＰの一方の入力端に各々入力される。また、ｎ個
の比較回路のもう一方の入力端には遅延していな％）ク
ロックＣＬ Ｋが入力される。
一方、クロックＣＬＫは遅延回路ＤＬＯでτａ（τａ〈
τ）だけ遅延され、クロックＣＬＫａとしてｎ個の比較
回路ＣＭＰのトリガー入力に供給される。
τ）だけ遅延され、クロックＣＬＫａとしてｎ個の比較
回路ＣＭＰのトリガー入力に供給される。
そして、各比較回路ＣＭ ＰではクロックＣＬＫａの立
ち上がり、または立ち下がりの変化点で２つの入力信号
のレベルが比較され、その結果、ｎｌｌの比較信号が出
力される。ここで、ｎｇの比較信号は、入力クロックＣ
ＬＫの周期Ｔを示す１組のデジタルデータをなす。
ち上がり、または立ち下がりの変化点で２つの入力信号
のレベルが比較され、その結果、ｎｌｌの比較信号が出
力される。ここで、ｎｇの比較信号は、入力クロックＣ
ＬＫの周期Ｔを示す１組のデジタルデータをなす。
次に、制御回路Ｃ０ＮＴには、ｎ個の比較信号が入力さ
れる。そして、制御回路Ｃ０ＮＴでは、ｎ個の比較信号
からなるデジタルデータは所定の論理条件で変換されて
、ｎ個の遅延クロック信号の内、入力クロックＣＬＫに
対して所望の位相差を有する１個を示すデジタルデータ
か得られ、これが選択信号として出力される。そして、
選択回路ＳＥＬでは、ｎ個の遅延クロック信号の内、選
択信号が示す１個が選ばれて出力端ＯＵＴに出力される
。
れる。そして、制御回路Ｃ０ＮＴでは、ｎ個の比較信号
からなるデジタルデータは所定の論理条件で変換されて
、ｎ個の遅延クロック信号の内、入力クロックＣＬＫに
対して所望の位相差を有する１個を示すデジタルデータ
か得られ、これが選択信号として出力される。そして、
選択回路ＳＥＬでは、ｎ個の遅延クロック信号の内、選
択信号が示す１個が選ばれて出力端ＯＵＴに出力される
。
以上説明したクロック位相設定回路では、制御回路Ｃ０
ＮＴの論理条件が同一ならば、入力クロックＣＬＫの周
波数が変っても、入力クロックＣＩ。
ＮＴの論理条件が同一ならば、入力クロックＣＬＫの周
波数が変っても、入力クロックＣＩ。
Ｋと予め設定した位相差を持つクロックを自動的に再生
できる利点がある。
できる利点がある。
第２図はこの発明の一実施例によるクロック位相設定回
路の具体的回路を示したものである。この回路では、入
力クロックのクロック周期をＴとした場合、入力クロッ
クに対してＴ／４遅れた位相のクロックが発生されて出
力される。
路の具体的回路を示したものである。この回路では、入
力クロックのクロック周期をＴとした場合、入力クロッ
クに対してＴ／４遅れた位相のクロックが発生されて出
力される。
第２図において、ＩＮは入力端であり、クロックＣＬＫ
が入力される。０ＵＴＩ、０ＵＴ２は所望の位相差のク
ロックが出力される出力端である。
が入力される。０ＵＴＩ、０ＵＴ２は所望の位相差のク
ロックが出力される出力端である。
この回路では、出力端０ＵＴ２の出力信号は出力端０Ｕ
ＴＩの出力信号に比べてＴ／４だけ位相が遅れるように
なっている。ＤＬＯＯは遅延時間がτｂの遅延回路であ
り、入力端ＩＮと出力端０ＵＴ１との間に介挿される。
ＴＩの出力信号に比べてＴ／４だけ位相が遅れるように
なっている。ＤＬＯＯは遅延時間がτｂの遅延回路であ
り、入力端ＩＮと出力端０ＵＴ１との間に介挿される。
ＤＬＩＯ〜ＤＬＩ９は各々遅延時間がτの遅延回路であ
る。これら１０個の遅延回路は縦続接続されて１０段の
多段遅延回路をなしており、１段目の遅延回路ＤＬＩＯ
にはクロックＣＬＫが供給される。そして、この多段遅
延回路の途中の各出力端からは、入力クロックに対する
遅延時間かにτ（ｋは入力端ＩＮから各出力端までの遅
延回路の段数）の遅延クロック信号か出力される。
る。これら１０個の遅延回路は縦続接続されて１０段の
多段遅延回路をなしており、１段目の遅延回路ＤＬＩＯ
にはクロックＣＬＫが供給される。そして、この多段遅
延回路の途中の各出力端からは、入力クロックに対する
遅延時間かにτ（ｋは入力端ＩＮから各出力端までの遅
延回路の段数）の遅延クロック信号か出力される。
ＡＮＩ−ＡＮ９は論理積回路であり、各々の一方の入力
端には遅延回路ＤＬＩＩ〜ＤＬＩ９の各出力端が接続さ
れている。また、論理積回路ＡＮ１〜ＡＮ９の各々の他
方の入力端は、全て入力端ＩＮに接続されており、クロ
ックＣＬＫが供給される。ＦＦＩ〜ＦＦ９はフリップフ
ロップ回路であり、各々のデータ入力端には論理積回路
ＡＮＩ〜ＡＮ９の各出力が供給される。そして、論理積
回路ＡＮＩ−ＡＮ９の各出力信号は、遅延回路ＤＬＩＯ
の出力信号の立ち上がり時に、フリップフロップ回路Ｆ
Ｆｌ−ＦＦ９に読み取られて出力される。以上、論理積
回路ＡＮＩ〜ＡＮ９およびフリップフロップ回路ＦＦＩ
〜ＦＦ９は、第１図の比較回路ＣＭＰに対応する。
端には遅延回路ＤＬＩＩ〜ＤＬＩ９の各出力端が接続さ
れている。また、論理積回路ＡＮ１〜ＡＮ９の各々の他
方の入力端は、全て入力端ＩＮに接続されており、クロ
ックＣＬＫが供給される。ＦＦＩ〜ＦＦ９はフリップフ
ロップ回路であり、各々のデータ入力端には論理積回路
ＡＮＩ〜ＡＮ９の各出力が供給される。そして、論理積
回路ＡＮＩ−ＡＮ９の各出力信号は、遅延回路ＤＬＩＯ
の出力信号の立ち上がり時に、フリップフロップ回路Ｆ
Ｆｌ−ＦＦ９に読み取られて出力される。以上、論理積
回路ＡＮＩ〜ＡＮ９およびフリップフロップ回路ＦＦＩ
〜ＦＦ９は、第１図の比較回路ＣＭＰに対応する。
ＥＸＩ−ＥＸ８は排他的論理和回路であり、排他的論理
和回路ＥＸＩにはフリップフロップ回路ＦＰＩおよびＦ
Ｆ２の出力信号が、排他的論理和回路ＥＸ２にはフリッ
プフロップ回路ＰＦ２およびＦＦ３の出力信号が、排他
的論理和回路ＦＪＸ３にはフリップフロップ回路ＦＦ３
およびＦＦ４の出力信号が、排他的論理和回路ＥＸ４に
はフリップフロップ回路ＦＦ４およびＦＦ５の出力信号
が、排他的論理和回路ＥＸ ５１こはフリップフロップ
回路ＦＦ５およびＦＦ６の出力信号が、排他的論理和回
路ＥＸ６にはフリップフロップ回路ＦＦ６およびＦＦ７
の出力信号が、排他的論理和回路ＥＸ７にはフリップフ
ロップ回路ＦＦ７およびＦＦ８の出力信号が、排他的論
理和回路ＥＸ８にはフリップフロップ回路ＦＦ８および
ＦＦ９の出力信号が、各々入力され、排他的論理和が演
算されて出力される。ＯＲＩ〜ＯＲ４は論理和回路であ
り、論理和回路ＯＲＩには排他的論理和回路ＥＸＩおよ
びＥＸ２の出力信号が、論理和回路ＯＲ２には排他的論
理和回路ＥＸ３およびＥＸ４の出力信号が、論理和回路
ＯＲ３には排他的論理和回路ＥＸ５およびＥＸ６の出力
信号か、論理和回路ＯＲ４には排他的論理和回路ＥＸ７
およびＥＸ８の出力信号が、各々入力され、論理和か演
算されて出力される。以上、排他的論理和回路ＥＸＪ〜
ＥＸ８および論理和回路ＯＲＩ〜ＯＲ４は、第１図の制
御回路Ｃ０ＮＴに対応する。
和回路ＥＸＩにはフリップフロップ回路ＦＰＩおよびＦ
Ｆ２の出力信号が、排他的論理和回路ＥＸ２にはフリッ
プフロップ回路ＰＦ２およびＦＦ３の出力信号が、排他
的論理和回路ＦＪＸ３にはフリップフロップ回路ＦＦ３
およびＦＦ４の出力信号が、排他的論理和回路ＥＸ４に
はフリップフロップ回路ＦＦ４およびＦＦ５の出力信号
が、排他的論理和回路ＥＸ ５１こはフリップフロップ
回路ＦＦ５およびＦＦ６の出力信号が、排他的論理和回
路ＥＸ６にはフリップフロップ回路ＦＦ６およびＦＦ７
の出力信号が、排他的論理和回路ＥＸ７にはフリップフ
ロップ回路ＦＦ７およびＦＦ８の出力信号が、排他的論
理和回路ＥＸ８にはフリップフロップ回路ＦＦ８および
ＦＦ９の出力信号が、各々入力され、排他的論理和が演
算されて出力される。ＯＲＩ〜ＯＲ４は論理和回路であ
り、論理和回路ＯＲＩには排他的論理和回路ＥＸＩおよ
びＥＸ２の出力信号が、論理和回路ＯＲ２には排他的論
理和回路ＥＸ３およびＥＸ４の出力信号が、論理和回路
ＯＲ３には排他的論理和回路ＥＸ５およびＥＸ６の出力
信号か、論理和回路ＯＲ４には排他的論理和回路ＥＸ７
およびＥＸ８の出力信号が、各々入力され、論理和か演
算されて出力される。以上、排他的論理和回路ＥＸＪ〜
ＥＸ８および論理和回路ＯＲＩ〜ＯＲ４は、第１図の制
御回路Ｃ０ＮＴに対応する。
ＡＮＩＩ〜ＡＮ１４は論理積回路であり、各々の一方の
入力端は遅延回路ＤＬＩＯ１ＤＬＩＩ、Ｄし！２、ＤＬ
！３の各出力端に接続されており、また、各々の他方の
入力端は論理和回路０１？＋、ＯＲ２、ＯＲ３、ＯＲ４
の各出力端に接続されている。０１１１０は論理和回路
である。この論理和回路０ＲＩＯでは、論理積回路ＡＮ
ＩＩ、ＡＮＩ２、ＡＮ１３およびＡＮＩ４の各出力信号
の論理和か演算されて、出力端０ＵＴ２に出力される。
入力端は遅延回路ＤＬＩＯ１ＤＬＩＩ、Ｄし！２、ＤＬ
！３の各出力端に接続されており、また、各々の他方の
入力端は論理和回路０１？＋、ＯＲ２、ＯＲ３、ＯＲ４
の各出力端に接続されている。０１１１０は論理和回路
である。この論理和回路０ＲＩＯでは、論理積回路ＡＮ
ＩＩ、ＡＮＩ２、ＡＮ１３およびＡＮＩ４の各出力信号
の論理和か演算されて、出力端０ＵＴ２に出力される。
以上、論理積回路ＡＮＩＩ〜ＡＮ１４および論理和回路
０ＲＩＯは、第１図の選択回路ＳＥＬに対応する。
０ＲＩＯは、第１図の選択回路ＳＥＬに対応する。
第３図は第２図の回路の各部の波形図である。
以下、第３図を用いて第２図の回路の動作を説明する。
クロックＣＬＫが入力端ＩＮに入力されると、遅延回路
ＤＬＩＯ−ＤＬＩ９で構成される多段遅延回路において
、各々遅延時間がτ〜１０τの遅延クロック信号が発生
される（入力クロック波形ａと、遅延回路ＤＬＩＯ１Ｄ
Ｌ１１、ＤＬＩ４およびＤＬＩ５の出力波形す、 ｃ、
ｄおよびｅを第３図に示す）。
ＤＬＩＯ−ＤＬＩ９で構成される多段遅延回路において
、各々遅延時間がτ〜１０τの遅延クロック信号が発生
される（入力クロック波形ａと、遅延回路ＤＬＩＯ１Ｄ
Ｌ１１、ＤＬＩ４およびＤＬＩ５の出力波形す、 ｃ、
ｄおよびｅを第３図に示す）。
次に、論理積回路ＡＮＩ−ＡＮ９では、遅延時間２τか
らｌＯτまでの各遅延クロック信号と、遅延していない
クロックＣＬＫとの論理積が演算され、出力される。こ
こで、クロックＣＬＫ（波形ａ）に対してＴ／２以上遅
れた遅延クロック信号（例えば、第３図の波形ｄ、 ｅ
）が入力される論理積回路では、クロックＣＬＫが立ち
上がってから遅延クロック信号が立ち下がるまでの期間
、正のパルスが発生される。この例の場合、Ｔ／２は、
５τ付近であり、論理積回路ＡＮ４〜ＡＮ９では、正の
パルスが出力される（例えば、第３図の波形「、ｇ）。
らｌＯτまでの各遅延クロック信号と、遅延していない
クロックＣＬＫとの論理積が演算され、出力される。こ
こで、クロックＣＬＫ（波形ａ）に対してＴ／２以上遅
れた遅延クロック信号（例えば、第３図の波形ｄ、 ｅ
）が入力される論理積回路では、クロックＣＬＫが立ち
上がってから遅延クロック信号が立ち下がるまでの期間
、正のパルスが発生される。この例の場合、Ｔ／２は、
５τ付近であり、論理積回路ＡＮ４〜ＡＮ９では、正の
パルスが出力される（例えば、第３図の波形「、ｇ）。
そして、論理積回路ＡＮＩ〜ＡＮ９の出力レベルが、遅
延回路ＤＬＩＯの出力信号（波形ｂ）の立ち上がりで、
フリップフロップ回路ＰＰＩ〜ＦＦ９に読み取られて比
較信号として出力される。ここで、論理積回路ＡＮＩ〜
ＡＮ９の各々において、クロックＣＬＫに対する遅延時
間がほぼＴ／２以下の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はしレベルになり、クロックＣＬＫに対する遅延時
間がほぼＴ／２以上の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はＨレベルとなる。この例では、フリップフロップ
回路ＦＦｌ−ＦＦ４から出力される比較信号はＬレベル
になり、フリップフロップ回路ＦＦ５〜ＰＦ９から出力
される比較信号はＨレベルになる（第３図に、フリップ
フロップ回路ＦＦ４およびＦＦ５の出力信号波形りおよ
び１を示す）。
延回路ＤＬＩＯの出力信号（波形ｂ）の立ち上がりで、
フリップフロップ回路ＰＰＩ〜ＦＦ９に読み取られて比
較信号として出力される。ここで、論理積回路ＡＮＩ〜
ＡＮ９の各々において、クロックＣＬＫに対する遅延時
間がほぼＴ／２以下の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はしレベルになり、クロックＣＬＫに対する遅延時
間がほぼＴ／２以上の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はＨレベルとなる。この例では、フリップフロップ
回路ＦＦｌ−ＦＦ４から出力される比較信号はＬレベル
になり、フリップフロップ回路ＦＦ５〜ＰＦ９から出力
される比較信号はＨレベルになる（第３図に、フリップ
フロップ回路ＦＦ４およびＦＦ５の出力信号波形りおよ
び１を示す）。
そして、排他的論理和回路ＥＸＩ〜ＥＸ８では、フリッ
プフロップ回路ＦＦＩ−ＰＦ９の内、どのフリップフロ
ップ回路において比較信号レベルがＬレベルからＨレベ
ルに変わっているのかが検出される。すなわち、この例
の場合、フリップフロップ回路ＦＦｌ−ＦＦ４の出力信
号がＬレベル、フリップフロップ回路ＦＦ５〜ＦＦ９の
出力信号がＨレベルなので、排他的論理和回路の出力信
号はＥＸ４のみがＨレベルになり他はＬレベルになる。
プフロップ回路ＦＦＩ−ＰＦ９の内、どのフリップフロ
ップ回路において比較信号レベルがＬレベルからＨレベ
ルに変わっているのかが検出される。すなわち、この例
の場合、フリップフロップ回路ＦＦｌ−ＦＦ４の出力信
号がＬレベル、フリップフロップ回路ＦＦ５〜ＦＦ９の
出力信号がＨレベルなので、排他的論理和回路の出力信
号はＥＸ４のみがＨレベルになり他はＬレベルになる。
この結果、論理和回路ＯＲＩ〜ＯＲ４においては、ＯＲ
２の出力信号のみが■４レベルになり、他の出力信号は
Ｌレベルになる。そして、遅延回路ＤＬ１■から出力さ
れる遅延時間２τの遅延クロック信号が、論理積回路Ａ
Ｎ１２および論理和回路０ＲＩＯを介し、伝播遅延時間
ｔｄを経て出力端０ＵＴ２に出力される（波形ｊ）。と
ころで、このクロック位相設定回路では、クロック周期
の半分子Ｉ２ｈ＜遅延時間τの奇数倍の時間にτに相当
する場合は、遅延時間が（ｋ−１）τ／２の遅延りσブ
ク信号が、１７４周期位相遅れのクロック信号として、
選択出力されるようになっている。この例では、前述の
ようにＴ／２は５τ付近であるので、遅延時間２τの遅
延クロック信号が、クロックに対してほぼ１／４周期遅
れの信号として出力される。
２の出力信号のみが■４レベルになり、他の出力信号は
Ｌレベルになる。そして、遅延回路ＤＬ１■から出力さ
れる遅延時間２τの遅延クロック信号が、論理積回路Ａ
Ｎ１２および論理和回路０ＲＩＯを介し、伝播遅延時間
ｔｄを経て出力端０ＵＴ２に出力される（波形ｊ）。と
ころで、このクロック位相設定回路では、クロック周期
の半分子Ｉ２ｈ＜遅延時間τの奇数倍の時間にτに相当
する場合は、遅延時間が（ｋ−１）τ／２の遅延りσブ
ク信号が、１７４周期位相遅れのクロック信号として、
選択出力されるようになっている。この例では、前述の
ようにＴ／２は５τ付近であるので、遅延時間２τの遅
延クロック信号が、クロックに対してほぼ１／４周期遅
れの信号として出力される。
さて、このクロック位相設定回路では、遅延クロック信
号は、論理積回路ＡＮＩＩ−ＡＮＩ４および論理和回路
０ＲＩＯを介し、伝播時間Ｌｄを経て出力端０ＵＴ２に
出力される。従って、例えば、出力端ＯＵＴ Ｉに入力
クロックＣＬＫをそのまま出力したとすると、出力端０
ＵＴＩおよび０ＵＴ２のクロック位相差は、この伝播遅
延時間ｔｄを誤差として含んでしまう。そこで、このク
ロック位相設定回路では、クロックＣＬＫを遅延回路Ｄ
Ｌ００で遅延時間τｂ（伝播遅延時間ｔｄにほぼ等しく
なるように設計する）だけ遅延さけて出力する（波形ｋ
）ことにより、上述の伝播遅延時間ｔｂによる位相差の
誤差の補償が行われている。
号は、論理積回路ＡＮＩＩ−ＡＮＩ４および論理和回路
０ＲＩＯを介し、伝播時間Ｌｄを経て出力端０ＵＴ２に
出力される。従って、例えば、出力端ＯＵＴ Ｉに入力
クロックＣＬＫをそのまま出力したとすると、出力端０
ＵＴＩおよび０ＵＴ２のクロック位相差は、この伝播遅
延時間ｔｄを誤差として含んでしまう。そこで、このク
ロック位相設定回路では、クロックＣＬＫを遅延回路Ｄ
Ｌ００で遅延時間τｂ（伝播遅延時間ｔｄにほぼ等しく
なるように設計する）だけ遅延さけて出力する（波形ｋ
）ことにより、上述の伝播遅延時間ｔｂによる位相差の
誤差の補償が行われている。
以上、説明した回路では、出力端ＯＵＴ＋から出力され
る基準クロック（波形ｋ）に対し、出力端０ＵＴ２から
出力される１／４周期位相遅れのクロック（波形ｊ）と
なるが、本来、波形により１／４周期位相が遅れた波形
はＱであるべきなので、両波形間には時間Δ【の誤差が
生じる。しかし、遅延回路の遅延時間τを小さくして段
数ｎを大きくすれば、この誤差は問題ない程小さくする
ことができる。
る基準クロック（波形ｋ）に対し、出力端０ＵＴ２から
出力される１／４周期位相遅れのクロック（波形ｊ）と
なるが、本来、波形により１／４周期位相が遅れた波形
はＱであるべきなので、両波形間には時間Δ【の誤差が
生じる。しかし、遅延回路の遅延時間τを小さくして段
数ｎを大きくすれば、この誤差は問題ない程小さくする
ことができる。
また、入力クロックＣＬ Ｋの周波数が変わって乙、周
期が２ｎτ（第２図では２０τ）以内なら自動的に入力
クロックＣＬ Ｋから１／４周期遅延したクロックを生
成することができる。
期が２ｎτ（第２図では２０τ）以内なら自動的に入力
クロックＣＬ Ｋから１／４周期遅延したクロックを生
成することができる。
「発明の効果」
以上説明したように、本発明によれば、クロックが入力
され、該クロックと同一周波数で所望の位相差を有する
クロックを出力するクロック位相設定回路において、基
本遅延時間をτとした場合、前記クロックをτからｎτ
（ｎは整数）のｎ通りの遅延時間で遅延させ、ｎ個の遅
延クロック信号を出力する遅延回路と、前記クロックを
前記基本遅延時間τより小さい時間τａで遅延させた信
号の立ち上がりあるいは立ち下がりの変化時点で、前記
ｎ個の遅延クロック信号と前記クロックのレベルをそれ
ぞれ比較し、ｎ個の比較信号を出力する比較回路と、前
記ｎ個の比較信号が入力され、前記ｎ個の遅延クロック
信号の内、前記クロックとの位相差が前記所望の位相差
に最も近い遅延クロック信号を示す選択信号を発生して
出力する制御回路と、前記ｎ１ｌｌの遅延クロック信号
が入力され、前記選択信号が示す遅延クロック信号を出
力する選択回路とを設けたので、初期設定あるいは周波
数が変った場合のマニュアル設定といった設定作業を行
うことなく所望の位相差の得られるクロック（ｉＺ柑段
設定回路実現することができる効果がある。
され、該クロックと同一周波数で所望の位相差を有する
クロックを出力するクロック位相設定回路において、基
本遅延時間をτとした場合、前記クロックをτからｎτ
（ｎは整数）のｎ通りの遅延時間で遅延させ、ｎ個の遅
延クロック信号を出力する遅延回路と、前記クロックを
前記基本遅延時間τより小さい時間τａで遅延させた信
号の立ち上がりあるいは立ち下がりの変化時点で、前記
ｎ個の遅延クロック信号と前記クロックのレベルをそれ
ぞれ比較し、ｎ個の比較信号を出力する比較回路と、前
記ｎ個の比較信号が入力され、前記ｎ個の遅延クロック
信号の内、前記クロックとの位相差が前記所望の位相差
に最も近い遅延クロック信号を示す選択信号を発生して
出力する制御回路と、前記ｎ１ｌｌの遅延クロック信号
が入力され、前記選択信号が示す遅延クロック信号を出
力する選択回路とを設けたので、初期設定あるいは周波
数が変った場合のマニュアル設定といった設定作業を行
うことなく所望の位相差の得られるクロック（ｉＺ柑段
設定回路実現することができる効果がある。
また、本発明によるクロック位相設定回路は、可変抵抗
あるいは可変コンデンサといった調整用受動素子を含ま
ないためＬＳＩ化に向いているという利点がある。
あるいは可変コンデンサといった調整用受動素子を含ま
ないためＬＳＩ化に向いているという利点がある。
第１図は本発明の一実施例によるクロック位相設定回路
の構成図、第２図は同実施例の具体的回路の回路図、第
３図は第２図の回路の動作を示す波形図、第４図は従来
のクロック位相設定回路の構成図である。 ＤＬＩ＝ＤＬｎ・・・・・・遅延回路、ＣＭＰ・・・・
・・比較回路、Ｃ０ＮＴ・・・・・・制御回路、Ｓ Ｅ
Ｌ・・・・・選択回路。 出願人 日本電信電話株式会社 第２図 第３図
の構成図、第２図は同実施例の具体的回路の回路図、第
３図は第２図の回路の動作を示す波形図、第４図は従来
のクロック位相設定回路の構成図である。 ＤＬＩ＝ＤＬｎ・・・・・・遅延回路、ＣＭＰ・・・・
・・比較回路、Ｃ０ＮＴ・・・・・・制御回路、Ｓ Ｅ
Ｌ・・・・・選択回路。 出願人 日本電信電話株式会社 第２図 第３図
Claims (1)
- 【特許請求の範囲】 クロックが入力され、該クロックと同一周波数で所望の
位相差を有するクロックを出力するクロック位相設定回
路において、 基本遅延時間をτとした場合、前記クロックをτからｎ
τ（ｎは整数）のｎ通りの遅延時間で遅延させ、ｎ個の
遅延クロック信号を出力する遅延回路と、 前記クロックを前記基本遅延時間τより小さい時間τａ
で遅延させた信号の立ち上がりあるいは立ち下がりの変
化時点で、前記ｎ個の遅延クロック信号と前記クロック
のレベルをそれぞれ比較し、ｎ個の比較信号を出力する
比較回路と、 前記ｎ個の比較信号が入力され、前記ｎ個の遅延クロッ
ク信号の内、前記クロックとの位相差が前記所望の位相
差に最も近い遅延クロック信号を示す選択信号を発生し
て出力する制御回路と、前記ｎ個の遅延クロック信号が
入力され、前記選択信号が示す遅延クロック信号を出力
する選択回路と を具備する事を特徴とするクロック位相設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113235A JPH01284015A (ja) | 1988-05-10 | 1988-05-10 | クロック位相設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113235A JPH01284015A (ja) | 1988-05-10 | 1988-05-10 | クロック位相設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284015A true JPH01284015A (ja) | 1989-11-15 |
Family
ID=14606993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113235A Pending JPH01284015A (ja) | 1988-05-10 | 1988-05-10 | クロック位相設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298116A (ja) * | 1991-03-27 | 1992-10-21 | Toshiba Corp | サンプリング信号発生回路 |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
| JP2013070281A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | Ｄｌｌ回路、逓倍回路、及び半導体記憶装置 |
-
1988
- 1988-05-10 JP JP63113235A patent/JPH01284015A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298116A (ja) * | 1991-03-27 | 1992-10-21 | Toshiba Corp | サンプリング信号発生回路 |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
| JP2013070281A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | Ｄｌｌ回路、逓倍回路、及び半導体記憶装置 |
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