JPH01284015A - Clock phase setting circuit - Google Patents

Abstract

PURPOSE:To recover a clock with a desired phase difference automatically even if the input clock frequency is changed by adopting the constitution such that a delay clock signal whose phase difference with the clock is closest to a desired phase difference among n-set of delay clock signals being the result of retarding the clock in n-way of delay times is selected and outputted. CONSTITUTION:The clock CLK is inputted from an input terminal IN while being branched into n-set of delay circuits DL1-DLn and n-set of delay clock signals retarded by tau-ntau respectively from the phase of the CLK are generated. The n-set of retarded clock signals are subject to level comparison with the CLK by a comparator circuit CMP after a time of taua (taua<tau) from the changing timing of the CLK by using a clock CLKa from the delay circuit DL0 and n-set of comparison signals are outputted. A control circuit CONT discriminates a delay clock having a phase closest to the desired phase among the n-set of delay clock signals by using the n-set of comparison signals and a selection signal SEL representing the retarded clock signal is outputted. Then the delay clock signal indicated by the selection signal SEL is selected among the n-set of delay clock signals and then outputted.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、入力クロックを任意の位相に設定して出力
するクロック位相設定回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a clock phase setting circuit that sets an input clock to an arbitrary phase and outputs it.

「従来の技術」 第４図は、従来のクロック位相設定回路の構成を示す図
である。第４図においてＩＮは入力端、ＯＵＴは出力端
、ＶＤＬは可変遅延回路である。"Prior Art" FIG. 4 is a diagram showing the configuration of a conventional clock phase setting circuit. In FIG. 4, IN is an input terminal, OUT is an output terminal, and VDL is a variable delay circuit.

ここで、可変遅延回路ＶＤＬは、内部にコンデンサ、抵
抗等からなる時定数回路を有し、この時定数を設定する
事により、所望の遅延時間が実現される。Here, the variable delay circuit VDL has an internal time constant circuit consisting of a capacitor, a resistor, etc., and by setting this time constant, a desired delay time is realized.

このクロック位相設定回路において、クロックは、入力
端ＩＮに入力されると、可変遅延回路ＶＤＬＪこよって
所定時間遅延され、出力端０ＬＩＴに出力される。そし
て、可変遅延回路Ｖ　Ｄ　Ｌの時定数を調整する事によ
り、入力クロックと出力クロックとの位相差が所望の値
に調整される。In this clock phase setting circuit, when a clock is input to the input terminal IN, the clock is delayed by a predetermined time by the variable delay circuit VDLJ, and is output to the output terminal 0LIT. Then, by adjusting the time constant of the variable delay circuit V DL, the phase difference between the input clock and the output clock is adjusted to a desired value.

「発明が解決しようとする課題」 しかしながら、従来のクロック位相設定回路は、入力す
るクロックの周数数を変更するたびに、可変遅延回路Ｖ
ＤＬの遅延時間を再調整する必要があるので手間がかか
ると共に、可変コンデンサ、可変抵抗といった時定数調
整用受動素子を必要とするため、ＬＳＩ化には向かない
という問題があった。"Problems to be Solved by the Invention" However, in the conventional clock phase setting circuit, the variable delay circuit V
Since it is necessary to readjust the DL delay time, it is time-consuming and requires passive elements for adjusting the time constant, such as a variable capacitor and a variable resistor, so there is a problem that it is not suitable for LSI implementation.

この発明は上述のような事情に鑑みてなされたものであ
り、ある範囲内なら入力クロック周波数を変更しても自
動的に所望の位相差のクロックを再生することができる
クロック位相設定回路を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and provides a clock phase setting circuit that can automatically reproduce a clock with a desired phase difference even if the input clock frequency is changed within a certain range. The purpose is to

「課題を解決するための手段」 この発明は、クロックが入力され、該クロックと同一周
波数で所望の位相差を有するクロックを出力するクロッ
ク位相設定回路において、基本遅延時間をτとした場合
、前記クロックをτからｎτ（ｎは整数）のｎ通りの遅
延時間で遅延させ、ｎ個の遅延クロック信号を出力する
遅延回路と、 前記クロックを前記基本遅延時間τより小さい時間τａ
で遅延させた信号の立ち上がりあるいは立ち下がりの変
化時点で、前記ｎ個の遅延クロック信号と前記クロック
のレベルをそれぞれ比較し、ｎ個の比較信号を出力する
比較回路と、前記ｎ個の比較信号が入力され、前記ｎ個
の遅延クロック信号の内、前記クロックとの位相差が前
記所望の位相差に最も近い遅延クロック信号を示す選択
信号を発生して出ツノする制御回路と、前記ｎ個の遅延
クロック信号が入力され、前記選択信号が示す遅延クロ
ック信号を出力する選択回路と を具備する事を特徴としている。"Means for Solving the Problem" The present invention provides a clock phase setting circuit which receives a clock and outputs a clock having the same frequency as the input clock and a desired phase difference, where the basic delay time is τ. a delay circuit that delays a clock by n delay times from τ to nτ (n is an integer) and outputs n delayed clock signals;
a comparator circuit that compares the levels of the n delayed clock signals and the clock at the time of a change in the rising or falling edge of the signal delayed by the above, and outputs the n comparison signals; a control circuit that generates and outputs a selection signal indicating a delayed clock signal whose phase difference with the clock is closest to the desired phase difference among the n delayed clock signals; The present invention is characterized by comprising a selection circuit which receives a delayed clock signal as input and outputs a delayed clock signal indicated by the selection signal.

１作用」 上記構成によれば、遅延回路によって、クロックが遅延
され、クロックに対して遅延時間がτ〜ｎτのｎ通りの
遅延クロック信号が得られる。そして、これらｎ個の遅
延りａツク信号は、クロックの変化タイミングからτａ
（τａ〈τ）後に、比較回路によってクロックとレベル
比較が行われ、ｎ個の比較信号が出力される。そして、
制御回路では、これらｎ個の比較信号から、ｎ個の遅延
クロック信号の中で最も所望の位相に近い遅延クロック
信号が判断され、その遅延クロック信号を示す選択信号
が出力される。そして、選択回路によって、ｎ個の遅延
クロック信号の内、選択信号が示す遅延クロック信号が
選ばれ、出力される。1. According to the above configuration, the clock is delayed by the delay circuit, and n types of delayed clock signals having delay times of τ to nτ are obtained with respect to the clock. These n delayed a-check signals are τa from the clock change timing.
After (τa<τ), a comparison circuit performs a level comparison with the clock, and outputs n comparison signals. and,
The control circuit determines, from these n comparison signals, which delayed clock signal is closest to the desired phase among the n delayed clock signals, and outputs a selection signal indicating that delayed clock signal. Then, the selection circuit selects the delayed clock signal indicated by the selection signal from among the n delayed clock signals and outputs it.

「実施例Ｊ 以下、図面を参照して、本発明の詳細な説明する。“Example J Hereinafter, the present invention will be described in detail with reference to the drawings.

第１図は本発明の一実施例によるクロック位相設定回路
の構成図である。同図において、ＤＬＩ〜ＤＬｎは各々
遅延時間がτ〜ｎτの遅延回路、ＤＬＯは遅延時間τａ
（τａくτ）の遅延回路、ＣＭＰは比較回路、Ｓ　Ｅ　
Ｌは選択回路、Ｃ０ＮＴは制御回路である。FIG. 1 is a block diagram of a clock phase setting circuit according to an embodiment of the present invention. In the same figure, DLI to DLn are delay circuits with delay times τ to nτ, respectively, and DLO is a delay circuit with a delay time τa.
(τa × τ) delay circuit, CMP is a comparison circuit, S E
L is a selection circuit, and C0NT is a control circuit.

以下、このクロック位相設定回路の動作を説明する。ク
ロックＣＬＫは、入力ＷＩＮから、ｎｕの遅延回路ＤＬ
Ｉ、ＤＩ、２、ＤＬ３、ＤＬ４、・・・・・・、ＤＬｎ
に分岐して入力される。この結果、各遅延回路ＤＬＩ〜
ＤＬｎにおいて、入力クロックＣＬＫから各々τ、２τ
、３τ、４τ、・・・・・・ｎτだけ遅延したｎ個の遅
延クロック信号が発生される。The operation of this clock phase setting circuit will be explained below. Clock CLK is input from input WIN to delay circuit DL of nu.
I, DI, 2, DL3, DL4, DLn
It is input by branching to . As a result, each delay circuit DLI~
At DLn, τ and 2τ from the input clock CLK, respectively.
, 3τ, 4τ, . . . n delayed clock signals delayed by nτ are generated.

そして、これらｎ個の遅延クロック信号はｎ個の比較回
路ＣＭＰの一方の入力端に各々入力される。また、ｎ個
の比較回路のもう一方の入力端には遅延していな％）ク
ロックＣＬ　Ｋが入力される。These n delayed clock signals are each input to one input terminal of n comparison circuits CMP. Further, a delayed clock CLK is input to the other input terminals of the n comparison circuits.

一方、クロックＣＬＫは遅延回路ＤＬＯでτａ（τａ〈
τ）だけ遅延され、クロックＣＬＫａとしてｎ個の比較
回路ＣＭＰのトリガー入力に供給される。On the other hand, the clock CLK is supplied to the delay circuit DLO by τa(τa〈
τ) and is supplied as a clock CLKa to the trigger inputs of n comparison circuits CMP.

そして、各比較回路ＣＭ　ＰではクロックＣＬＫａの立
ち上がり、または立ち下がりの変化点で２つの入力信号
のレベルが比較され、その結果、ｎｌｌの比較信号が出
力される。ここで、ｎｇの比較信号は、入力クロックＣ
ＬＫの周期Ｔを示す１組のデジタルデータをなす。Each comparator circuit CM P compares the levels of the two input signals at the rising or falling change point of the clock CLKa, and as a result, nll comparison signals are output. Here, the comparison signal of ng is the input clock C
A set of digital data indicating the period T of LK is formed.

次に、制御回路Ｃ０ＮＴには、ｎ個の比較信号が入力さ
れる。そして、制御回路Ｃ０ＮＴでは、ｎ個の比較信号
からなるデジタルデータは所定の論理条件で変換されて
、ｎ個の遅延クロック信号の内、入力クロックＣＬＫに
対して所望の位相差を有する１個を示すデジタルデータ
か得られ、これが選択信号として出力される。そして、
選択回路ＳＥＬでは、ｎ個の遅延クロック信号の内、選
択信号が示す１個が選ばれて出力端ＯＵＴに出力される
。Next, n comparison signals are input to the control circuit C0NT. Then, in the control circuit C0NT, the digital data consisting of the n comparison signals is converted under predetermined logical conditions, and one of the n delayed clock signals having a desired phase difference with respect to the input clock CLK is selected. The digital data shown is obtained and output as a selection signal. and,
In the selection circuit SEL, one of the n delayed clock signals indicated by the selection signal is selected and outputted to the output terminal OUT.

以上説明したクロック位相設定回路では、制御回路Ｃ０
ＮＴの論理条件が同一ならば、入力クロックＣＬＫの周
波数が変っても、入力クロックＣＩ。In the clock phase setting circuit described above, the control circuit C0
If the logic conditions of NT are the same, even if the frequency of the input clock CLK changes, the input clock CI.

Ｋと予め設定した位相差を持つクロックを自動的に再生
できる利点がある。There is an advantage that a clock having a preset phase difference with K can be automatically reproduced.

第２図はこの発明の一実施例によるクロック位相設定回
路の具体的回路を示したものである。この回路では、入
力クロックのクロック周期をＴとした場合、入力クロッ
クに対してＴ／４遅れた位相のクロックが発生されて出
力される。FIG. 2 shows a specific circuit of a clock phase setting circuit according to an embodiment of the present invention. In this circuit, when the clock period of the input clock is T, a clock whose phase is delayed by T/4 with respect to the input clock is generated and output.

第２図において、ＩＮは入力端であり、クロックＣＬＫ
が入力される。０ＵＴＩ、０ＵＴ２は所望の位相差のク
ロックが出力される出力端である。In FIG. 2, IN is the input terminal, and the clock CLK
is input. 0UTI and 0UT2 are output terminals from which clocks with a desired phase difference are output.

この回路では、出力端０ＵＴ２の出力信号は出力端０Ｕ
ＴＩの出力信号に比べてＴ／４だけ位相が遅れるように
なっている。ＤＬＯＯは遅延時間がτｂの遅延回路であ
り、入力端ＩＮと出力端０ＵＴ１との間に介挿される。In this circuit, the output signal of output terminal 0UT2 is output terminal 0U
The phase is delayed by T/4 compared to the TI output signal. DLOO is a delay circuit with a delay time τb, and is inserted between the input terminal IN and the output terminal 0UT1.

ＤＬＩＯ〜ＤＬＩ９は各々遅延時間がτの遅延回路であ
る。これら１０個の遅延回路は縦続接続されて１０段の
多段遅延回路をなしており、１段目の遅延回路ＤＬＩＯ
にはクロックＣＬＫが供給される。そして、この多段遅
延回路の途中の各出力端からは、入力クロックに対する
遅延時間かにτ（ｋは入力端ＩＮから各出力端までの遅
延回路の段数）の遅延クロック信号か出力される。DLIO to DLI9 are delay circuits each having a delay time τ. These 10 delay circuits are cascade-connected to form a 10-stage multi-stage delay circuit, and the first stage delay circuit DLIO
is supplied with a clock CLK. A delayed clock signal having a delay time τ (k is the number of stages of the delay circuit from the input terminal IN to each output terminal) relative to the input clock is output from each intermediate output terminal of this multi-stage delay circuit.

ＡＮＩ−ＡＮ９は論理積回路であり、各々の一方の入力
端には遅延回路ＤＬＩＩ〜ＤＬＩ９の各出力端が接続さ
れている。また、論理積回路ＡＮ１〜ＡＮ９の各々の他
方の入力端は、全て入力端ＩＮに接続されており、クロ
ックＣＬＫが供給される。ＦＦＩ〜ＦＦ９はフリップフ
ロップ回路であり、各々のデータ入力端には論理積回路
ＡＮＩ〜ＡＮ９の各出力が供給される。そして、論理積
回路ＡＮＩ−ＡＮ９の各出力信号は、遅延回路ＤＬＩＯ
の出力信号の立ち上がり時に、フリップフロップ回路Ｆ
Ｆｌ−ＦＦ９に読み取られて出力される。以上、論理積
回路ＡＮＩ〜ＡＮ９およびフリップフロップ回路ＦＦＩ
〜ＦＦ９は、第１図の比較回路ＣＭＰに対応する。ANI-AN9 is an AND circuit, and one input terminal of each is connected to each output terminal of delay circuits DLII to DLI9. Further, the other input terminals of each of the AND circuits AN1 to AN9 are all connected to the input terminal IN, and are supplied with the clock CLK. FFI-FF9 are flip-flop circuits, and each data input terminal is supplied with each output of AND circuits ANI-AN9. Each output signal of the AND circuits ANI-AN9 is output from the delay circuit DLIO.
At the rise of the output signal of F, the flip-flop circuit F
It is read by Fl-FF9 and output. Above are the AND circuits ANI to AN9 and the flip-flop circuit FFI.
~FF9 corresponds to the comparison circuit CMP in FIG.

ＥＸＩ−ＥＸ８は排他的論理和回路であり、排他的論理
和回路ＥＸＩにはフリップフロップ回路ＦＰＩおよびＦ
Ｆ２の出力信号が、排他的論理和回路ＥＸ２にはフリッ
プフロップ回路ＰＦ２およびＦＦ３の出力信号が、排他
的論理和回路ＦＪＸ３にはフリップフロップ回路ＦＦ３
およびＦＦ４の出力信号が、排他的論理和回路ＥＸ４に
はフリップフロップ回路ＦＦ４およびＦＦ５の出力信号
が、排他的論理和回路ＥＸ　５１こはフリップフロップ
回路ＦＦ５およびＦＦ６の出力信号が、排他的論理和回
路ＥＸ６にはフリップフロップ回路ＦＦ６およびＦＦ７
の出力信号が、排他的論理和回路ＥＸ７にはフリップフ
ロップ回路ＦＦ７およびＦＦ８の出力信号が、排他的論
理和回路ＥＸ８にはフリップフロップ回路ＦＦ８および
ＦＦ９の出力信号が、各々入力され、排他的論理和が演
算されて出力される。ＯＲＩ〜ＯＲ４は論理和回路であ
り、論理和回路ＯＲＩには排他的論理和回路ＥＸＩおよ
びＥＸ２の出力信号が、論理和回路ＯＲ２には排他的論
理和回路ＥＸ３およびＥＸ４の出力信号が、論理和回路
ＯＲ３には排他的論理和回路ＥＸ５およびＥＸ６の出力
信号か、論理和回路ＯＲ４には排他的論理和回路ＥＸ７
およびＥＸ８の出力信号が、各々入力され、論理和か演
算されて出力される。以上、排他的論理和回路ＥＸＪ〜
ＥＸ８および論理和回路ＯＲＩ〜ＯＲ４は、第１図の制
御回路Ｃ０ＮＴに対応する。EXI-EX8 is an exclusive OR circuit, and the exclusive OR circuit EXI includes flip-flop circuits FPI and F.
The output signal of F2 is sent to exclusive OR circuit EX2, the output signal of flip-flop circuits PF2 and FF3 is sent to exclusive OR circuit FJX3, and the output signal of flip-flop circuit FF3 is sent to exclusive OR circuit FJX3.
The output signals of flip-flop circuits FF4 and FF5 are sent to exclusive OR circuit EX51, and the output signals of flip-flop circuits FF5 and FF6 are sent to exclusive OR circuit EX51. The circuit EX6 includes flip-flop circuits FF6 and FF7.
The output signals of flip-flop circuits FF7 and FF8 are input to the exclusive OR circuit EX7, and the output signals of flip-flop circuits FF8 and FF9 are input to the exclusive OR circuit EX8. The sum is calculated and output. ORI to OR4 are OR circuits, and the OR circuit ORI receives the output signals of the exclusive OR circuits EXI and EX2, and the OR circuit OR2 receives the output signals of the exclusive OR circuits EX3 and EX4. The circuit OR3 receives the output signals of the exclusive OR circuits EX5 and EX6, and the OR circuit OR4 receives the output signals of the exclusive OR circuit EX7.
The output signals of EX8 and EX8 are respectively inputted, logically summed, or outputted. The above is exclusive OR circuit EXJ~
EX8 and the OR circuits ORI to OR4 correspond to the control circuit C0NT in FIG.

ＡＮＩＩ〜ＡＮ１４は論理積回路であり、各々の一方の
入力端は遅延回路ＤＬＩＯ１ＤＬＩＩ、Ｄし！２、ＤＬ
！３の各出力端に接続されており、また、各々の他方の
入力端は論理和回路０１？＋、ＯＲ２、ＯＲ３、ＯＲ４
の各出力端に接続されている。０１１１０は論理和回路
である。この論理和回路０ＲＩＯでは、論理積回路ＡＮ
ＩＩ、ＡＮＩ２、ＡＮ１３およびＡＮＩ４の各出力信号
の論理和か演算されて、出力端０ＵＴ２に出力される。ANII to AN14 are AND circuits, and one input terminal of each is a delay circuit DLIO1DLII, D! 2.DL
! 3, and the other input terminal of each is connected to the OR circuit 01? +, OR2, OR3, OR4
connected to each output end of the 01110 is an OR circuit. In this OR circuit 0RIO, the AND circuit AN
The logical sum of the output signals of II, ANI2, AN13 and ANI4 is calculated and outputted to the output terminal 0UT2.

以上、論理積回路ＡＮＩＩ〜ＡＮ１４および論理和回路
０ＲＩＯは、第１図の選択回路ＳＥＬに対応する。As described above, the AND circuits ANII to AN14 and the OR circuit 0RIO correspond to the selection circuit SEL in FIG. 1.

第３図は第２図の回路の各部の波形図である。FIG. 3 is a waveform diagram of each part of the circuit of FIG. 2.

以下、第３図を用いて第２図の回路の動作を説明する。The operation of the circuit shown in FIG. 2 will be described below with reference to FIG.

クロックＣＬＫが入力端ＩＮに入力されると、遅延回路
ＤＬＩＯ−ＤＬＩ９で構成される多段遅延回路において
、各々遅延時間がτ〜１０τの遅延クロック信号が発生
される（入力クロック波形ａと、遅延回路ＤＬＩＯ１Ｄ
Ｌ１１、ＤＬＩ４およびＤＬＩ５の出力波形す、　ｃ、
　ｄおよびｅを第３図に示す）。When the clock CLK is input to the input terminal IN, delayed clock signals each having a delay time of τ to 10τ are generated in a multistage delay circuit composed of delay circuits DLIO to DLI9 (input clock waveform a and delay circuit DLIO1D
Output waveforms of L11, DLI4 and DLI5 c,
d and e are shown in Figure 3).

次に、論理積回路ＡＮＩ−ＡＮ９では、遅延時間２τか
らｌＯτまでの各遅延クロック信号と、遅延していない
クロックＣＬＫとの論理積が演算され、出力される。こ
こで、クロックＣＬＫ（波形ａ）に対してＴ／２以上遅
れた遅延クロック信号（例えば、第３図の波形ｄ、　ｅ
）が入力される論理積回路では、クロックＣＬＫが立ち
上がってから遅延クロック信号が立ち下がるまでの期間
、正のパルスが発生される。この例の場合、Ｔ／２は、
５τ付近であり、論理積回路ＡＮ４〜ＡＮ９では、正の
パルスが出力される（例えば、第３図の波形「、ｇ）。Next, in the AND circuit ANI-AN9, the AND of each delayed clock signal from delay time 2τ to 1Oτ and the undelayed clock CLK is calculated and output. Here, a delayed clock signal delayed by T/2 or more with respect to clock CLK (waveform a) (for example, waveforms d and e in FIG.
), a positive pulse is generated during the period from when the clock CLK rises until when the delayed clock signal falls. In this example, T/2 is
5τ, and the AND circuits AN4 to AN9 output positive pulses (for example, waveforms ", g" in FIG. 3).

そして、論理積回路ＡＮＩ〜ＡＮ９の出力レベルが、遅
延回路ＤＬＩＯの出力信号（波形ｂ）の立ち上がりで、
フリップフロップ回路ＰＰＩ〜ＦＦ９に読み取られて比
較信号として出力される。ここで、論理積回路ＡＮＩ〜
ＡＮ９の各々において、クロックＣＬＫに対する遅延時
間がほぼＴ／２以下の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はしレベルになり、クロックＣＬＫに対する遅延時
間がほぼＴ／２以上の遅延クロック信号が入力された場
合は、後続のフリップフロップ回路から出力される比較
信号はＨレベルとなる。この例では、フリップフロップ
回路ＦＦｌ−ＦＦ４から出力される比較信号はＬレベル
になり、フリップフロップ回路ＦＦ５〜ＰＦ９から出力
される比較信号はＨレベルになる（第３図に、フリップ
フロップ回路ＦＦ４およびＦＦ５の出力信号波形りおよ
び１を示す）。Then, the output level of the AND circuits ANI to AN9 is at the rising edge of the output signal (waveform b) of the delay circuit DLIO,
It is read by flip-flop circuits PPI to FF9 and output as a comparison signal. Here, the AND circuit ANI~
In each AN9, when a delayed clock signal whose delay time with respect to clock CLK is approximately T/2 or less is input, the comparison signal output from the subsequent flip-flop circuit becomes the high level, and the delay time with respect to clock CLK is When a delayed clock signal of approximately T/2 or more is input, the comparison signal output from the subsequent flip-flop circuit becomes H level. In this example, the comparison signals output from flip-flop circuits FFl-FF4 go to L level, and the comparison signals output from flip-flop circuits FF5 to PF9 go to H level (Fig. 3 shows flip-flop circuits FF4 and FF4). The output signal waveform of FF5 and 1 are shown).

そして、排他的論理和回路ＥＸＩ〜ＥＸ８では、フリッ
プフロップ回路ＦＦＩ−ＰＦ９の内、どのフリップフロ
ップ回路において比較信号レベルがＬレベルからＨレベ
ルに変わっているのかが検出される。すなわち、この例
の場合、フリップフロップ回路ＦＦｌ−ＦＦ４の出力信
号がＬレベル、フリップフロップ回路ＦＦ５〜ＦＦ９の
出力信号がＨレベルなので、排他的論理和回路の出力信
号はＥＸ４のみがＨレベルになり他はＬレベルになる。The exclusive OR circuits EXI to EX8 detect which flip-flop circuit among the flip-flop circuits FFI-PF9 has the comparison signal level changed from the L level to the H level. That is, in this example, since the output signals of the flip-flop circuits FFl-FF4 are at L level and the output signals of flip-flop circuits FF5-FF9 are at H level, only the output signal of EX4 of the exclusive OR circuit is at H level. Others will be at L level.

この結果、論理和回路ＯＲＩ〜ＯＲ４においては、ＯＲ
２の出力信号のみが■４レベルになり、他の出力信号は
Ｌレベルになる。そして、遅延回路ＤＬ１■から出力さ
れる遅延時間２τの遅延クロック信号が、論理積回路Ａ
Ｎ１２および論理和回路０ＲＩＯを介し、伝播遅延時間
ｔｄを経て出力端０ＵＴ２に出力される（波形ｊ）。と
ころで、このクロック位相設定回路では、クロック周期
の半分子Ｉ２ｈ＜遅延時間τの奇数倍の時間にτに相当
する場合は、遅延時間が（ｋ−１）τ／２の遅延りσブ
ク信号が、１７４周期位相遅れのクロック信号として、
選択出力されるようになっている。この例では、前述の
ようにＴ／２は５τ付近であるので、遅延時間２τの遅
延クロック信号が、クロックに対してほぼ１／４周期遅
れの信号として出力される。As a result, in the OR circuits ORI to OR4, OR
Only the output signal of No. 2 is at the ■4 level, and the other output signals are at the L level. Then, the delayed clock signal with a delay time of 2τ output from the delay circuit DL1■ is output from the AND circuit A.
It is output to the output terminal 0UT2 via N12 and the OR circuit 0RIO after a propagation delay time td (waveform j). By the way, in this clock phase setting circuit, if the half molecule of the clock period I2h is equal to τ at an odd multiple of the delay time τ, then the σ signal is delayed by a delay time of (k-1)τ/2. , as a clock signal with a phase delay of 174 cycles,
It is designed to be selectively output. In this example, as mentioned above, T/2 is around 5τ, so a delayed clock signal with a delay time of 2τ is output as a signal delayed by approximately 1/4 period with respect to the clock.

さて、このクロック位相設定回路では、遅延クロック信
号は、論理積回路ＡＮＩＩ−ＡＮＩ４および論理和回路
０ＲＩＯを介し、伝播時間Ｌｄを経て出力端０ＵＴ２に
出力される。従って、例えば、出力端ＯＵＴ　Ｉに入力
クロックＣＬＫをそのまま出力したとすると、出力端０
ＵＴＩおよび０ＵＴ２のクロック位相差は、この伝播遅
延時間ｔｄを誤差として含んでしまう。そこで、このク
ロック位相設定回路では、クロックＣＬＫを遅延回路Ｄ
Ｌ００で遅延時間τｂ（伝播遅延時間ｔｄにほぼ等しく
なるように設計する）だけ遅延さけて出力する（波形ｋ
）ことにより、上述の伝播遅延時間ｔｂによる位相差の
誤差の補償が行われている。Now, in this clock phase setting circuit, the delayed clock signal is outputted to the output terminal 0UT2 via the AND circuits ANII-ANI4 and the OR circuit 0RIO, after a propagation time Ld. Therefore, for example, if the input clock CLK is output as is to the output terminal OUT I, the output terminal 0
The clock phase difference between UTI and 0UT2 includes this propagation delay time td as an error. Therefore, in this clock phase setting circuit, the clock CLK is set to the delay circuit D.
L00 is output with a delay of delay time τb (designed to be approximately equal to propagation delay time td) (waveform k
), the phase difference error due to the propagation delay time tb described above is compensated for.

以上、説明した回路では、出力端ＯＵＴ＋から出力され
る基準クロック（波形ｋ）に対し、出力端０ＵＴ２から
出力される１／４周期位相遅れのクロック（波形ｊ）と
なるが、本来、波形により１／４周期位相が遅れた波形
はＱであるべきなので、両波形間には時間Δ【の誤差が
生じる。しかし、遅延回路の遅延時間τを小さくして段
数ｎを大きくすれば、この誤差は問題ない程小さくする
ことができる。In the circuit described above, the reference clock (waveform k) output from the output terminal OUT+ is outputted from the output terminal 0UT2 with a 1/4 cycle phase delay (waveform j), but originally, depending on the waveform, Since the waveform whose phase is delayed by 1/4 period should be Q, an error of time Δ[ will occur between the two waveforms. However, by decreasing the delay time τ of the delay circuit and increasing the number of stages n, this error can be made small enough to cause no problem.

また、入力クロックＣＬ　Ｋの周波数が変わって乙、周
期が２ｎτ（第２図では２０τ）以内なら自動的に入力
クロックＣＬ　Ｋから１／４周期遅延したクロックを生
成することができる。Furthermore, if the frequency of the input clock CLK changes and the period is within 2nτ (20τ in FIG. 2), a clock delayed by 1/4 period from the input clock CLK can be automatically generated.

「発明の効果」 以上説明したように、本発明によれば、クロックが入力
され、該クロックと同一周波数で所望の位相差を有する
クロックを出力するクロック位相設定回路において、基
本遅延時間をτとした場合、前記クロックをτからｎτ
（ｎは整数）のｎ通りの遅延時間で遅延させ、ｎ個の遅
延クロック信号を出力する遅延回路と、前記クロックを
前記基本遅延時間τより小さい時間τａで遅延させた信
号の立ち上がりあるいは立ち下がりの変化時点で、前記
ｎ個の遅延クロック信号と前記クロックのレベルをそれ
ぞれ比較し、ｎ個の比較信号を出力する比較回路と、前
記ｎ個の比較信号が入力され、前記ｎ個の遅延クロック
信号の内、前記クロックとの位相差が前記所望の位相差
に最も近い遅延クロック信号を示す選択信号を発生して
出力する制御回路と、前記ｎ１ｌｌの遅延クロック信号
が入力され、前記選択信号が示す遅延クロック信号を出
力する選択回路とを設けたので、初期設定あるいは周波
数が変った場合のマニュアル設定といった設定作業を行
うことなく所望の位相差の得られるクロック（ｉＺ柑段
設定回路実現することができる効果がある。"Effects of the Invention" As explained above, according to the present invention, in a clock phase setting circuit that receives a clock and outputs a clock having the same frequency as the input clock and a desired phase difference, the basic delay time is set to τ. , the clock is changed from τ to nτ
A delay circuit that outputs n delayed clock signals by delaying them by n different delay times (n is an integer), and a rising or falling edge of a signal obtained by delaying the clock by a time τa smaller than the basic delay time τ. A comparison circuit that compares the levels of the n delayed clock signals and the clock and outputs n comparison signals at the time of change of the n delayed clock signals; A control circuit that generates and outputs a selection signal indicating a delayed clock signal whose phase difference with the clock is closest to the desired phase difference among the signals; Since a selection circuit that outputs a delayed clock signal shown in FIG. It has the effect of

また、本発明によるクロック位相設定回路は、可変抵抗
あるいは可変コンデンサといった調整用受動素子を含ま
ないためＬＳＩ化に向いているという利点がある。Furthermore, the clock phase setting circuit according to the present invention has the advantage that it is suitable for LSI implementation because it does not include passive adjustment elements such as variable resistors or variable capacitors.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例によるクロック位相設定回路
の構成図、第２図は同実施例の具体的回路の回路図、第
３図は第２図の回路の動作を示す波形図、第４図は従来
のクロック位相設定回路の構成図である。 ＤＬＩ＝ＤＬｎ・・・・・・遅延回路、ＣＭＰ・・・・
・・比較回路、Ｃ０ＮＴ・・・・・・制御回路、Ｓ　Ｅ
　Ｌ・・・・・選択回路。 出願人　　日本電信電話株式会社 第２図 第３図FIG. 1 is a block diagram of a clock phase setting circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram of a specific circuit of the same embodiment, and FIG. 3 is a waveform diagram showing the operation of the circuit of FIG. 2. FIG. 4 is a block diagram of a conventional clock phase setting circuit. DLI=DLn...delay circuit, CMP...
... Comparison circuit, C0NT ... Control circuit, S E
L...Selection circuit. Applicant Nippon Telegraph and Telephone Corporation Figure 2 Figure 3

Claims (1)

【特許請求の範囲】 クロックが入力され、該クロックと同一周波数で所望の
位相差を有するクロックを出力するクロック位相設定回
路において、 基本遅延時間をτとした場合、前記クロックをτからｎ
τ（ｎは整数）のｎ通りの遅延時間で遅延させ、ｎ個の
遅延クロック信号を出力する遅延回路と、 前記クロックを前記基本遅延時間τより小さい時間τａ
で遅延させた信号の立ち上がりあるいは立ち下がりの変
化時点で、前記ｎ個の遅延クロック信号と前記クロック
のレベルをそれぞれ比較し、ｎ個の比較信号を出力する
比較回路と、 前記ｎ個の比較信号が入力され、前記ｎ個の遅延クロッ
ク信号の内、前記クロックとの位相差が前記所望の位相
差に最も近い遅延クロック信号を示す選択信号を発生し
て出力する制御回路と、前記ｎ個の遅延クロック信号が
入力され、前記選択信号が示す遅延クロック信号を出力
する選択回路と を具備する事を特徴とするクロック位相設定回路。[Claims] In a clock phase setting circuit that receives a clock and outputs a clock having the same frequency as the clock and a desired phase difference, where the basic delay time is τ, the clock is changed from τ to n.
a delay circuit that outputs n delayed clock signals by delaying them by n different delay times of τ (n is an integer); and a delay circuit that outputs n delayed clock signals;
a comparator circuit that compares the levels of the n delayed clock signals and the clock at the time of a change in the rising or falling edge of the delayed signal, and outputs n comparison signals; and the n comparison signals. a control circuit that generates and outputs a selection signal indicating a delayed clock signal whose phase difference with the clock is closest to the desired phase difference among the n delayed clock signals; A clock phase setting circuit comprising: a selection circuit that receives a delayed clock signal and outputs a delayed clock signal indicated by the selection signal.