JP2757090B2 - 分周逓倍回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力クロック信号に対
する出力信号の分周または逓倍を可変設定できる分周逓
倍回路に関し、特に、整数以外の分周或いは逓倍も設定
可能とした分周逓倍回路に関する。

【０００２】

【従来の技術】例えば、レーザビームを使用したディジ
タル複写機等では、ディジタル化された画像信号をアナ
ログ信号に変換し、この信号を、画像の読み取り周期に
対応するドットクロックから形成される三角波のような
所定のパターン信号と比較することで、レーザビームに
よる露光時間を制御するためのパルス幅変調信号を形成
している。ところが、前記ドットクロックには、その伝
送中に発生する定在波や外部からのノイズ等で波形に大
きな歪みを生じるため、そのままドットクロックを使用
して前記パターン信号を形成したのでは、前記パルス幅
変調信号を正確に形成できず再生画像の再現性が劣化す
る。

【０００３】そこで、ドットクロックの歪みがあっても
パターン信号が歪まないようにするために、ドットクロ
ックを分周してドットクロックのデューティ変化等を除
去して使用することが考えられる。ところで、分周回路
としては、入力信号の周波数に対して整数分の１の周波
数の分周出力が得られるものが一般的であるが、このよ
うな通常の分周形態ではドットクロック周期と同じ周期
のパルス幅変調信号に比べてサンプリング数が最小でも
1/2 に少なくなるため、再生画像の解像度が劣化する。
そこで、再生画像の解像度の劣化を抑えるためには、従
来より小さい分周、即ち、1.1 ，1.2 等の整数でない分
周比でドットクロックを分周することが有効である。

【０００４】

【発明が解決しようとする課題】このような分周回路を
構成する場合、クロック信号よりはるかに高い周波数の
クロックを発生しその信号でカウンタを動作させる方法
や、周波数シンセサイザーとＰＬＬを組み合わせて構成
する方法が考えられる。しかし、前者の場合では、極め
て高い周波数信号が必要であり、耐ノイズ性に問題があ
ると共に極めて高い周波数を発生する周波数発生器が必
要で高コストになるという問題がある。また、後者の場
合では、回路構成が非常に複雑となる等の問題がある。

【０００５】本発明は上記の事情に鑑みなされたもの
で、比較的に簡単な回路構成で、且つ低コストで実現可
能な、入力クロックに対して整数以外の分周出力及び逓
倍出力が得られる分周逓倍回路を提供することを目的と
する。

【０００６】

【課題を解決するための手段】このため本発明は、入力
するクロック信号に対する出力信号の分周又は逓倍を可
変設定できる分周逓倍回路であって、ディレー素子を複
数段重ね各段毎に遅延出力を発生するディレー素子群を
有し前記クロック信号に対して一定時間間隔の複数の遅
延出力を発生する信号遅延手段と、一方の入力端子に入
力する分周又は逓倍を設定するための分周逓倍設定信号
と他方の入力端子に入力する所定の信号とを加算演算す
る加算演算手段と、前記信号遅延手段の遅延出力数と少
なくとも同じ値を閾値とし、前記加算演算手段の加算結
果が前記閾値以下の時は加算演算値に相当する信号をそ
のまま出力すると共に加算結果が閾値より大きい時は加
算演算値から閾値を減算した値に相当する信号を出力す
ることで、前記信号遅延手段の複数の遅延出力のいずれ
かを指定する指定信号を出力する遅延出力指定手段と、
前記信号遅延手段の全遅延出力が入力し、これら遅延出
力のうちから前記遅延出力指定手段の指定信号で指定さ
れた１つの遅延出力値を選択的に切り換えて出力する遅
延出力切換手段と、該遅延出力切換手段からの出力の切
り換わりに伴って出力が反転することで設定された分周
又は逓倍出力を生成する分周逓倍出力生成手段と、前記
遅延出力指定手段の指定信号が入力すると共に、前記遅
延出力切換手段から選択された遅延出力が発生した時に
入力している前記指定信号を前記所定の信号として加算
演算手段の他方の入力端子に出力する所定信号出力手段
とを備えて構成した。

【０００７】

【作用】かかる構成において、加算演算手段は、所望の
分周又は逓倍出力を得るための分周逓倍設定信号と所定
信号出力手段からの１つ前の加算演算結果に基づく所定
信号との加算結果を出力する。遅延出力指定手段は、前
記加算結果が、予め設定した閾値以下の時はそのまま加
算結果の値に相当する遅延出力を指定するための指定信
号を出力する一方、閾値より大きい時には、加算結果の
値から閾値を減算した値に相当する指定信号を出力す
る。遅延出力切換手段は、多数のディレー素子を用いて
クロック信号に対して遅延する複数の遅延出力を生成し
ている信号遅延手段から発生している前記複数の遅延出
力のうちから、遅延出力指定手段で指定された遅延出力
を選択して切り換え出力する。分周逓倍出力生成手段
は、前記遅延出力切換手段からの出力が切り換わる毎に
出力を反転させる。この反転出力が、信号遅延手段に入
力するクロック信号に対する所望の分周又は逓倍出力と
なる。

【０００８】前記所定信号出力手段は、前記遅延出力切
換手段から選択された遅延出力が発生する毎に、その時
に入力している前記遅延出力指定手段の指定信号を所定
の信号として加算演算手段に出力する。以上の動作が繰
り返し行われて、クロック信号に対して所望の分周出力
及び逓倍出力が得られるようになる。

【０００９】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１に本実施例の分周逓倍回路の全体構成を示
す。図１において、加算器１は、一方の入力端子Ａに
は、所望の分周逓倍出力ＯＤを設定するための分周逓倍
設定信号ＳＤが入力し、他方の入力端子Ｂには、後述す
るＤ−フリップフロップ回路（以下、Ｄ−Ｆ／Ｆ回路と
する）７からの所定信号Ｑが入力しており、両信号の加
算演算を行い、その加算結果を加算出力信号ＳＵＭとし
て次段の比較回路２に出力する。ここで、前記加算器１
が加算演算手段に相当する。

【００１０】前記比較回路２は、後述する信号遅延回路
５の遅延出力信号ＤＬＤの数（本実施例では20個）と同
じ値を閾値（＝20）とし、前記加算器１の加算出力信号
ＳＵＭの値が閾値以下（ＳＵＭ≦20）の時は加算出力信
号ＳＵＭの値をそのまま出力し、加算出力信号ＳＵＭの
値が閾値より大きい（ＳＵＭ＞20）時は加算出力信号Ｓ
ＵＭの値から閾値を減算した値（＝ＳＵＭ−20）を出力
することで、前記信号遅延回路５の複数の遅延出力のい
ずれかを指定する指定信号ＯＵＴを次段のデコーダ３に
出力する。そして、前記デコーダ３は、前記比較回路２
からの指定信号ＯＵＴをデコードしてその出力ＹＹを次
段のマルチプレクサ４に出力する。ここで、前記比較回
路２及びデコーダ３により遅延出力指定手段が構成され
る。

【００１１】前記マルチプレクサ４は、信号遅延回路５
の全遅延出力ＤＬＤが入力し、これら遅延出力ＤＬＤの
うちから前記デコーダ３からの出力ＹＹに対応する１つ
の遅延出力値を選択的に切り換えて出力信号Ｙとして出
力する。ここで、マルチプレクサ４が遅延出力切換手段
に相当する。前記信号遅延回路５は、本出願人により先
に出願された信号遅延回路（特願平４−１６５５２号）
と同様の構成で、ディレー素子を複数段重ね各段毎に遅
延出力を発生するディレー素子群を有し、入力するクロ
ック信号ＣＬＫに対して一定時間間隔の複数の遅延出力
ＤＬＤ０〜ＤＬＤ20をマルチプレクサ４に出力する。従
って、信号遅延回路５が信号遅延手段に相当する。

【００１２】ここで、前記信号遅延回路５について簡単
に説明する。遅延信号回路５は、集積回路の内部セル
（インバータ）をクロックを１周期遅延させることがで
きるような段数に設定して各段毎に遅延出力を発生する
ように構成したディレー素子群と、ディレー素子群から
の遅延出力及びクロックを受けて、ディレー素子群の遅
延出力の中から前記クロックに同期した遅延出力を検出
する状態検出部と、この状態検出部の検出結果に基づい
てディレー素子群からの遅延出力の遅延値を補正して出
力する遅延値補正部とで構成されている。

【００１３】そして、クロック信号がディレー素子群に
入力すると、ディレー素子群の各段から遅延出力が発生
する。これら複数の遅延出力は、製造工程のばらつき、
温度、湿度、電源電圧の変動等によってその遅延時間が
変化する。そのため、状態検出手段によって各遅延出力
の変化状態を検出し、その検出結果に基づいて遅延値補
正部は、ディレー素子群の各段の遅延出力の中から所望
の遅延時間に最も近い段の遅延出力を選択して出力す
る。

【００１４】これにより、分布定数型や集中定数型等の
通常の高価なディレーラインを用いずに、安価な集積回
路により高精度の信号遅延回路を得ることができる。次
に、前記マルチプレクサ４からの出力信号Ｙは、Ｔ−Ｆ
／Ｆ回路６及び前述のＤ−Ｆ／Ｆ回路７に入力する。前
記Ｔ−Ｆ／Ｆ回路６は、前記マルチプレクサ４からの出
力信号Ｙの切り換わりに伴って出力が反転することで設
定された分周又は逓倍出力ＯＤを生成する。ここで、Ｔ
−Ｆ／Ｆ回路６が分周逓倍出力生成手段に相当する。

【００１５】また、Ｄ−Ｆ／Ｆ回路７は、マルチプレク
サ４の出力信号Ｙの他に、比較回路２からの指定信号Ｏ
ＵＴが入力しており、マルチプレクサ４から選択された
遅延出力である出力信号Ｙが発生した時に、前記入力し
ている指定信号ＯＵＴを前述した所定信号Ｑとして加算
器１の入力端子Ｂに出力する。ここで、Ｄ−Ｆ／Ｆ回路
７が所定信号出力手段に相当する。

【００１６】次に、かかる構成の本実施例の分周逓倍回
路の動作を図２のタイムチャートを参照しながら説明す
る。ここでは、入力クロック信号ＣＬＫの周期に対して
1.5 倍の周期の分周出力ＯＤを得る例について説明す
る。まず、リセット信号ＲＳＴによってＴ−Ｆ／Ｆ回路
６及びＤ−Ｆ・Ｆ回路７をリセットする。これにより、
Ｔ−Ｆ／Ｆ回路６のＱ端子出力、即ち分周逓倍出力（こ
の実施例では分周出力となる）ＯＤは“Ｌ”レベルに立
ち下がり、否定のＱバー端子は“Ｈ”に立ち上がり、Ｄ
端子に入力する。また、Ｄ−Ｆ／Ｆ回路７では、Ｑ端子
からの所定信号Ｑが初期値にセットされ０となり、加算
器１の入力端子Ｂに５ビットの２進数で“０”が入力す
る。

【００１７】この初期状態において、加算器１の一方の
入力端子Ａに分周逓倍設定信号（この実施例では分周設
定信号となる）ＳＤとして５ビットの２進数によって
“15”を入力する。すると、加算器１は、分周逓倍設定
信号ＳＤと所定信号Ｑの加算演算を行い、その結果（15
＋０＝15）を加算出力信号ＳＵＭとして比較回路２に出
力する。この加算出力信号ＳＵＭが20より小さいので、
比較回路２では、そのまま“15”を指定信号ＯＵＴとし
てデコーダ３に出力する。デコーダ３は、この指定信号
ＯＵＴの“15”をデコードして出力ＹＹとして次段のマ
ルチプレクサ４に出力する。マルチプレクサ４は、ＣＬ
Ｋ信号から複数の遅延出力ＤＬＤ０〜ＤＬＤ20を生成し
ている信号遅延回路５の前記各遅延出力ＤＬＤ０〜ＤＬ
Ｄ20のうちから入力する指定信号ＯＵＴで指定されたＤ
ＬＤ15の遅延出力を選択して出力ＹとしてＴ−Ｆ／Ｆ回
路６のＴ入力端子及びＤ−Ｆ・Ｆ回路７のＣＬＫ端子に
入力する。これにより、前記選択された遅延出力ＤＬＤ
15の立ち上がりで、Ｔ−Ｆ／Ｆ回路６は、現在Ｄ入力端
子に入力している“Ｈ”レベルの信号がその分周出力Ｏ
Ｄとして出力され分周逓倍出力ＯＤは立ち上がる一方、
そのＱバー端子の出力が“Ｈ”から“Ｌ”に反転してＤ
入力端子には“Ｌ”レベルの信号が入力する。また、Ｄ
−Ｆ・Ｆ回路７では、前記遅延出力ＤＬＤ15の立ち上が
りによって、Ｄ入力端子に入力している比較回路２の指
定信号ＯＵＴの“15”をホールドし、所定信号Ｑとして
加算器１の入力端子Ｂに入力する。

【００１８】加算器１では、前記所定信号“15”が入力
すると、分周逓倍設定信号ＳＤの“15”との加算演算を
行いその加算結果（15＋15＝30）を加算出力信号ＳＵＭ
として比較回路２に出力する。この加算出力信号ＳＵＭ
は20より大きいので、比較回路２では、30−20＝10とし
て指定信号ＯＵＴを“10”としてデコーダ３に出力す
る。デコーダ３は、この指定信号ＯＵＴの“10”をデコ
ードして出力ＹＹとして次段のマルチプレクサ４に出力
する。マルチプレクサ４は、信号遅延回路５の前記各遅
延出力ＤＬＤ０〜ＤＬＤ20のうちから前記指定信号ＯＵ
Ｔで指定されたＤＬＤ10の遅延出力を選択して出力Ｙと
してＴ−Ｆ／Ｆ回路６のＴ入力端子及びＤ−Ｆ・Ｆ回路
７のＣＬＫ端子に入力する。これにより、前記選択され
た遅延出力ＤＬＤ10の立ち上がりで、Ｔ−Ｆ／Ｆ回路６
は、現在Ｄ入力端子に入力している“Ｌ”レベルの信号
がその分周出力ＯＤとして出力され分周逓倍出力ＯＤは
立ち下がる。また、そのＱバー端子の出力は“Ｌ”から
再び“Ｈ”に反転してＤ入力端子に入力する。また、Ｄ
−Ｆ・Ｆ回路７では、前記遅延出力ＤＬＤ10の立ち上が
りによって、Ｄ入力端子に入力している比較回路２の指
定信号ＯＵＴの“10”をホールドし、所定信号Ｑとして
加算器１の入力端子Ｂに“10”を入力する。

【００１９】かかる動作を繰り返すことにより、選択さ
れた遅延出力ＤＬＤの立ち上がりに同期してＴ−Ｆ／Ｆ
回路６の出力が反転することで、クロック信号ＣＬＫの
周期に対し1.5 倍の周期を持つ分周出力ＯＤを得ること
ができる。そして、例えば1.8 倍の周期の分周出力を得
たい場合には、分周逓倍設定信号ＳＤとして“18”を入
力すればよく、また、逓倍出力を得たい場合には、分周
逓倍設定信号ＳＤとして10より小さい数を入力すればよ
く、分周逓倍設定信号ＳＤの値を変えることによって自
由に分周及び逓倍出力を変更することができる。

【００２０】かかる構成の分周逓倍回路によれば、高周
波のクロック信号が不要となり、全ての回路をディジタ
ル回路で構成ができ回路構成が簡単にできるので、原ク
ロックの周期に対して整数以外の周期の分周逓倍出力を
得ることのできる回路を低コストで提供することができ
る。尚、本実施例の分周逓倍回路では、原クロックの周
期に対して1.1 倍〜２倍までの周期を有する分周出力又
は10/9〜10倍までの逓倍出力の生成が可能であるが、信
号遅延回路５の遅延出力の数を増加することで、分周比
や逓倍比を更に細かく設定することも可能である。ま
た、本発明の分周逓倍回路を複数段結合すれば、２倍よ
り大きい周期の分周や10倍より大きい逓倍も可能であ
る。

【００２１】

【発明の効果】以上説明したように本発明によれば、原
クロックの周期に対して整数以外の周期の分周及び逓倍
出力を得るに際して、全てディジタル回路で構成するこ
とができ、且つ簡単な回路構成で実現できるので、非常
に安価にできる。

【図面の簡単な説明】

【図１】本発明に係わる分周逓倍回路の一実施例を示す
回路構成図

【図２】同上実施例の動作の一例を説明するタイミング
チャート

【符号の説明】

１ 加算器 ２ 比較回路 ４ マルチプレクサ ５ 信号遅延回路 ６ Ｔ−Ｆ／Ｆ回路 ７ Ｄ−Ｆ／Ｆ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力するクロック信号に対する出力信号の
   分周又は逓倍を可変設定できる分周逓倍回路であって、 ディレー素子を複数段重ね各段毎に遅延出力を発生する
   ディレー素子群を有し前記クロック信号に対して一定時
   間間隔の複数の遅延出力を発生する信号遅延手段と、 一方の入力端子に入力する分周又は逓倍を設定するため
   の分周逓倍設定信号と他方の入力端子に入力する所定の
   信号とを加算演算する加算演算手段と、 前記信号遅延手段の遅延出力数と少なくとも同じ値を閾
   値とし、前記加算演算手段の加算結果が前記閾値以下の
   時は加算演算値に相当する信号をそのまま出力すると共
   に加算結果が閾値より大きい時は加算演算値から閾値を
   減算した値に相当する信号を出力することで、前記信号
   遅延手段の複数の遅延出力のいずれかを指定する指定信
   号を出力する遅延出力指定手段と、 前記信号遅延手段の全遅延出力が入力し、これら遅延出
   力のうちから前記遅延出力指定手段の指定信号で指定さ
   れた１つの遅延出力値を選択的に切り換えて出力する遅
   延出力切換手段と、 該遅延出力切換手段からの出力の切り換わりに伴って出
   力が反転することで設定された分周又は逓倍出力を生成
   する分周逓倍出力生成手段と、 前記遅延出力指定手段の指定信号が入力すると共に、前
   記遅延出力切換手段から選択された遅延出力が発生した
   時に入力している前記指定信号を前記所定の信号として
   加算演算手段の他方の入力端子に出力する所定信号出力
   手段と、 を備えて構成したことを特徴とする分周逓倍回路。