JPS605313A - タイミング信号生成回路 - Google Patents
タイミング信号生成回路Info
- Publication number
- JPS605313A JPS605313A JP58113541A JP11354183A JPS605313A JP S605313 A JPS605313 A JP S605313A JP 58113541 A JP58113541 A JP 58113541A JP 11354183 A JP11354183 A JP 11354183A JP S605313 A JPS605313 A JP S605313A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- cycle
- time
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、デジタル的にある一定または可変のサイクル
内の任意の時刻に信号をオン、オフするタイミング信号
生成回路に関する。
内の任意の時刻に信号をオン、オフするタイミング信号
生成回路に関する。
従来技術と問題点
従来、あるサイクル（周期）ｎＴ内の任意の時刻ｔ＝ｔ
ｌに信号Ｘをオン、時刻ｔ ＝ ｔ ２に該信号Ｘを
オフにさせようとする場合は、そのサイクルの開始時刻
ｔ＝ｔ ｏでオンになる信号Ａをｄ＋＝ｔ１−ｔｏだけ
遅らせた信号Ｂと、信号六の反転信号Ａをｄ２＝ｔ２−
ｔｏだけ遅らせた信号Ｃとのアンドをとるのが−Ｊｌｋ
的である。第１図はこのタイムチャートである。ところ
が、この方法を用いると次の欠点がある。
ｌに信号Ｘをオン、時刻ｔ ＝ ｔ ２に該信号Ｘを
オフにさせようとする場合は、そのサイクルの開始時刻
ｔ＝ｔ ｏでオンになる信号Ａをｄ＋＝ｔ１−ｔｏだけ
遅らせた信号Ｂと、信号六の反転信号Ａをｄ２＝ｔ２−
ｔｏだけ遅らせた信号Ｃとのアンドをとるのが−Ｊｌｋ
的である。第１図はこのタイムチャートである。ところ
が、この方法を用いると次の欠点がある。
（１）任意の時間ｄ、上記の例ではｄ’＋、”ｄ２だけ
遅らせるのにり、Ｃからなるディレィラインなどの遅延
素子を用いなければならないが、一般に遅延素子は、Ｇ
）反射が起こりやすいため、使用上の制限がある、■遅
延時間ｄが大きい場合、多数の遅延素子を直列に接続し
なければならないが、遅延素子は実装スペースが大きい
うえＬＳｉ化が困難なため、実装」−の問題が大きい、
（す遅延時間のタップ調整の際の操作性が悪い、（０調
整誤差が大きい、■オン、オフするタイミングを変更す
る場合、容易にできないなどの欠点がある。
遅らせるのにり、Ｃからなるディレィラインなどの遅延
素子を用いなければならないが、一般に遅延素子は、Ｇ
）反射が起こりやすいため、使用上の制限がある、■遅
延時間ｄが大きい場合、多数の遅延素子を直列に接続し
なければならないが、遅延素子は実装スペースが大きい
うえＬＳｉ化が困難なため、実装」−の問題が大きい、
（す遅延時間のタップ調整の際の操作性が悪い、（０調
整誤差が大きい、■オン、オフするタイミングを変更す
る場合、容易にできないなどの欠点がある。
（２）オン、オフのタイミングを調整したい信号Ｘが複
数ある場合、信号ごとに遅延素子が必要であり、実装ス
ペースに影響を与える。
数ある場合、信号ごとに遅延素子が必要であり、実装ス
ペースに影響を与える。
発明の目的
本発明は、タイミング生成にディレィライン等の遅延素
子を用いずに希望とするタイミングでオンオフする信号
を得ようとするもので、サイクルをいくつかの小区間（
以下フェイズと呼ぶ）に区別するフェイズ信号と、各フ
ェイズ（Ｐｈａｓｅ ）内の時刻を規定するタイミング
クロックを用いて、サイクル内の任意の時刻でオン、オ
フさせ、希望とする信号Ｘを得るものである。
子を用いずに希望とするタイミングでオンオフする信号
を得ようとするもので、サイクルをいくつかの小区間（
以下フェイズと呼ぶ）に区別するフェイズ信号と、各フ
ェイズ（Ｐｈａｓｅ ）内の時刻を規定するタイミング
クロックを用いて、サイクル内の任意の時刻でオン、オ
フさせ、希望とする信号Ｘを得るものである。
発明の構成
本発明のタイミング信号生成回路は＼周期ｎＴ（ｎは自
然数、可変）のサイクル内の任意の時刻ｔ＝ ｔ ｏ
＋ ｉ Ｔ ＋ ｊ工、ここでｉ、ｊ、ｍは自然数）０
≦ｉ＜ｎ、Ｑ＜ ｊ＜ｍ、ｔ ｏはサイクルの基準時刻
、に信号をオン、オフさせる場合に、該サイクルに同期
した周期ＴのクロックＣＬＫＯを用いて該サイクルをｎ
個またはｎ個以下の区間に区分し、その区間でのみオン
になるフェイズ信号ＰＯ（ｔ ｏ−ｔ ｏ＋Ｔの間オン
）、ＰＩ（ｔｏ＋Ｔ 〜ｔｏ＋２Ｔの間オン） 、 −
、Ｐ （ｎ−１） （ｔ 。
然数、可変）のサイクル内の任意の時刻ｔ＝ ｔ ｏ
＋ ｉ Ｔ ＋ ｊ工、ここでｉ、ｊ、ｍは自然数）０
≦ｉ＜ｎ、Ｑ＜ ｊ＜ｍ、ｔ ｏはサイクルの基準時刻
、に信号をオン、オフさせる場合に、該サイクルに同期
した周期ＴのクロックＣＬＫＯを用いて該サイクルをｎ
個またはｎ個以下の区間に区分し、その区間でのみオン
になるフェイズ信号ＰＯ（ｔ ｏ−ｔ ｏ＋Ｔの間オン
）、ＰＩ（ｔｏ＋Ｔ 〜ｔｏ＋２Ｔの間オン） 、 −
、Ｐ （ｎ−１） （ｔ 。
＋（ｎ ］） Ｔ−ｔ ｏ ＋ｎＴの間オン）を生成し
、その中からＰ （ｉ−１）を選択してフリッププロッ
プのデータ入力端子に入力し、またクロックＣＬＫＯを
１ずつ遅らせたクロックＣＬＫＩ、ＣＬＫ ２． ・−
、ＣＬＫ （ｍ −］、）をゲートディレィによって作
成してその中からクロックＣＬＫＯをｊ’ｉ？ −だけ遅らせたクロックＣＬＫ ｊを選択して該フリッ
プフロップのクロック入力端子へ入力し、該フリップフ
ロップの出力から目的とするタイミング信号を得るよう
にしてなることを特徴とするが、以下図示の実施例を参
照しながらこれを詳細に説明する。
、その中からＰ （ｉ−１）を選択してフリッププロッ
プのデータ入力端子に入力し、またクロックＣＬＫＯを
１ずつ遅らせたクロックＣＬＫＩ、ＣＬＫ ２． ・−
、ＣＬＫ （ｍ −］、）をゲートディレィによって作
成してその中からクロックＣＬＫＯをｊ’ｉ？ −だけ遅らせたクロックＣＬＫ ｊを選択して該フリッ
プフロップのクロック入力端子へ入力し、該フリップフ
ロップの出力から目的とするタイミング信号を得るよう
にしてなることを特徴とするが、以下図示の実施例を参
照しながらこれを詳細に説明する。
発明の実施例
第２図は本発明の基本的な実施例を示す図で、（ａｌは
タイムチャート、ｆｂ）は要部構成図である。本発明は
サイクルｎＴ（ｎは整数）内の任意の時刻、１′ ｔ＝ｔｏ＋ｉＴ＋）− （ｉ、ｊ、ｍは整数でＯ＜ｉ＜ｎ、Ｑ＜ｊ＜ｍ。
タイムチャート、ｆｂ）は要部構成図である。本発明は
サイクルｎＴ（ｎは整数）内の任意の時刻、１′ ｔ＝ｔｏ＋ｉＴ＋）− （ｉ、ｊ、ｍは整数でＯ＜ｉ＜ｎ、Ｑ＜ｊ＜ｍ。
ｔｏはサイクルの開始時刻）にタイミング信号Ｘをオン
／オフさせる場合に、サイクルｎＴに同期した同期Ｔの
クロックＣＬＫＯ，（図示せず）を用いてサイクルｎＴ
をｎ個以下の小区間に区別するフェイズ信号Ｐを生成す
ることにより、オンにすべき区間ｔｏ＋１Ｔ−ｔｏ＋
（ｉ＋１）Ｔを指定し、その区間中オンになるフェイズ
信号ＰをフリップフロップＦＦのデータ入力端子に入力
し、まＣＬＫ ｊを選択してフリップフロップＦＦのク
ロック入力端子ｃｌｏｃｋへ入力し、そのＱ出力から目
的とするタイミング信号Ｘをｆ４７る（但し、立下り部
を除く）ものである。フリップフロップＦＦがＪ−に型
である場合、信号Ｘをオンにする時にはフェイズ信号Ｐ
をＪ入力端子へ、またオフにする場合はに入力端子へ入
力する。また、フェイズの境界で信号をオン／オフさせ
よ・うとする場合にフリップフロップＦＦのセットアツ
プタイムまたはホールドタイムが保証できない場合は、
本来のフＴ、 − エイズ信号Ｐの他に位相を−たけずらした第２のフェイ
ズ信号を生成して、その中から適切なフェイズ信号を選
択する。
／オフさせる場合に、サイクルｎＴに同期した同期Ｔの
クロックＣＬＫＯ，（図示せず）を用いてサイクルｎＴ
をｎ個以下の小区間に区別するフェイズ信号Ｐを生成す
ることにより、オンにすべき区間ｔｏ＋１Ｔ−ｔｏ＋
（ｉ＋１）Ｔを指定し、その区間中オンになるフェイズ
信号ＰをフリップフロップＦＦのデータ入力端子に入力
し、まＣＬＫ ｊを選択してフリップフロップＦＦのク
ロック入力端子ｃｌｏｃｋへ入力し、そのＱ出力から目
的とするタイミング信号Ｘをｆ４７る（但し、立下り部
を除く）ものである。フリップフロップＦＦがＪ−に型
である場合、信号Ｘをオンにする時にはフェイズ信号Ｐ
をＪ入力端子へ、またオフにする場合はに入力端子へ入
力する。また、フェイズの境界で信号をオン／オフさせ
よ・うとする場合にフリップフロップＦＦのセットアツ
プタイムまたはホールドタイムが保証できない場合は、
本来のフＴ、 − エイズ信号Ｐの他に位相を−たけずらした第２のフェイ
ズ信号を生成して、その中から適切なフェイズ信号を選
択する。
第３図および第４図は複数のタイミング信号を発生ずる
本発明の他の実施例で、第３図はタイムチャー１・、第
４図は回路構成を示すブロック図である。本例は基本メ
モリサイクルが２００ｎｓの記憶装置があり、メモリ内
で次のような複数のタイミング信号ＸＡ、＊Ｂを生成す
る必要があることに対処したものである。
本発明の他の実施例で、第３図はタイムチャー１・、第
４図は回路構成を示すブロック図である。本例は基本メ
モリサイクルが２００ｎｓの記憶装置があり、メモリ内
で次のような複数のタイミング信号ＸＡ、＊Ｂを生成す
る必要があることに対処したものである。
ｉ）サイクル開始時刻ｔｏから５５ｎｓ経過後オンにな
り、ｔＱから１９５ｎｓ経過後オフになる信号ＸＡ １１）サイクル開始時刻ｔｏから１１０ｎｓ経過後オン
になり、ｔｏから１８５ｎｓ経過後オフになる信号ＸＢ タイミング信号＊Ａ、ＸＢを生成するために、まずメモ
リサイクルと同期する周期５０ｎｓのクロックｃ ｒ−
Ｋ Ｏを発生させ、これを基に４個のフェイズ信号ＰＯ
，ＰＩ、Ｐ２．Ｐ３を生成する。ただし ＰＯ：ｔ−ｔｏからｔ＝ｔ ｏ＋５０ｎｓの間オンにな
る信号 ＰＩ ：ｔ＝ｔｏ＋５０ｎＳからｔ＝ｔｏ＋１．ｏ。
り、ｔＱから１９５ｎｓ経過後オフになる信号ＸＡ １１）サイクル開始時刻ｔｏから１１０ｎｓ経過後オン
になり、ｔｏから１８５ｎｓ経過後オフになる信号ＸＢ タイミング信号＊Ａ、ＸＢを生成するために、まずメモ
リサイクルと同期する周期５０ｎｓのクロックｃ ｒ−
Ｋ Ｏを発生させ、これを基に４個のフェイズ信号ＰＯ
，ＰＩ、Ｐ２．Ｐ３を生成する。ただし ＰＯ：ｔ−ｔｏからｔ＝ｔ ｏ＋５０ｎｓの間オンにな
る信号 ＰＩ ：ｔ＝ｔｏ＋５０ｎＳからｔ＝ｔｏ＋１．ｏ。
ｎｓの間オンになる信号
Ｐ２： ｔ＝ｔ ｏ＋１００ ｎｓからｔ＝ｔｏ＋１５
０ｎｓの間オンになる信号 Ｐ３ ： ｔ＝ｔ ｏ＋１５０ ｎｓからｔ＝ｔｏ＋２
００ｎｓの間オンになる信号 ゛ また、クロックＣＬＫＯを５ｎｓずつ遅らせたクロック
ＣＬＫ１〜ＣＩ、Ｋ９を生成する。これは後述するよう
にゲートディレィを用いて行なう。信号ＸＡ生成の場合
は第４図のようにフェイズ信号ＰＯ〜Ｐ３の中からマル
チプレクサ（ＭＰＸ）１０によりＰｌを選択してＪ−に
フリップフロップＦＦのＪ入力端子へ、またＭＰＸＩＩ
によりＰ３を選択してこれをに入力端子へ入力する。ま
た、クロックＣＬＫＯ〜ＣＬＫ９の中からｃ Ｔ−Ｋ
１をＭＰＸ１２により、またＣＬＫ９をＭＰＸ１３によ
り選択しかつ各々をオン条件で開くアンドゲート１４、
オフ条件で開くアンドゲート１５、これらのゲート出力
の論理和をとるオアゲート１６を通してフリップフロッ
プＦＦのクロック入力端子へ入力する。このときフリッ
プフロップＦＦのＱ出力から得られる信号がＸＡである
。信号ＸＢ生成の場合も全く同様に、Ｐ２をＦＦのＪ入
力端子へ、Ｐ３をＦＦのに入力端子へ、ＣＬＫ２．ＣＬ
Ｋ７をＦＦのクロック入力端子へ入力するだけでよい。
０ｎｓの間オンになる信号 Ｐ３ ： ｔ＝ｔ ｏ＋１５０ ｎｓからｔ＝ｔｏ＋２
００ｎｓの間オンになる信号 ゛ また、クロックＣＬＫＯを５ｎｓずつ遅らせたクロック
ＣＬＫ１〜ＣＩ、Ｋ９を生成する。これは後述するよう
にゲートディレィを用いて行なう。信号ＸＡ生成の場合
は第４図のようにフェイズ信号ＰＯ〜Ｐ３の中からマル
チプレクサ（ＭＰＸ）１０によりＰｌを選択してＪ−に
フリップフロップＦＦのＪ入力端子へ、またＭＰＸＩＩ
によりＰ３を選択してこれをに入力端子へ入力する。ま
た、クロックＣＬＫＯ〜ＣＬＫ９の中からｃ Ｔ−Ｋ
１をＭＰＸ１２により、またＣＬＫ９をＭＰＸ１３によ
り選択しかつ各々をオン条件で開くアンドゲート１４、
オフ条件で開くアンドゲート１５、これらのゲート出力
の論理和をとるオアゲート１６を通してフリップフロッ
プＦＦのクロック入力端子へ入力する。このときフリッ
プフロップＦＦのＱ出力から得られる信号がＸＡである
。信号ＸＢ生成の場合も全く同様に、Ｐ２をＦＦのＪ入
力端子へ、Ｐ３をＦＦのに入力端子へ、ＣＬＫ２．ＣＬ
Ｋ７をＦＦのクロック入力端子へ入力するだけでよい。
ただし、フリップフロップＦＦのセットアツプタイムと
ボールドタイムがどちらも０より大きい値を必要とする
場合、各フェイズの境界値（１＝ｔｏ、ｔｏ＋５０ｎｓ
、ｔｏ＋１００ｎｓ、ｔ。
ボールドタイムがどちらも０より大きい値を必要とする
場合、各フェイズの境界値（１＝ｔｏ、ｔｏ＋５０ｎｓ
、ｔｏ＋１００ｎｓ、ｔ。
＋１５０ｎｓ）でオンまたはオフになる信号を生成する
際のセットアツプタイムまたはホールドタイムが保証で
きない。この場合は各フェイズ信号ＰＩ’ 、Ｐ２’
、Ｐ３’を生成しておけば、前述の境界値でセットアツ
プタイム、ホールドタイムを満足するような第２のフェ
イズ信号を選ぶことができる。クロックＣＬＫＯがデユ
ーティ （ｄｕｔｙ）５０％のパルスならば、これを反
転させることにより簡単に第２のフェイズ信号を生成す
ることができる。尚、この場合、フリップフロップＦＦ
のセソＩ・アップタイム、ホールドタイムは共にクロり
小さいものとする。第５図はこれを示すタイムチャニド
で、＊ＣＬＫＯはクロックＣＬＫＯの反転である。
際のセットアツプタイムまたはホールドタイムが保証で
きない。この場合は各フェイズ信号ＰＩ’ 、Ｐ２’
、Ｐ３’を生成しておけば、前述の境界値でセットアツ
プタイム、ホールドタイムを満足するような第２のフェ
イズ信号を選ぶことができる。クロックＣＬＫＯがデユ
ーティ （ｄｕｔｙ）５０％のパルスならば、これを反
転させることにより簡単に第２のフェイズ信号を生成す
ることができる。尚、この場合、フリップフロップＦＦ
のセソＩ・アップタイム、ホールドタイムは共にクロり
小さいものとする。第５図はこれを示すタイムチャニド
で、＊ＣＬＫＯはクロックＣＬＫＯの反転である。
なお、遅延クロックＣＬＫ １〜ＣＬＫ９は第６図のよ
うにゲートディレィを用いて生成する。各ゲーＩ・のデ
ィレィバラつきを考え、ディレィが５ｎｓ単位となるよ
うに直列に接続するゲートの個数を選択できる手段（Ｓ
Ｗなど）を設け、あらかじめ調整しておく。２１〜２４
は直列接続されたバッファで、各段の出力がクロックＣ
ＬＫＯを逐次遅延させたものであるが、どの段の遅延出
力をクロックＣＬ Ｋ １とするかはマルチプレクサ３
１で選択し、該マルチプレクサ３１の出力ＣＬ Ｋ １
０ が入カクロソクＣＬ Ｋ Ｏを正しく５ｎｓ遅延させた
ものであるようにする。バッファ２５〜２８およびマル
チプレクサ３２はクロックＣＬ Ｋ １を５ｎｓ遅延さ
せてクロックＣＬ Ｋ ２を発生する部分で、同様構成
が以下に庸続接続される。これらのクロックＣＬ Ｋ
Ｏ〜ＣＬ Ｋ ９を選択する手段およびフェイズ信号Ｐ
Ｏ〜Ｐ３を選択する手段は、第４図のマルチプレクサ１
０〜１３のようにタイミングの変更が容易であるような
方式（ＳＷなど）を用いる。
うにゲートディレィを用いて生成する。各ゲーＩ・のデ
ィレィバラつきを考え、ディレィが５ｎｓ単位となるよ
うに直列に接続するゲートの個数を選択できる手段（Ｓ
Ｗなど）を設け、あらかじめ調整しておく。２１〜２４
は直列接続されたバッファで、各段の出力がクロックＣ
ＬＫＯを逐次遅延させたものであるが、どの段の遅延出
力をクロックＣＬ Ｋ １とするかはマルチプレクサ３
１で選択し、該マルチプレクサ３１の出力ＣＬ Ｋ １
０ が入カクロソクＣＬ Ｋ Ｏを正しく５ｎｓ遅延させた
ものであるようにする。バッファ２５〜２８およびマル
チプレクサ３２はクロックＣＬ Ｋ １を５ｎｓ遅延さ
せてクロックＣＬ Ｋ ２を発生する部分で、同様構成
が以下に庸続接続される。これらのクロックＣＬ Ｋ
Ｏ〜ＣＬ Ｋ ９を選択する手段およびフェイズ信号Ｐ
Ｏ〜Ｐ３を選択する手段は、第４図のマルチプレクサ１
０〜１３のようにタイミングの変更が容易であるような
方式（ＳＷなど）を用いる。
本発明の異なる実施例を第７図に示ず。３５゜３６は排
他ノアゲート、３７はアントゲ−Ｉ・である。この例で
はフェイズ信号ＰＯ，Ｐ１を下表のようにコード化して
生成し、設定すべき時刻を含む区間を指定する値１また
は０と一致した場合にその一致信号ＥＱ＋がフリッププ
ロップＦＦのＪ入力またはに入力に入力されるようにし
である。
他ノアゲート、３７はアントゲ−Ｉ・である。この例で
はフェイズ信号ＰＯ，Ｐ１を下表のようにコード化して
生成し、設定すべき時刻を含む区間を指定する値１また
は０と一致した場合にその一致信号ＥＱ＋がフリッププ
ロップＦＦのＪ入力またはに入力に入力されるようにし
である。
例えば前例の信号ＸＡの場合はＰＯ＝Ｏ，Ｐｌ−１にな
ったとき一致信号ＥＱ１がＪへ入力される。
ったとき一致信号ＥＱ１がＪへ入力される。
Ｋ入力も同様であり、クロック入力は前述の実施１
例と同様である。
表 １
発明の効果
以上述べた本発明のタイミング信号生成回路には次のよ
うな効果がある。（１）ディレィラインなどの遅延素子
を使用しないため、反射の恐れがなく、タイミングクロ
ックの遅延もゲートディレィを用いれば調整手段を除い
た回路のＬＳｉ化が可能であり、実装スペースが大幅に
削減できる。（２）先ずフェイズ信号により区間を定め
、次いでその区間内の時刻をクロックにより定めるとい
う２段階の指定方法によりオン、オフのタイミング生成
を行２ っているので、設定すべき時刻に対して小さな誤差で済
む利点がある。
うな効果がある。（１）ディレィラインなどの遅延素子
を使用しないため、反射の恐れがなく、タイミングクロ
ックの遅延もゲートディレィを用いれば調整手段を除い
た回路のＬＳｉ化が可能であり、実装スペースが大幅に
削減できる。（２）先ずフェイズ信号により区間を定め
、次いでその区間内の時刻をクロックにより定めるとい
う２段階の指定方法によりオン、オフのタイミング生成
を行２ っているので、設定すべき時刻に対して小さな誤差で済
む利点がある。
第１図は従来のタイミング信号生成方法の説明図、第２
図＋ａｌ （ｂｌは本発明の一実施例を示すタイムチャ
ートおよび構成図、第３図および第４図は本発明の他の
実施例を示すタイムチャートおよび構成図、第５図は第
２のフェイズ信号の説明図、第６図はゲートディレィに
よる遅延クロックの発生回路の構成図、第７図は本発明
の異なる実施例を示す構成図及び波形図である。 図中、ＦＦはフリップフロップ、１０．１１はフェイズ
信号選択用マルチプレクサ、１２．１３はクロック選択
用マルチプレクサ、２１〜２８は遅延用ゲートである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ３ ＹｃＬ 」
図＋ａｌ （ｂｌは本発明の一実施例を示すタイムチャ
ートおよび構成図、第３図および第４図は本発明の他の
実施例を示すタイムチャートおよび構成図、第５図は第
２のフェイズ信号の説明図、第６図はゲートディレィに
よる遅延クロックの発生回路の構成図、第７図は本発明
の異なる実施例を示す構成図及び波形図である。 図中、ＦＦはフリップフロップ、１０．１１はフェイズ
信号選択用マルチプレクサ、１２．１３はクロック選択
用マルチプレクサ、２１〜２８は遅延用ゲートである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ３ ＹｃＬ 」
Claims (2)
- （１）周期ｎＴ（ｎは自然数、可変）のサイクル内の任
意の時刻ｔ−ｔ口＋ｉＴ＋ＪＴ−１ここで’、Ｊ＋ｍは
自然数、Ｑ＜ｉ＜ｎ、Ｏ＜ｊ＜ｍ、ｔｏはサイクルの基
準時刻、に信号をオン、オフさせる場合に、該サイクル
に同期した周期Ｔのクロック０ＬＫＯを用いて該サイク
ルをｎ個またはｎ１ｔｐ以下の区間に区分し、その区間
でのみオンになるフェイズ信号ＰＯ（ｔｏ”ｔｏ＋Ｔの
間オン）、Ｐｌ（ｔｏ＋Ｔ＝ｔｏ＋２７の間オン） 、
−、Ｐ （ｎ−１） （ｔ ｏ＋ （ｎ−１） Ｔ〜ｔ
ｏ＋ｎＴの間オン）を生成し、その巾からＰ Ｈ−１
）を選択しＣＬＫＩ、’ＣＬＫ２．−・・、ＣＬＫ （
ｍ−１）をゲートディレィによって作成してその中から
クロックＣＬＫＯをｊｌだけ遅らせたクロックＣＬＫ
ｊを選択して該フリップフロップのクロック入力端子へ
入力し、該フリップフロップの出力から目的とするタイ
ミング信号を得るようにしてなることを特徴とするタイ
ミング信号生成回路。 - （２）区間の境界（ｔ ＝ ｔ ｏ、ｔ ｏ ＋Ｔ、
−、ｔ ｏ ＋（ｎ−１）Ｔ）またはその付近で信号を
オン、オフさせようとする場合に、クロックＣＬＫＯを
反転させたクロック＊ＣＬＫＯから、本来のフェイユ ズ信号の位相をそれぞれ−Ｔだけずらした第２のフェイ
ズ信号を生成し、その中から適切なフェイズ信号を選択
してフリップフロップのデータ入力端子へ入力するよう
にしてなることを特徴とする特許請求の範囲第１項記載
のタイミング信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113541A JPS605313A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113541A JPS605313A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605313A true JPS605313A (ja) | 1985-01-11 |
| JPH0354486B2 JPH0354486B2 (ja) | 1991-08-20 |
Family
ID=14614925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113541A Granted JPS605313A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123821A (ja) * | 1985-11-25 | 1987-06-05 | Asia Electron Kk | タイミング信号発生器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647837A (en) * | 1979-09-27 | 1981-04-30 | Ricoh Co Ltd | Delay circuit |
-
1983
- 1983-06-23 JP JP58113541A patent/JPS605313A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647837A (en) * | 1979-09-27 | 1981-04-30 | Ricoh Co Ltd | Delay circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123821A (ja) * | 1985-11-25 | 1987-06-05 | Asia Electron Kk | タイミング信号発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354486B2 (ja) | 1991-08-20 |
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