JP2002261239A - 不揮発性半導体メモリ装置の昇圧回路 - Google Patents
不揮発性半導体メモリ装置の昇圧回路Info
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Abstract
(57)【要約】
【課題】 2段積みキャパシタの中間ノードがチャージ
アップされないようにする。 【解決手段】 p‐MOSトランジスタ38は、中間ノ
ード5に接続されている。レベルシフタ39は、入力信
号Resetに基づく出力信号hresetbをp‐MOSトランジ
スタ38のゲートに供給する。そして、ポンプ動作開始
までの初期状態では信号Resetを「H」にしてp‐MOS
トランジスタ38をオンする。こうして、中間ノード5
の正の電荷はp‐MOSトランジスタ38を介して、負
の電荷はp‐MOSトランジスタ38のN‐ウェルを介
してディスチャージすることによって、中間ノード5の
電位を約0.7V程度にする。したがって、ポンプ動作
が開始してp‐MOSトランジスタ38がオフされて
も、上記キャパシタC4a,C4b夫々に印加される最大
電圧は4Vであり、キャパシタ絶縁膜の耐圧を越えるこ
とを防止できる。
アップされないようにする。 【解決手段】 p‐MOSトランジスタ38は、中間ノ
ード5に接続されている。レベルシフタ39は、入力信
号Resetに基づく出力信号hresetbをp‐MOSトランジ
スタ38のゲートに供給する。そして、ポンプ動作開始
までの初期状態では信号Resetを「H」にしてp‐MOS
トランジスタ38をオンする。こうして、中間ノード5
の正の電荷はp‐MOSトランジスタ38を介して、負
の電荷はp‐MOSトランジスタ38のN‐ウェルを介
してディスチャージすることによって、中間ノード5の
電位を約0.7V程度にする。したがって、ポンプ動作
が開始してp‐MOSトランジスタ38がオフされて
も、上記キャパシタC4a,C4b夫々に印加される最大
電圧は4Vであり、キャパシタ絶縁膜の耐圧を越えるこ
とを防止できる。
Description
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
メモリ装置の昇圧回路であって、特に誘電膜で成るキャ
パシタを有する昇圧回路に関する。
メモリ装置の昇圧回路であって、特に誘電膜で成るキャ
パシタを有する昇圧回路に関する。
【0002】
【従来の技術】従来、最も一般的に用いられているフラ
ッシュメモリ(一括消去型メモリ)として、ETOX(EPR
OM THIN OXIDE:インテル社の商標)がある。このETO
X型フラッシュメモリセルの模式的な断面図を図11に
示す。図11から分るように、ソース1とドレイン2と
ソース‐ドレイン間の基板(ウェル)3との上に、トンネ
ル酸化膜4を介してフローティングゲート5が形成され
ている。さらに、上記フローティングゲート5の上に、
層間絶縁膜6を介してコントロールゲート7が形成され
ている。
ッシュメモリ(一括消去型メモリ)として、ETOX(EPR
OM THIN OXIDE:インテル社の商標)がある。このETO
X型フラッシュメモリセルの模式的な断面図を図11に
示す。図11から分るように、ソース1とドレイン2と
ソース‐ドレイン間の基板(ウェル)3との上に、トンネ
ル酸化膜4を介してフローティングゲート5が形成され
ている。さらに、上記フローティングゲート5の上に、
層間絶縁膜6を介してコントロールゲート7が形成され
ている。
【0003】上記ETOX型フラッシュメモリの動作原
理について述べる。表1に示すように、書き込み時に
は、上記コントロールゲート7に電圧Vpp(例えば9V)
を印加し、ソース1に基準電圧Vss(例えば0V)を印加
し、ドレイン2に6Vの電圧を印加する。これによっ
て、チャネル層には多くの電流が流れ、ドレイン2側の
電界が高い部分でチャネルホットエレクトロンが発生
し、フローティングゲート5に電子が注入される。その
結果、メモリセル8の閾値電圧が上昇してメモリセル8
への書き込みが行われる。図12は、書き込み状態と消
去状態とにおける閾値電圧分布を示す。図12に示すよ
うに、書き込まれたメモリセルの閾値電圧は5V以上と
なる。表1
理について述べる。表1に示すように、書き込み時に
は、上記コントロールゲート7に電圧Vpp(例えば9V)
を印加し、ソース1に基準電圧Vss(例えば0V)を印加
し、ドレイン2に6Vの電圧を印加する。これによっ
て、チャネル層には多くの電流が流れ、ドレイン2側の
電界が高い部分でチャネルホットエレクトロンが発生
し、フローティングゲート5に電子が注入される。その
結果、メモリセル8の閾値電圧が上昇してメモリセル8
への書き込みが行われる。図12は、書き込み状態と消
去状態とにおける閾値電圧分布を示す。図12に示すよ
うに、書き込まれたメモリセルの閾値電圧は5V以上と
なる。表1
【0004】また、消去時は、上記コントロールゲート
7に電圧Vnn(例えば−7.5V)を印加し、ソース1に
電圧Vpe(例えば4V)を印加し、ドレイン2をオープン
にすることによって、ソース1側とフローティングゲー
ト5との間のトンネル酸化膜4に強い電界が発生する。
そして、ファウラーノーデハイム(FN)トンネル現象に
よって、フローティングゲート5からソース1側に電子
を引き抜いてメモリセル8の閾値電圧を低下させるので
ある。その結果、図12に示すように、消去されたメモ
リセル8の閾値電圧は1.5V〜3Vとなる。
7に電圧Vnn(例えば−7.5V)を印加し、ソース1に
電圧Vpe(例えば4V)を印加し、ドレイン2をオープン
にすることによって、ソース1側とフローティングゲー
ト5との間のトンネル酸化膜4に強い電界が発生する。
そして、ファウラーノーデハイム(FN)トンネル現象に
よって、フローティングゲート5からソース1側に電子
を引き抜いてメモリセル8の閾値電圧を低下させるので
ある。その結果、図12に示すように、消去されたメモ
リセル8の閾値電圧は1.5V〜3Vとなる。
【0005】また、読み出し時には、上記ドレイン2に
電圧1Vを印加し、コントロールゲート7に電圧5Vを
印加する。ここで、当該メモリセル8が消去状態で閾値
電圧が低い場合は、当該メモリセル8に電流が流れて状
態「1」と判定される。一方、当該メモリセル8が書き込
み状態で閾値電圧が高い場合は、当該メモリセルに電流
が流れず状態「0」と判定される。
電圧1Vを印加し、コントロールゲート7に電圧5Vを
印加する。ここで、当該メモリセル8が消去状態で閾値
電圧が低い場合は、当該メモリセル8に電流が流れて状
態「1」と判定される。一方、当該メモリセル8が書き込
み状態で閾値電圧が高い場合は、当該メモリセルに電流
が流れず状態「0」と判定される。
【0006】ところで、上記ETOX型フラッシュメモ
リセル等を用いた不揮発性半導体メモリ装置を駆動する
に際して、例えば外部電源電圧Vccが5Vである場合に
は、不揮発性半導体メモリ装置の駆動系内部では、外部
から供給される電源電圧Vcc(5V)以外の電圧(上述の
例では電圧Vpp,Vnn等)が必要となる。この場合の電圧
発生系のブロック図を図13に示す。
リセル等を用いた不揮発性半導体メモリ装置を駆動する
に際して、例えば外部電源電圧Vccが5Vである場合に
は、不揮発性半導体メモリ装置の駆動系内部では、外部
から供給される電源電圧Vcc(5V)以外の電圧(上述の
例では電圧Vpp,Vnn等)が必要となる。この場合の電圧
発生系のブロック図を図13に示す。
【0007】図13に示すように、上記不揮発性半導体
メモリ装置の電圧発生系の内部には昇圧回路(電圧ポン
プ)が3つ設けられている。1つは、第1高電圧ポンプ
14である。この第1高電圧ポンプ14は、メモリセル
アレイ11を構成する個々のメモリセル8に対する書き
込み時に、ビット線電圧を発生してYデコーダ12に送
出する。一方、消去時には、ソース電圧を発生してソー
ススイッチ回路13に送出し、メモリセル8のソース1
に印加させる。尚、消去時には、第1高電圧ポンプ14
の出力電圧は4Vに低下している。今1つは、書き込み
時におけるワード線電圧を発生して、Xデコーダ15に
送出する第2高電圧ポンプ16である。今1つは、消去
時におけるワード線(コントロールゲート7)用の負電圧
を発生してXデコーダ15に送出する負電圧ポンプ17
である。尚、上記第1高電圧ポンプ14および第2高電
圧ポンプ16の出力は、Yデコーダ12内およびソース
スイッチ回路13内のレベルシフタ回路等の電源として
も使用される。また、各電圧ポンプ14,16,17が出
力する最大電圧の値は、表2に示す通りである。表2
メモリ装置の電圧発生系の内部には昇圧回路(電圧ポン
プ)が3つ設けられている。1つは、第1高電圧ポンプ
14である。この第1高電圧ポンプ14は、メモリセル
アレイ11を構成する個々のメモリセル8に対する書き
込み時に、ビット線電圧を発生してYデコーダ12に送
出する。一方、消去時には、ソース電圧を発生してソー
ススイッチ回路13に送出し、メモリセル8のソース1
に印加させる。尚、消去時には、第1高電圧ポンプ14
の出力電圧は4Vに低下している。今1つは、書き込み
時におけるワード線電圧を発生して、Xデコーダ15に
送出する第2高電圧ポンプ16である。今1つは、消去
時におけるワード線(コントロールゲート7)用の負電圧
を発生してXデコーダ15に送出する負電圧ポンプ17
である。尚、上記第1高電圧ポンプ14および第2高電
圧ポンプ16の出力は、Yデコーダ12内およびソース
スイッチ回路13内のレベルシフタ回路等の電源として
も使用される。また、各電圧ポンプ14,16,17が出
力する最大電圧の値は、表2に示す通りである。表2
【0008】これらの電圧の発生を行う電圧ポンプの一
例を図14に示す。図14は、第2高電圧ポンプ16の
回路図であり、複数のn‐MOS(金属酸化膜半導体)ト
ランジスタと複数のキャパシタで構成されており、クロ
ックCLKを入力することによって外部電源電圧Vccを
昇圧して高い電圧を出力する。その場合における各ノー
ドの電圧の経時変化を図15に示す(例えばVcc=5V
の場合)。図15における各ノード電圧は平均の電圧値
であり、図示してはいないが、実際にはクロックCLK
に同期して振幅している。図15から判るように、各ノ
ードの電圧は時間と共に徐々に上昇し、各ノードに応じ
た所定の電圧に到達する。尚、この場合における第2高
電圧ポンプ16の出力電圧は9V(図示せず)である。
例を図14に示す。図14は、第2高電圧ポンプ16の
回路図であり、複数のn‐MOS(金属酸化膜半導体)ト
ランジスタと複数のキャパシタで構成されており、クロ
ックCLKを入力することによって外部電源電圧Vccを
昇圧して高い電圧を出力する。その場合における各ノー
ドの電圧の経時変化を図15に示す(例えばVcc=5V
の場合)。図15における各ノード電圧は平均の電圧値
であり、図示してはいないが、実際にはクロックCLK
に同期して振幅している。図15から判るように、各ノ
ードの電圧は時間と共に徐々に上昇し、各ノードに応じ
た所定の電圧に到達する。尚、この場合における第2高
電圧ポンプ16の出力電圧は9V(図示せず)である。
【0009】ここで、ノード4の電圧が上昇して所定の
電圧11.2Vに至った直後における電圧波形、つまり
図15中における○印の時点における電圧波形の詳細を
図16に示す。図16に示すように、Vss(0V)→Vcc
(5V)のクロックCLK2ががキャパシタC4に入力さ
れた際に、ノード4の電圧は7Vから11.2Vとな
る。その結果、出力段では平均約9Vの電圧が得られる
ことになる。この出力電圧9Vが、最終的に書き込み時
におけるワード線電圧となるのである。
電圧11.2Vに至った直後における電圧波形、つまり
図15中における○印の時点における電圧波形の詳細を
図16に示す。図16に示すように、Vss(0V)→Vcc
(5V)のクロックCLK2ががキャパシタC4に入力さ
れた際に、ノード4の電圧は7Vから11.2Vとな
る。その結果、出力段では平均約9Vの電圧が得られる
ことになる。この出力電圧9Vが、最終的に書き込み時
におけるワード線電圧となるのである。
【0010】また、図17は、負電圧ポンプ17の回路
である。基本構成は第2高電圧ポンプ16の場合と同様
であり、複数のp‐MOSトランジスタと複数のキャパ
シタで構成されている。そして、クロックCLKを入力
することによって、外部電圧Vssを降圧して負の電圧を
出力する。その場合における各ノードの電圧の経時変化
を図18に示す。各ノードの電圧は時間と共に下降し、
各ノードに応じた所定の電圧に到達する。また、図18
中における○印の時点における電圧波形の詳細を図19
に示す。図19に示すように、Vcc(5V)→Vss(0V)
のクロックCLK2がキャパシタC4に入力された際
に、上記ノード4の電圧は−5.8Vから−9.8Vとな
る。その結果、出力段では平均約−7.5Vの電圧が得
られることになる。この出力電圧−7.5Vが、最終的
に消去時におけるゲート線電圧となるのである。
である。基本構成は第2高電圧ポンプ16の場合と同様
であり、複数のp‐MOSトランジスタと複数のキャパ
シタで構成されている。そして、クロックCLKを入力
することによって、外部電圧Vssを降圧して負の電圧を
出力する。その場合における各ノードの電圧の経時変化
を図18に示す。各ノードの電圧は時間と共に下降し、
各ノードに応じた所定の電圧に到達する。また、図18
中における○印の時点における電圧波形の詳細を図19
に示す。図19に示すように、Vcc(5V)→Vss(0V)
のクロックCLK2がキャパシタC4に入力された際
に、上記ノード4の電圧は−5.8Vから−9.8Vとな
る。その結果、出力段では平均約−7.5Vの電圧が得
られることになる。この出力電圧−7.5Vが、最終的
に消去時におけるゲート線電圧となるのである。
【0011】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体メモリ装置の昇圧回路には、以下の
ような問題がある。すなわち、図14に示す構造を有す
る第2高電圧ポンプ16の場合、ノード4の電圧は、ク
ロックCLK2が0Vの場合には7Vであり、クロック
CLK2が5Vの場合には11.2Vである。したがっ
て、キャパシタC4に印加される電圧は、クロックCL
K2が0Vの場合には7Vとなり、クロックCLK2が
5Vの場合には6.2Vとなる。ここで、キャパシタC
4の誘電膜を構成する絶縁膜の耐圧が6.5Vである場
合には、クロックCLK2が0Vの時に印加される電圧
7Vは耐圧をオーバーすることになり、最悪の場合に上
記絶縁膜が破壊される可能性がある。
来の不揮発性半導体メモリ装置の昇圧回路には、以下の
ような問題がある。すなわち、図14に示す構造を有す
る第2高電圧ポンプ16の場合、ノード4の電圧は、ク
ロックCLK2が0Vの場合には7Vであり、クロック
CLK2が5Vの場合には11.2Vである。したがっ
て、キャパシタC4に印加される電圧は、クロックCL
K2が0Vの場合には7Vとなり、クロックCLK2が
5Vの場合には6.2Vとなる。ここで、キャパシタC
4の誘電膜を構成する絶縁膜の耐圧が6.5Vである場
合には、クロックCLK2が0Vの時に印加される電圧
7Vは耐圧をオーバーすることになり、最悪の場合に上
記絶縁膜が破壊される可能性がある。
【0012】これを解決する方法の1つとして、特開平
5‐28786号公報に開示された半導体集積回路で
は、出力段の近くに在って両端の電位差が大きいキャパ
シタの誘電膜には厚い酸化膜を用いることによって、上
記耐圧の問題の回避を図っている。
5‐28786号公報に開示された半導体集積回路で
は、出力段の近くに在って両端の電位差が大きいキャパ
シタの誘電膜には厚い酸化膜を用いることによって、上
記耐圧の問題の回避を図っている。
【0013】また、他の方法の1つとしては、図20
(a)に示すようにキャパシタCを2つのキャパシタC1,
C2を直列に接続して成る2段積みキャパシタで構成
し、1つのキャパシタC1,C2に印加される電圧を緩和
する方法がある。ここで、2段積みされたキャパシタC
1およびキャパシタC2夫々のキャパシタサイズを「2×
C」とすると、各キャパシタC1,C2を直列に2段積みに
した場合のキャパシタサイズは「C」となる。
(a)に示すようにキャパシタCを2つのキャパシタC1,
C2を直列に接続して成る2段積みキャパシタで構成
し、1つのキャパシタC1,C2に印加される電圧を緩和
する方法がある。ここで、2段積みされたキャパシタC
1およびキャパシタC2夫々のキャパシタサイズを「2×
C」とすると、各キャパシタC1,C2を直列に2段積みに
した場合のキャパシタサイズは「C」となる。
【0014】この方法を、図14におけるキャパシタC
4に適用して、2段積みキャパシタC1,C2の中間ノー
ドをノード5とすると、クロックCLK2とノード4お
よび中間ノード5との電圧波形は、理想的には図21に
示すようになる。すなわち、図21において、クロック
CLK2の電圧が0Vである場合には、中間ノード5の
電圧は2.3Vであり、ノード4の電圧は7Vであり、
最大印加電圧は4.7Vとなる。一方、クロックCLK
2の電圧が5Vである場合には、中間ノード5の電圧は
7Vであり、ノード4の電圧は11.2Vであり、最大
印加電圧は4.2Vとなる。したがって、キャパシタ
C1,C2の夫々に印加される最大電圧は4.7Vであり、
上述したキャパシタの耐圧6.5V以下に抑えることが
可能となる。
4に適用して、2段積みキャパシタC1,C2の中間ノー
ドをノード5とすると、クロックCLK2とノード4お
よび中間ノード5との電圧波形は、理想的には図21に
示すようになる。すなわち、図21において、クロック
CLK2の電圧が0Vである場合には、中間ノード5の
電圧は2.3Vであり、ノード4の電圧は7Vであり、
最大印加電圧は4.7Vとなる。一方、クロックCLK
2の電圧が5Vである場合には、中間ノード5の電圧は
7Vであり、ノード4の電圧は11.2Vであり、最大
印加電圧は4.2Vとなる。したがって、キャパシタ
C1,C2の夫々に印加される最大電圧は4.7Vであり、
上述したキャパシタの耐圧6.5V以下に抑えることが
可能となる。
【0015】ところで、図20(b)に示すように、一つ
のキャパシタを、第1ポリシリコン膜18と第2ポリシ
リコン膜19との間に層間絶縁膜20を挟んで積層した
構造で実現した場合(実際に、昇圧回路のキャパシタを
メモリセルアレイ11の層間絶縁膜(図11を参照)形成
時に同じポリシリコン膜/絶縁膜/ポリシリコン膜で形成
する場合が多い)には、中間ノード5はフローティング
状態となり、他のノードから直接電位を与えられること
がなくなる。その結果、中間ノード5がチャージアップ
することになり、初期状態で、例えば正の電荷がチャー
ジアップして5Vとなる場合が考えられる。その場合に
おけるクロックCLK2の電圧遷移とノード4および中
間ノード5における電圧遷移との関係は、図22に示す
ようになる。図22から判るように、キャパシタC2へ
の最大印加電圧は7.3Vとなり層間絶縁膜20で成る
キャパシタ絶縁膜の耐圧を超えることになる。そのため
に、最悪の場合にはキャパシタが破壊される。
のキャパシタを、第1ポリシリコン膜18と第2ポリシ
リコン膜19との間に層間絶縁膜20を挟んで積層した
構造で実現した場合(実際に、昇圧回路のキャパシタを
メモリセルアレイ11の層間絶縁膜(図11を参照)形成
時に同じポリシリコン膜/絶縁膜/ポリシリコン膜で形成
する場合が多い)には、中間ノード5はフローティング
状態となり、他のノードから直接電位を与えられること
がなくなる。その結果、中間ノード5がチャージアップ
することになり、初期状態で、例えば正の電荷がチャー
ジアップして5Vとなる場合が考えられる。その場合に
おけるクロックCLK2の電圧遷移とノード4および中
間ノード5における電圧遷移との関係は、図22に示す
ようになる。図22から判るように、キャパシタC2へ
の最大印加電圧は7.3Vとなり層間絶縁膜20で成る
キャパシタ絶縁膜の耐圧を超えることになる。そのため
に、最悪の場合にはキャパシタが破壊される。
【0016】これに対して、初期状態で、例えば負の電
圧がチャージアップして−5Vとなった場合には、クロ
ックCLK2の電圧遷移とノード4および中間ノード5
における電圧遷移との関係は、図23に示すようにな
る。その場合には、キャパシタC1ヘの最大印加電圧は
9.7Vとなり、層間絶縁膜20で成るキャパシタ絶縁
膜の耐圧を超えることになる。そのために、最悪の場合
にはキャパシタが破壊される。
圧がチャージアップして−5Vとなった場合には、クロ
ックCLK2の電圧遷移とノード4および中間ノード5
における電圧遷移との関係は、図23に示すようにな
る。その場合には、キャパシタC1ヘの最大印加電圧は
9.7Vとなり、層間絶縁膜20で成るキャパシタ絶縁
膜の耐圧を超えることになる。そのために、最悪の場合
にはキャパシタが破壊される。
【0017】このように、上記2段積みキャパシタにお
いては、上記中間ノードがフローティング状態になると
中間ノードがチャージアップして、何れか一方のキャパ
シタの両端電圧がキャパシタ絶縁膜の耐圧を超える場合
が生じ、キャパシタを構成する絶縁膜を破壊する可能性
があると言う問題がある。
いては、上記中間ノードがフローティング状態になると
中間ノードがチャージアップして、何れか一方のキャパ
シタの両端電圧がキャパシタ絶縁膜の耐圧を超える場合
が生じ、キャパシタを構成する絶縁膜を破壊する可能性
があると言う問題がある。
【0018】そこで、この2段積みキャパシタにおける
問題点を解決する方法として、2段積みキャパシタの中
間ノードにダイオード(実際には、ダイオード接続した
トランジスタ)を接続する方法がある。例えば、図24
に示すように、2段積みキャパシタを構成する2つのキ
ャパシタC4a,C4bの中間ノード5に、n‐MOSト
ランジスタ21を接続するのである。この場合、中間ノ
ード5が負の電圧にチャージされそうになると、チャー
ジ電荷はn‐拡散領域およびp‐ウェルに抜けるので問
題はない。また、動作時には、中間ノード5は正の電位
であるから問題はない。しかしながら、中間ノード5が
正の電荷でチャージアップされる場合には、電荷が抜け
るパスが基本的になく、最悪の場合図22に示すような
状況に至り、キャパシタC4bへの印加電圧が耐圧を超
えるために、最悪の場合にはキャパシタC4bが破壊さ
れると言う問題がある。
問題点を解決する方法として、2段積みキャパシタの中
間ノードにダイオード(実際には、ダイオード接続した
トランジスタ)を接続する方法がある。例えば、図24
に示すように、2段積みキャパシタを構成する2つのキ
ャパシタC4a,C4bの中間ノード5に、n‐MOSト
ランジスタ21を接続するのである。この場合、中間ノ
ード5が負の電圧にチャージされそうになると、チャー
ジ電荷はn‐拡散領域およびp‐ウェルに抜けるので問
題はない。また、動作時には、中間ノード5は正の電位
であるから問題はない。しかしながら、中間ノード5が
正の電荷でチャージアップされる場合には、電荷が抜け
るパスが基本的になく、最悪の場合図22に示すような
状況に至り、キャパシタC4bへの印加電圧が耐圧を超
えるために、最悪の場合にはキャパシタC4bが破壊さ
れると言う問題がある。
【0019】また、図25に示すように、上記2段積み
キャパシタを構成する2つのキャパシタC4a,C4bの
中間ノード5に、p‐MOSトランジスタ22を接続し
てもよい。この場合にも、基本的に図24の場合と同様
に、図22に示すような状況に至り、正電荷のチャージ
アンプに対してキャパシタ破壊を回避できない可能性が
あると言う問題がある。
キャパシタを構成する2つのキャパシタC4a,C4bの
中間ノード5に、p‐MOSトランジスタ22を接続し
てもよい。この場合にも、基本的に図24の場合と同様
に、図22に示すような状況に至り、正電荷のチャージ
アンプに対してキャパシタ破壊を回避できない可能性が
あると言う問題がある。
【0020】また、図17に示す構造を有する負電圧ポ
ンプ17の場合にも、第2高電圧ポンプ16の場合と同
様の問題がある。すなわち、出力段近くの最も低い電圧
が出力される部分のキャパシタC4には、図19に示す
ように、最大10.8Vの大きな電圧差が印加される。
ここで、キャパシタ耐圧を8Vとした場合には、キャパ
シタ耐圧を超えることになってキャパシタC4が壊れる
ことになる。
ンプ17の場合にも、第2高電圧ポンプ16の場合と同
様の問題がある。すなわち、出力段近くの最も低い電圧
が出力される部分のキャパシタC4には、図19に示す
ように、最大10.8Vの大きな電圧差が印加される。
ここで、キャパシタ耐圧を8Vとした場合には、キャパ
シタ耐圧を超えることになってキャパシタC4が壊れる
ことになる。
【0021】そこで、上記高電圧ポンプの場合と同様
に、耐圧回避のためキャパシタC4を2段積みにする方
法が用いられている。その場合の回路構成を図26に示
す。図26から判るように、もっとも電圧差が大きいノ
ード4に接続されるキャパシタは2段積みで構成されて
いる。この場合の電圧波形は、理想的には図27に示す
ようになる。この場合、キャパシタの両端に印加される
最大電圧は6.4Vとなり、耐圧以下となる。
に、耐圧回避のためキャパシタC4を2段積みにする方
法が用いられている。その場合の回路構成を図26に示
す。図26から判るように、もっとも電圧差が大きいノ
ード4に接続されるキャパシタは2段積みで構成されて
いる。この場合の電圧波形は、理想的には図27に示す
ようになる。この場合、キャパシタの両端に印加される
最大電圧は6.4Vとなり、耐圧以下となる。
【0022】但し、図26のような回路構成にした場合
には、2段積みキャパシタC4a,C4bを「ポリシリコン
膜/絶縁膜/ポリシリコン膜」で形成した場合には、中間
ノード5はフローティング状態となり、この中間ノード
5がチャージアップする可能性がある。そして、この中
間ノード5に初期状態で負の電荷がチャージアップした
場合には図28に示すような電圧波形になり、正の電荷
がチャージアップした場合には図29に示すような電圧
波形になり、何れの場合にもキャパシタの耐圧8Vを越
える場合が発生する。そのために、キャパシタが破壊さ
れる可能性が生ずると言う問題がある。
には、2段積みキャパシタC4a,C4bを「ポリシリコン
膜/絶縁膜/ポリシリコン膜」で形成した場合には、中間
ノード5はフローティング状態となり、この中間ノード
5がチャージアップする可能性がある。そして、この中
間ノード5に初期状態で負の電荷がチャージアップした
場合には図28に示すような電圧波形になり、正の電荷
がチャージアップした場合には図29に示すような電圧
波形になり、何れの場合にもキャパシタの耐圧8Vを越
える場合が発生する。そのために、キャパシタが破壊さ
れる可能性が生ずると言う問題がある。
【0023】そこで、この発明の目的は、2段積みキャ
パシタの中間ノードがチャージアップされることなく安
定したポンプ動作を実現することができる不揮発性半導
体メモリ装置の昇圧回路を提供することにある。
パシタの中間ノードがチャージアップされることなく安
定したポンプ動作を実現することができる不揮発性半導
体メモリ装置の昇圧回路を提供することにある。
【0024】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、複数のキャパシタを有すると共に,書
き込み動作時および消去動作時に電源電圧とは異なる電
圧を生成して不揮発性半導体メモリ装置に供給する不揮
発性半導体メモリ装置の昇圧回路において、上記各キャ
パシタのうち,夫々のキャパシタを構成する絶縁膜の耐
圧を超過するような高電界が印加されるキャパシタは,
互いに直列に接続された2以上の部分キャパシタで構成
されており、上記各部分キャパシタの間に接続されたト
ランジスタ素子と、上記不揮発性半導体メモリ装置が非
動作状態の場合には,上記トランジスタ素子をオンさせ
る一方,動作状態の場合には上記トランジスタ素子をオ
フさせる制御手段を備えたことを特徴としている。
め、この発明は、複数のキャパシタを有すると共に,書
き込み動作時および消去動作時に電源電圧とは異なる電
圧を生成して不揮発性半導体メモリ装置に供給する不揮
発性半導体メモリ装置の昇圧回路において、上記各キャ
パシタのうち,夫々のキャパシタを構成する絶縁膜の耐
圧を超過するような高電界が印加されるキャパシタは,
互いに直列に接続された2以上の部分キャパシタで構成
されており、上記各部分キャパシタの間に接続されたト
ランジスタ素子と、上記不揮発性半導体メモリ装置が非
動作状態の場合には,上記トランジスタ素子をオンさせ
る一方,動作状態の場合には上記トランジスタ素子をオ
フさせる制御手段を備えたことを特徴としている。
【0025】上記構成によれば、不揮発性半導体メモリ
装置が非動作状態の場合には、制御手段によって、高電
界が印加されるキャパシタを構成する各部分キャパシタ
の間に接続されたトランジスタ素子がオンされる。こう
して、上記各部分キャパシタ間の中間ノードにチャージ
された電荷が、上記オンされたトランジスタ素子を介し
てディスチャージされる。したがって、通常動作時に各
キャパシタおよび部分キャパシタに印加される電圧が夫
々の耐圧を超えることが無く、各キャパシタおよび部分
キャパシタを構成する絶縁膜が破壊されることは無い。
装置が非動作状態の場合には、制御手段によって、高電
界が印加されるキャパシタを構成する各部分キャパシタ
の間に接続されたトランジスタ素子がオンされる。こう
して、上記各部分キャパシタ間の中間ノードにチャージ
された電荷が、上記オンされたトランジスタ素子を介し
てディスチャージされる。したがって、通常動作時に各
キャパシタおよび部分キャパシタに印加される電圧が夫
々の耐圧を超えることが無く、各キャパシタおよび部分
キャパシタを構成する絶縁膜が破壊されることは無い。
【0026】さらに、上記不揮発性半導体メモリ装置の
動作が開始されると、上記制御手段によって、上記トラ
ンジスタ素子がオフされる。したがって、上記不揮発性
半導体メモリ装置の動作開始時に、安定した動作が可能
になる。
動作が開始されると、上記制御手段によって、上記トラ
ンジスタ素子がオフされる。したがって、上記不揮発性
半導体メモリ装置の動作開始時に、安定した動作が可能
になる。
【0027】また、第1の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが基準電圧に接続されたP型MOS
トランジスタであり、上記制御手段は,上記不揮発性半
導体メモリ装置が非動作状態の場合には,上記P型MO
Sトランジスタのゲートに上記基準電圧を印加するよう
になっていることを特徴としている。
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが基準電圧に接続されたP型MOS
トランジスタであり、上記制御手段は,上記不揮発性半
導体メモリ装置が非動作状態の場合には,上記P型MO
Sトランジスタのゲートに上記基準電圧を印加するよう
になっていることを特徴としている。
【0028】この実施例によれば、上記各部分キャパシ
タ間の中間ノードに正の電荷がチャージされている場合
は、オンされたP型MOSトランジスタを介して上記電
荷がディスチャージされる。一方、負の電荷がチャージ
されている場合は、上記P型MOSトランジスタのN‐
ウェルを介して上記電荷がディスチャージされる。こう
して、上記中間ノードの電位は約0.7V程度になる。
したがって、通常動作時に上記各部分キャパシタに印加
される電圧が耐圧を超えることは無い。
タ間の中間ノードに正の電荷がチャージされている場合
は、オンされたP型MOSトランジスタを介して上記電
荷がディスチャージされる。一方、負の電荷がチャージ
されている場合は、上記P型MOSトランジスタのN‐
ウェルを介して上記電荷がディスチャージされる。こう
して、上記中間ノードの電位は約0.7V程度になる。
したがって、通常動作時に上記各部分キャパシタに印加
される電圧が耐圧を超えることは無い。
【0029】また、第2の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが上記基準電圧に接続されたN型M
OSトランジスタであり、上記制御手段は,上記不揮発
性半導体メモリ装置が非動作状態の場合には,上記N型
MOSトランジスタのゲートに上記電源電圧を印加する
ようになっていることを特徴としている。
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが上記基準電圧に接続されたN型M
OSトランジスタであり、上記制御手段は,上記不揮発
性半導体メモリ装置が非動作状態の場合には,上記N型
MOSトランジスタのゲートに上記電源電圧を印加する
ようになっていることを特徴としている。
【0030】この実施例によれば、上記各部分キャパシ
タ間の中間ノードにチャージされている正あるいは負の
電荷が、オンされたP型MOSトランジスタを介してデ
ィスチャージされる。こうして、上記中間ノードの電位
は、上記基準電圧に維持されてチャージアップされるこ
とはない。したがって、通常動作時に上記各部分キャパ
シタに印加される電圧が耐圧を超えることは無い。チャ
ージアップされないようにできる。
タ間の中間ノードにチャージされている正あるいは負の
電荷が、オンされたP型MOSトランジスタを介してデ
ィスチャージされる。こうして、上記中間ノードの電位
は、上記基準電圧に維持されてチャージアップされるこ
とはない。したがって、通常動作時に上記各部分キャパ
シタに印加される電圧が耐圧を超えることは無い。チャ
ージアップされないようにできる。
【0031】また、第3の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、少なくとも上
記部分キャパシタは、ポリシリコン,絶縁膜およびポリ
シリコンがこの順序で積層された構造を有することを特
徴としている。
性半導体メモリ装置の昇圧回路において、少なくとも上
記部分キャパシタは、ポリシリコン,絶縁膜およびポリ
シリコンがこの順序で積層された構造を有することを特
徴としている。
【0032】この実施例によれば、複数段積みキャパシ
タを構成する上記各部分キャパシタが、ポリシリコン/
絶縁膜/ポリシリコンの積層構造を有しているため、上
記中間ノードはフローティング状態となりチャージアッ
プしやすい。しかしながら、上記中間ノードの電荷は上
記オンされたトランジスタ素子を介してディスチャージ
されるため、通常動作時に各部分キャパシタに印加され
る電圧が耐圧を超えることは無い。
タを構成する上記各部分キャパシタが、ポリシリコン/
絶縁膜/ポリシリコンの積層構造を有しているため、上
記中間ノードはフローティング状態となりチャージアッ
プしやすい。しかしながら、上記中間ノードの電荷は上
記オンされたトランジスタ素子を介してディスチャージ
されるため、通常動作時に各部分キャパシタに印加され
る電圧が耐圧を超えることは無い。
【0033】また、第4の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は、上記電源電圧よりも高い高電圧であ
ることを特徴としている。
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は、上記電源電圧よりも高い高電圧であ
ることを特徴としている。
【0034】この実施例によれば、上記複数段積みキャ
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる高電圧用の昇圧回路が得られ
る。
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる高電圧用の昇圧回路が得られ
る。
【0035】また、第5の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は負電圧であることを特徴としている。
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は負電圧であることを特徴としている。
【0036】この実施例によれば、上記複数段積みキャ
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる負電圧用の昇圧回路が得られ
る。
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる負電圧用の昇圧回路が得られ
る。
【0037】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 <第1実施の形態>図1は、本実施の形態の不揮発性半
導体メモリ装置の昇圧回路における回路図を示す。この
昇圧回路は、図14に示す第2高電圧ポンプ16と基本
構成は同じである。すなわち、ドレイン側にゲートが接
続されると共に直列に接続された4個のn‐MOSトラ
ンジスタ31〜34と、n‐MOSトランジスタ31〜
33のドレインであるノード1〜ノード3に一方の電極
が接続された3個のキャパシタC1〜C3と、n‐MO
Sトランジスタ34のドレインであるノード4に接続さ
れると共に互いに直列に接続されたキャパシタC4a,C
4bで成る2段積みキャパシタで概略構成されている。
態により詳細に説明する。 <第1実施の形態>図1は、本実施の形態の不揮発性半
導体メモリ装置の昇圧回路における回路図を示す。この
昇圧回路は、図14に示す第2高電圧ポンプ16と基本
構成は同じである。すなわち、ドレイン側にゲートが接
続されると共に直列に接続された4個のn‐MOSトラ
ンジスタ31〜34と、n‐MOSトランジスタ31〜
33のドレインであるノード1〜ノード3に一方の電極
が接続された3個のキャパシタC1〜C3と、n‐MO
Sトランジスタ34のドレインであるノード4に接続さ
れると共に互いに直列に接続されたキャパシタC4a,C
4bで成る2段積みキャパシタで概略構成されている。
【0038】上記キャパシタC1,C3の他方の電極に
は、インバータ35を介してクロックCLKがクロック
CLK1として入力される。また、キャパシタC2の他
方の電極とキャパシタC4bとには、インバータ36,3
7を介してクロックCLKがクロックCLK2として入
力される。
は、インバータ35を介してクロックCLKがクロック
CLK1として入力される。また、キャパシタC2の他
方の電極とキャパシタC4bとには、インバータ36,3
7を介してクロックCLKがクロックCLK2として入
力される。
【0039】本実施の形態においては、上記2段積みキ
ャパシタを構成する2つのキャパシタC4a,C4bの中
間ノード5に、p‐MOSトランジスタ38のドレイン
を接続している。そして、p‐MOSトランジスタ38
のゲートは、レベルシフタ39によって制御されるよう
になっている。このレベルシフタ39は、図2に示すよ
うな回路構成を有する通常の高電圧レベルシフタであ
る。
ャパシタを構成する2つのキャパシタC4a,C4bの中
間ノード5に、p‐MOSトランジスタ38のドレイン
を接続している。そして、p‐MOSトランジスタ38
のゲートは、レベルシフタ39によって制御されるよう
になっている。このレベルシフタ39は、図2に示すよ
うな回路構成を有する通常の高電圧レベルシフタであ
る。
【0040】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ39への信号Resetは「H」状態を保持する。
この場合、レベルシフタ39のn‐MOSトランジスタ
40(図2参照)がオンするため「L(Vss)」状態の信号hr
esetbが出力されて、p‐MOSトランジスタ38がオ
ンする。したがって、上記2段積みキャパシタを構成す
るキャパシタC4aとキャパシタC4bとの中間ノード5
に正の電荷がチャージされている場合には、この正の電
荷がp‐MOSトランジスタ38を介してディスチャー
ジされる。これに対して、負の電荷がチャージされてい
る場合には、この負の電荷が図3に示すようにN‐ウェ
ルからディスチャージされ、中間ノード5の電位はワー
ストケースを考えても−0.6V〜0.7Vの範囲内にあ
る。こうして、中間ノード5の電位は、通常は約0.7
V程度となっている。
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ39への信号Resetは「H」状態を保持する。
この場合、レベルシフタ39のn‐MOSトランジスタ
40(図2参照)がオンするため「L(Vss)」状態の信号hr
esetbが出力されて、p‐MOSトランジスタ38がオ
ンする。したがって、上記2段積みキャパシタを構成す
るキャパシタC4aとキャパシタC4bとの中間ノード5
に正の電荷がチャージされている場合には、この正の電
荷がp‐MOSトランジスタ38を介してディスチャー
ジされる。これに対して、負の電荷がチャージされてい
る場合には、この負の電荷が図3に示すようにN‐ウェ
ルからディスチャージされ、中間ノード5の電位はワー
ストケースを考えても−0.6V〜0.7Vの範囲内にあ
る。こうして、中間ノード5の電位は、通常は約0.7
V程度となっている。
【0041】この状態において、ポンプ動作が開始され
ると、上記レベルシフタ39への信号Resetのレベルは
「L」となる。この場合、レベルシフタ39のn‐MOS
トランジスタ41(図2参照)がオンするためp‐MOS
トランジスタ42がオンし、本昇圧回路の出力電圧が信
号hresetbとして出力されて、p‐MOSトランジスタ
38はオフする。したがって、ポンプ動作の開始直後に
クロックCLKが0V→Vcc(5V)となると、中間ノー
ド5は約3.2V程度(初期状態で上記チャージされた正
の電荷が残って0.7V程度となっている)まで高められ
る。この場合、既にn‐MOSトランジスタ34はオフ
しているので中間ノード5の電圧3.2Vは保持され、
結果としてノード4の電位が突き上げられる。こうし
て、ポンプ動作開始時において、安定した動作が可能と
なるのである。
ると、上記レベルシフタ39への信号Resetのレベルは
「L」となる。この場合、レベルシフタ39のn‐MOS
トランジスタ41(図2参照)がオンするためp‐MOS
トランジスタ42がオンし、本昇圧回路の出力電圧が信
号hresetbとして出力されて、p‐MOSトランジスタ
38はオフする。したがって、ポンプ動作の開始直後に
クロックCLKが0V→Vcc(5V)となると、中間ノー
ド5は約3.2V程度(初期状態で上記チャージされた正
の電荷が残って0.7V程度となっている)まで高められ
る。この場合、既にn‐MOSトランジスタ34はオフ
しているので中間ノード5の電圧3.2Vは保持され、
結果としてノード4の電位が突き上げられる。こうし
て、ポンプ動作開始時において、安定した動作が可能と
なるのである。
【0042】ここで、初期における本昇圧回路の内部電
圧が0Vである理想的な状態である場合には、各ノード
1,2,3,4の平均電圧は、Vcc=5Vの場合には、図
15に示すように時間と共に立ち上がり、出力が安定し
た後においてノード4,5の電圧波形は図21に示すよ
うになる。
圧が0Vである理想的な状態である場合には、各ノード
1,2,3,4の平均電圧は、Vcc=5Vの場合には、図
15に示すように時間と共に立ち上がり、出力が安定し
た後においてノード4,5の電圧波形は図21に示すよ
うになる。
【0043】ところが、本昇圧回路の内部電圧が0.7
V程度浮き上がっている場合には、初期の電圧が0.7
V程度上昇しているので、出力が安定した後におけるノ
ード4,5の電圧波形は図4に示すようになる。この場
合における中間ノード5の電位は、上記理想的な状態に
おける図21の場合に比較して0.7V程度上昇してい
ることが判る。このことは、上記内部電圧が0.7V以
上に浮き上がっている場合には、安定状態における中間
ノード5の電位も上記理想的な状態の場合よりも0.7
V以上に上昇することを意味する。
V程度浮き上がっている場合には、初期の電圧が0.7
V程度上昇しているので、出力が安定した後におけるノ
ード4,5の電圧波形は図4に示すようになる。この場
合における中間ノード5の電位は、上記理想的な状態に
おける図21の場合に比較して0.7V程度上昇してい
ることが判る。このことは、上記内部電圧が0.7V以
上に浮き上がっている場合には、安定状態における中間
ノード5の電位も上記理想的な状態の場合よりも0.7
V以上に上昇することを意味する。
【0044】しかしながら、本実施の形態における昇圧
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード5に正の電荷や負の電荷がチャージされ
ていても、上記レベルシフタ39とp‐MOSトランジ
スタ38との動作によってディスチャージされる。した
がって、初期状態における中間ノード5の電位はチャー
ジアップされていたとしても高々0.7V程度であり、
ノード4およびノード5の波形は図4に示すようになる
のである。
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード5に正の電荷や負の電荷がチャージされ
ていても、上記レベルシフタ39とp‐MOSトランジ
スタ38との動作によってディスチャージされる。した
がって、初期状態における中間ノード5の電位はチャー
ジアップされていたとしても高々0.7V程度であり、
ノード4およびノード5の波形は図4に示すようになる
のである。
【0045】この場合に、上記2段積みキャパシタを構
成するキャパシタC4aとキャパシタC4bとに印加され
る最大電圧は、図4から判るように4Vである。ここ
で、キャパシタの耐圧は6.5Vであるから、キャパシ
タC4a,C4b夫々の両端に印加される電圧はキャパシ
タ絶縁膜の耐圧を越えることはない。結果として、ポン
プ動作開始時に安定した動作が可能であり、且つ、通常
動作時にキャパシタ印加電圧がキャパシタの耐圧を超え
ることがなくキャパシタ絶縁膜の破壊を防止することが
できるのである。
成するキャパシタC4aとキャパシタC4bとに印加され
る最大電圧は、図4から判るように4Vである。ここ
で、キャパシタの耐圧は6.5Vであるから、キャパシ
タC4a,C4b夫々の両端に印加される電圧はキャパシ
タ絶縁膜の耐圧を越えることはない。結果として、ポン
プ動作開始時に安定した動作が可能であり、且つ、通常
動作時にキャパシタ印加電圧がキャパシタの耐圧を超え
ることがなくキャパシタ絶縁膜の破壊を防止することが
できるのである。
【0046】上述のように、本実施の形態における昇圧
回路は、複数のn‐MOSトランジスタ31〜34と複
数のキャパシタC1〜C4で構成されると共に、最終段
のキャパシタC4をキャパシタC4a,C4bで成る2段
積みキャパシタで構成している。そして、キャパシタC
4a,C4bの中間ノード5にp‐MOSトランジスタ3
8のドレインを接続し、p‐MOSトランジスタ38の
ゲートにはレベルシフタ39の出力端子を接続してい
る。そして、クロックCLKに基づく各キャパシタC1
〜C4の蓄積電荷を対応するn‐MOSトランジスタ3
1〜34のドレインに交互に与えて、外部電源電圧Vcc
を昇圧して書き込み時におけるワード線電圧等に用いる
高い電圧を出力するようになっている。
回路は、複数のn‐MOSトランジスタ31〜34と複
数のキャパシタC1〜C4で構成されると共に、最終段
のキャパシタC4をキャパシタC4a,C4bで成る2段
積みキャパシタで構成している。そして、キャパシタC
4a,C4bの中間ノード5にp‐MOSトランジスタ3
8のドレインを接続し、p‐MOSトランジスタ38の
ゲートにはレベルシフタ39の出力端子を接続してい
る。そして、クロックCLKに基づく各キャパシタC1
〜C4の蓄積電荷を対応するn‐MOSトランジスタ3
1〜34のドレインに交互に与えて、外部電源電圧Vcc
を昇圧して書き込み時におけるワード線電圧等に用いる
高い電圧を出力するようになっている。
【0047】その場合に、ポンプ動作が開始されるまで
の初期状態では、レベルシフタ39への信号Resetのレ
ベルを「H」にすることによってp‐MOSトランジスタ
38をオンするようにしている。したがって、上記中間
ノード5に正の電荷がチャージされている場合にはp‐
MOSトランジスタ38を介してディスチャージする一
方、負の電荷がチャージされている場合にはp‐MOS
トランジスタ38のN‐ウェルを介してディスチャージ
して、中間ノード5の電位を約0.7V程度にすること
ができる。
の初期状態では、レベルシフタ39への信号Resetのレ
ベルを「H」にすることによってp‐MOSトランジスタ
38をオンするようにしている。したがって、上記中間
ノード5に正の電荷がチャージされている場合にはp‐
MOSトランジスタ38を介してディスチャージする一
方、負の電荷がチャージされている場合にはp‐MOS
トランジスタ38のN‐ウェルを介してディスチャージ
して、中間ノード5の電位を約0.7V程度にすること
ができる。
【0048】したがって、ポンプ動作が開始されて上記
信号Resetのレベルが「L」となり、p‐MOSトランジ
スタ38はオフしたとしても、ノード4,5の波形は図
4に示すようになる。すなわち、2段積みキャパシタを
構成するキャパシタC4aとキャパシタC4bとに印加さ
れる最大電圧を4Vにして、キャパシタ絶縁膜の耐圧を
越えることを防止できるのである。
信号Resetのレベルが「L」となり、p‐MOSトランジ
スタ38はオフしたとしても、ノード4,5の波形は図
4に示すようになる。すなわち、2段積みキャパシタを
構成するキャパシタC4aとキャパシタC4bとに印加さ
れる最大電圧を4Vにして、キャパシタ絶縁膜の耐圧を
越えることを防止できるのである。
【0049】<第2実施の形態>上述したように、最終
段の2段積みキャパシタC4a,C4bの中間ノード5に
p‐MOSトランジスタ38のドレインを接続し、この
p‐MOSトランジスタ38のゲートをレベルシフタ3
9の出力信号で制御する上記第1の実施の形態の場合に
は、初期状態において、中間ノード5が−0.6V〜0.
7V程度にチャージアップする可能性がある。そこで、
本実施の形態は、この点を解決するものである。
段の2段積みキャパシタC4a,C4bの中間ノード5に
p‐MOSトランジスタ38のドレインを接続し、この
p‐MOSトランジスタ38のゲートをレベルシフタ3
9の出力信号で制御する上記第1の実施の形態の場合に
は、初期状態において、中間ノード5が−0.6V〜0.
7V程度にチャージアップする可能性がある。そこで、
本実施の形態は、この点を解決するものである。
【0050】図5は、本実施の形態における昇圧回路の
回路図を示す。n‐MOSトランジスタ51〜54,キ
ャパシタC11〜C13,2段積みキャパシタC14a,
C14bおよびインバータ55,56,57は、上記第1
実施の形態におけるn‐MOSトランジスタ31〜3
4,キャパシタC1〜C3,2段積みキャパシタC4a,C
4bおよびインバータ35,36,37と同様である。
回路図を示す。n‐MOSトランジスタ51〜54,キ
ャパシタC11〜C13,2段積みキャパシタC14a,
C14bおよびインバータ55,56,57は、上記第1
実施の形態におけるn‐MOSトランジスタ31〜3
4,キャパシタC1〜C3,2段積みキャパシタC4a,C
4bおよびインバータ35,36,37と同様である。
【0051】本実施の形態においては、上記2段積みキ
ャパシタを構成する2つのキャパシタC14a,C14b
の中間ノード15に、n‐MOSトランジスタ58のド
レインを接続している。そして、N‐MOSトランジス
タ58のゲートは信号resetによって制御されるように
なっている。
ャパシタを構成する2つのキャパシタC14a,C14b
の中間ノード15に、n‐MOSトランジスタ58のド
レインを接続している。そして、N‐MOSトランジス
タ58のゲートは信号resetによって制御されるように
なっている。
【0052】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetのレベルを「H(=Vcc)」にして、n‐MOSト
ランジスタ58をオンする。したがって、上記2段積み
キャパシタを構成するキャパシタC14aとキャパシタ
C14bとの中間ノード15は、正の電荷がチャージさ
れていれも、負の電荷がチャージされていれも、n‐M
OSトランジスタ58を介して速やかにディスチャージ
されてVss(0V)を維持している。つまり、中間ノード
15はチャージアップされることはないのである。
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetのレベルを「H(=Vcc)」にして、n‐MOSト
ランジスタ58をオンする。したがって、上記2段積み
キャパシタを構成するキャパシタC14aとキャパシタ
C14bとの中間ノード15は、正の電荷がチャージさ
れていれも、負の電荷がチャージされていれも、n‐M
OSトランジスタ58を介して速やかにディスチャージ
されてVss(0V)を維持している。つまり、中間ノード
15はチャージアップされることはないのである。
【0053】この状態において、ポンプ動作が開始され
ると、信号resetのレベルは「L」となってn‐MOSト
ランジスタ58はオフする。したがって、ポンプ動作の
開始直後にクロックCLKが0V→Vcc(5V)となる
と、中間ノード15は約2.5V程度まで高められる。
この場合、既にn‐MOSトランジスタ54はオフして
いるので中間ノード15の電圧2.5Vは保持され、結
果としてノード14の電位が突き上げられる。
ると、信号resetのレベルは「L」となってn‐MOSト
ランジスタ58はオフする。したがって、ポンプ動作の
開始直後にクロックCLKが0V→Vcc(5V)となる
と、中間ノード15は約2.5V程度まで高められる。
この場合、既にn‐MOSトランジスタ54はオフして
いるので中間ノード15の電圧2.5Vは保持され、結
果としてノード14の電位が突き上げられる。
【0054】したがって、本昇圧回路は、ポンプ動作開
始直後から正常な動作をすることが可能となり、図15
と同様に各ノード11〜ノード14の電圧の平均電圧は
上昇して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード15はチャージアップされていないので、ノード
14およびノード15の電圧波形は図21と同様にな
る。
始直後から正常な動作をすることが可能となり、図15
と同様に各ノード11〜ノード14の電圧の平均電圧は
上昇して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード15はチャージアップされていないので、ノード
14およびノード15の電圧波形は図21と同様にな
る。
【0055】この場合に、上記2段積みキャパシタを構
成するキャパシタC14aとキャパシタC14bとに印加
される最大電圧は、図21から判るように4.7Vであ
る。ここで、キャパシタ絶縁膜の耐圧は6.5Vである
から、キャパシタC14a,C14b夫々の両端に印加さ
れる電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
成するキャパシタC14aとキャパシタC14bとに印加
される最大電圧は、図21から判るように4.7Vであ
る。ここで、キャパシタ絶縁膜の耐圧は6.5Vである
から、キャパシタC14a,C14b夫々の両端に印加さ
れる電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
【0056】上述のように、本実施の形態における昇圧
回路は、最終段の2段積みキャパシタC14a,C14b
の中間ノード15にn‐MOSトランジスタ58のドレ
インを接続し、ゲートには信号resetを入力する。そし
て、ポンプ動作が開始されるまでの初期状態では、信号
resetのレベルを「H」にしてn‐MOSトランジスタ5
8をオンするようにしている。したがって、上記中間ノ
ード15をVss(0V)に維持してチャージアップされな
いようにできる。
回路は、最終段の2段積みキャパシタC14a,C14b
の中間ノード15にn‐MOSトランジスタ58のドレ
インを接続し、ゲートには信号resetを入力する。そし
て、ポンプ動作が開始されるまでの初期状態では、信号
resetのレベルを「H」にしてn‐MOSトランジスタ5
8をオンするようにしている。したがって、上記中間ノ
ード15をVss(0V)に維持してチャージアップされな
いようにできる。
【0057】したがって、ポンプ動作が開始されて上記
信号resetのレベルが「L」となり、n‐MOSトランジ
スタ58はオフしたとしても、ノード14,15の波形
は図21と同様に理想的な状態となる。すなわち、上記
2段積みキャパシタを構成するキャパシタC14aとキ
ャパシタC14bとに印加される最大電圧を4.7Vにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
信号resetのレベルが「L」となり、n‐MOSトランジ
スタ58はオフしたとしても、ノード14,15の波形
は図21と同様に理想的な状態となる。すなわち、上記
2段積みキャパシタを構成するキャパシタC14aとキ
ャパシタC14bとに印加される最大電圧を4.7Vにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
【0058】<第3実施の形態>上記第1,第2実施の
形態においては、9Vの高電圧を生成する高電圧ポンプ
に関するものである。本実施の形態は、−7.5Vの負
電圧を生成する負電圧ポンプに関する。
形態においては、9Vの高電圧を生成する高電圧ポンプ
に関するものである。本実施の形態は、−7.5Vの負
電圧を生成する負電圧ポンプに関する。
【0059】図6は、本実施の形態の不揮発性半導体メ
モリ装置の昇圧回路における回路図を示す。この昇圧回
路は、図26に示す負電圧ポンプ17と基本構成は同じ
である。すなわち、ドレイン側にゲートが接続されると
共に直列に接続された4個のp‐MOSトランジスタ6
1〜64と、p‐MOSトランジスタ61〜63のドレ
インであるノード21〜ノード23に一方の電極が接続
された3個のキャパシタC21〜C23と、p‐MOS
トランジスタ64のドレインであるノード24に接続さ
れると供に互いに直列に接続されたキャパシタC24a,
C24bで成る2段積みキャパシタで概略構成されてい
る。
モリ装置の昇圧回路における回路図を示す。この昇圧回
路は、図26に示す負電圧ポンプ17と基本構成は同じ
である。すなわち、ドレイン側にゲートが接続されると
共に直列に接続された4個のp‐MOSトランジスタ6
1〜64と、p‐MOSトランジスタ61〜63のドレ
インであるノード21〜ノード23に一方の電極が接続
された3個のキャパシタC21〜C23と、p‐MOS
トランジスタ64のドレインであるノード24に接続さ
れると供に互いに直列に接続されたキャパシタC24a,
C24bで成る2段積みキャパシタで概略構成されてい
る。
【0060】上記キャパシタC21,C23の他方の電
極には、インバータ65を介してクロックCLKがクロ
ックCLK1として入力される。また、キャパシタC2
2の他方の電極とキャパシタC24bとには、インバー
タ66,67を介してクロックCLKがクロックCLK
2として入力される。
極には、インバータ65を介してクロックCLKがクロ
ックCLK1として入力される。また、キャパシタC2
2の他方の電極とキャパシタC24bとには、インバー
タ66,67を介してクロックCLKがクロックCLK
2として入力される。
【0061】本実施の形態においては、上記2段積みキ
ャパシタを構成する2つのキャパシタC24a,C24b
の中間ノード25に、p‐MOSトランジスタ68のド
レインを接続している。そして、p‐MOSトランジス
タ68のゲートは、インバータ69を介して入力される
信号resetによって制御されるようになっている。
ャパシタを構成する2つのキャパシタC24a,C24b
の中間ノード25に、p‐MOSトランジスタ68のド
レインを接続している。そして、p‐MOSトランジス
タ68のゲートは、インバータ69を介して入力される
信号resetによって制御されるようになっている。
【0062】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetは「H」の状態を保持するため、p‐MOSトラ
ンジスタ68はオンする。したがって、上記2段積みキ
ャパシタを構成するキャパシタC24aとキャパシタC
24bとの中間ノード25に正の電荷がチャージされて
いる場合には、この正の電荷がp‐MOSトランジスタ
68を介してディスチャージされる。これに対して、負
の電荷がチャージされている場合には、この負の電荷が
図7に示すようにN‐ウェルから電荷がディスチャージ
され、中間ノード25の電位はワーストケースを考えて
も−0.6V〜0.7Vの範囲内にある。こうして、中間
ノード25の電位は、通常は約0.7V程度となってい
る。
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetは「H」の状態を保持するため、p‐MOSトラ
ンジスタ68はオンする。したがって、上記2段積みキ
ャパシタを構成するキャパシタC24aとキャパシタC
24bとの中間ノード25に正の電荷がチャージされて
いる場合には、この正の電荷がp‐MOSトランジスタ
68を介してディスチャージされる。これに対して、負
の電荷がチャージされている場合には、この負の電荷が
図7に示すようにN‐ウェルから電荷がディスチャージ
され、中間ノード25の電位はワーストケースを考えて
も−0.6V〜0.7Vの範囲内にある。こうして、中間
ノード25の電位は、通常は約0.7V程度となってい
る。
【0063】この状態において、ポンプ動作が開始され
ると、信号resetのレベルは「L」となってp‐MOSト
ランジスタ68はオフする。したがって、ポンプ動作の
開始直後にクロックCLKがVcc(5V)→0Vとなる
と、中間ノード25は約−1.8V程度(初期状態で上記
チャージされた正の電荷が残って0.7V程度となって
いる)まで低められる。この場合、既にp‐MOSトラ
ンジスタ64はオフしているので中間ノード25の電圧
−1.8Vは保持され、結果としてノード24の電位が
低下される。こうして、ポンプ動作開始時において、安
定した動作が可能となるのである。
ると、信号resetのレベルは「L」となってp‐MOSト
ランジスタ68はオフする。したがって、ポンプ動作の
開始直後にクロックCLKがVcc(5V)→0Vとなる
と、中間ノード25は約−1.8V程度(初期状態で上記
チャージされた正の電荷が残って0.7V程度となって
いる)まで低められる。この場合、既にp‐MOSトラ
ンジスタ64はオフしているので中間ノード25の電圧
−1.8Vは保持され、結果としてノード24の電位が
低下される。こうして、ポンプ動作開始時において、安
定した動作が可能となるのである。
【0064】ここで、初期における本昇圧回路の内部電
圧が0Vである理想的な状態の場合には、各ノード2
1,22,23,24の平均電圧は、Vcc=5Vの場合に
は、図18に示すように時間と共に立ち下がり、出力が
安定した後においてノード24,25の電圧波形は図2
7に示すようになる。
圧が0Vである理想的な状態の場合には、各ノード2
1,22,23,24の平均電圧は、Vcc=5Vの場合に
は、図18に示すように時間と共に立ち下がり、出力が
安定した後においてノード24,25の電圧波形は図2
7に示すようになる。
【0065】ところが、本昇圧回路の内部電圧が0.7
V程度浮き上がっている場合には、初期の電圧が0.7
V程度上昇しているので、出力が安定した後におけるノ
ード24,25の電圧波形は図8に示すようになる。こ
の場合における中間ノード25の電位は、上記理想的な
状態における図27の場合に比較して0.7V程度上昇
していることが判る。このことは、上記内部電圧が0.
7V以上に浮き上がっている場合には、安定状態におけ
る中間ノード25の電位も上記理想的な状態の場合より
も0.7V以上に上昇することを意味する。
V程度浮き上がっている場合には、初期の電圧が0.7
V程度上昇しているので、出力が安定した後におけるノ
ード24,25の電圧波形は図8に示すようになる。こ
の場合における中間ノード25の電位は、上記理想的な
状態における図27の場合に比較して0.7V程度上昇
していることが判る。このことは、上記内部電圧が0.
7V以上に浮き上がっている場合には、安定状態におけ
る中間ノード25の電位も上記理想的な状態の場合より
も0.7V以上に上昇することを意味する。
【0066】しかしながら、本実施の形態における昇圧
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード25に正の電荷や負の電荷がチャージさ
れていても、インバータ69とp‐MOSトランジスタ
68との動作によってディスチャージされる。したがっ
て、初期状態における中間ノード25の電位はチャージ
アップされていたとしても高々0.7V程度であり、ノ
ード24およびノード25の波形は図8に示すようにな
るのである。
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード25に正の電荷や負の電荷がチャージさ
れていても、インバータ69とp‐MOSトランジスタ
68との動作によってディスチャージされる。したがっ
て、初期状態における中間ノード25の電位はチャージ
アップされていたとしても高々0.7V程度であり、ノ
ード24およびノード25の波形は図8に示すようにな
るのである。
【0067】この場合に、上記2段積みキャパシタを構
成するキャパシタC24aとキャパシタC24bとに印加
される最大電圧は、図8から判るように7.1Vであ
る。ここで、キャパシタの耐圧は8Vであるから、キャ
パシタC24a,C24b夫々の両端に印加される電圧は
キャパシタ絶縁膜の耐圧を越えることはない。結果とし
て、ポンプ動作開始時に安定した動作が可能であり、且
つ、通常動作時にキャパシタ印加電圧がキャパシタの耐
圧を超えることがなくキャパシタ絶縁膜の破壊を防止す
ることができるのである。
成するキャパシタC24aとキャパシタC24bとに印加
される最大電圧は、図8から判るように7.1Vであ
る。ここで、キャパシタの耐圧は8Vであるから、キャ
パシタC24a,C24b夫々の両端に印加される電圧は
キャパシタ絶縁膜の耐圧を越えることはない。結果とし
て、ポンプ動作開始時に安定した動作が可能であり、且
つ、通常動作時にキャパシタ印加電圧がキャパシタの耐
圧を超えることがなくキャパシタ絶縁膜の破壊を防止す
ることができるのである。
【0068】上述のように、本実施の形態における昇圧
回路は、複数のp‐MOSトランジスタ61〜64と複
数のキャパシタC21〜C24で構成されると共に、最
終段のキャパシタC24をキャパシタC24a,C24b
で成る2段積みキャパシタで構成している。そして、キ
ャパシタC24a,C24bの中間ノード25にp‐MO
Sトランジスタ68のドレインを接続し、p‐MOSト
ランジスタ68のゲートにはインバータ69を介して信
号resetを入力する。そして、クロックCLKに基づい
て、各p‐MOSトランジスタ61〜64のドレインか
ら電荷を対応するキャパシタC21〜C24に交互に奪
って、基準電圧Vssを降圧して消去時におけるゲート線
電圧等に用いる負電圧を出力するようになっている。
回路は、複数のp‐MOSトランジスタ61〜64と複
数のキャパシタC21〜C24で構成されると共に、最
終段のキャパシタC24をキャパシタC24a,C24b
で成る2段積みキャパシタで構成している。そして、キ
ャパシタC24a,C24bの中間ノード25にp‐MO
Sトランジスタ68のドレインを接続し、p‐MOSト
ランジスタ68のゲートにはインバータ69を介して信
号resetを入力する。そして、クロックCLKに基づい
て、各p‐MOSトランジスタ61〜64のドレインか
ら電荷を対応するキャパシタC21〜C24に交互に奪
って、基準電圧Vssを降圧して消去時におけるゲート線
電圧等に用いる負電圧を出力するようになっている。
【0069】その場合に、ポンプ動作が開始されるまで
の初期状態では、インバータ69への信号resetのレベ
ルを「H」にしてp‐MOSトランジスタ68をオンする
ようにしている。したがって、上記中間ノード25に正
の電荷がチャージされている場合にはp‐MOSトラン
ジスタ68を介してディスチャージする一方、負の電荷
がチャージされている場合にはp‐MOSトランジスタ
68のN‐ウェルを介してディスチャージして、中間ノ
ード25の電位を約0.7V程度にすることができる。
の初期状態では、インバータ69への信号resetのレベ
ルを「H」にしてp‐MOSトランジスタ68をオンする
ようにしている。したがって、上記中間ノード25に正
の電荷がチャージされている場合にはp‐MOSトラン
ジスタ68を介してディスチャージする一方、負の電荷
がチャージされている場合にはp‐MOSトランジスタ
68のN‐ウェルを介してディスチャージして、中間ノ
ード25の電位を約0.7V程度にすることができる。
【0070】したがって、ポンプ動作が開始されて上記
信号resetのレベルが「L」となり、p‐MOSトランジ
スタ68はオフしたとしても、ノード24,25の波形
は図8に示すようになる。すなわち、上記2段積みキャ
パシタを構成するキャパシタC24aとキャパシタC2
4bとに印加される最大電圧を7.1Vにして、キャパシ
タ絶縁膜の耐圧を越えることを防止できるのである。
信号resetのレベルが「L」となり、p‐MOSトランジ
スタ68はオフしたとしても、ノード24,25の波形
は図8に示すようになる。すなわち、上記2段積みキャ
パシタを構成するキャパシタC24aとキャパシタC2
4bとに印加される最大電圧を7.1Vにして、キャパシ
タ絶縁膜の耐圧を越えることを防止できるのである。
【0071】<第4実施の形態>上述したように、最終
段の2段積みキャパシタC24a,C24bの中間ノード
25にp‐MOSトランジスタ68のドレインを接続
し、このp‐MOSトランジスタ68のゲートをインバ
ータ69の出力信号で制御する上記第3の実施の形態の
場合には、初期状態において、中間ノード25が−0.
6V〜0.7V程度にチャージアップする可能性があ
る。そこで、本実施の形態は、この点を解決するもので
ある。
段の2段積みキャパシタC24a,C24bの中間ノード
25にp‐MOSトランジスタ68のドレインを接続
し、このp‐MOSトランジスタ68のゲートをインバ
ータ69の出力信号で制御する上記第3の実施の形態の
場合には、初期状態において、中間ノード25が−0.
6V〜0.7V程度にチャージアップする可能性があ
る。そこで、本実施の形態は、この点を解決するもので
ある。
【0072】図9は、本実施の形態における昇圧回路の
回路図を示す。p‐MOSトランジスタ81〜84,キ
ャパシタC31〜C33,2段積みキャパシタC34a,
C34bおよびインバータ85,86,87は、上記第3
実施の形態におけるn‐MOSトランジスタ61〜6
4,キャパシタC21〜C23,2段積みキャパシタC2
4a,C24bおよびインバータ65,66,67と同様で
ある。
回路図を示す。p‐MOSトランジスタ81〜84,キ
ャパシタC31〜C33,2段積みキャパシタC34a,
C34bおよびインバータ85,86,87は、上記第3
実施の形態におけるn‐MOSトランジスタ61〜6
4,キャパシタC21〜C23,2段積みキャパシタC2
4a,C24bおよびインバータ65,66,67と同様で
ある。
【0073】本実施の形態においては、上記2段積みキ
ャパシタを構成する2つのキャパシタC34a,C34b
の中間ノード35に、n‐MOSトランジスタ88のド
レインを接続している。そして、N‐MOSトランジス
タ88のゲートはレベルシフタ89によって制御される
ようになっている。このレベルシフタ89は、図10に
示すような回路構成を有する通常の負電圧レベルシフタ
である。
ャパシタを構成する2つのキャパシタC34a,C34b
の中間ノード35に、n‐MOSトランジスタ88のド
レインを接続している。そして、N‐MOSトランジス
タ88のゲートはレベルシフタ89によって制御される
ようになっている。このレベルシフタ89は、図10に
示すような回路構成を有する通常の負電圧レベルシフタ
である。
【0074】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ89への信号Resetは「H」状態を保持する。
この場合、レベルシフタ89のp‐MOSトランジスタ
90(図10参照)がオンするために「H(Vcc)」状態の信
号hresetが出力されて、N‐MOSトランジスタ88は
オンする。したがって、2段積みキャパシタキャパシタ
C34a,C34bの中間ノード35の電位はVss(0V)
を維持している。つまり、中間ノード35はチャージア
ップされることはないのである。
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ89への信号Resetは「H」状態を保持する。
この場合、レベルシフタ89のp‐MOSトランジスタ
90(図10参照)がオンするために「H(Vcc)」状態の信
号hresetが出力されて、N‐MOSトランジスタ88は
オンする。したがって、2段積みキャパシタキャパシタ
C34a,C34bの中間ノード35の電位はVss(0V)
を維持している。つまり、中間ノード35はチャージア
ップされることはないのである。
【0075】この状態において、ポンプ動作が開始され
ると、上記レベルシフタ89への信号Resetのレベルは
「L」となる。この場合、レベルシフタ89のp‐MOS
トランジスタ91(図10参照)がオンするためn‐MO
Sトランジスタ92がオンして、本昇圧回路の出力信号
が信号hresetとして出力されて、N‐MOSトランジス
タ88はオフする。したがって、ポンプ動作の開始直後
に上記クロックCLKがVcc(5V)→0Vとなると、中
間ノード35は約−2.5V程度まで低められる。この
場合、既にp‐MOSトランジスタ84はオフしている
ので中間ノード35の電圧−2.5Vは保持され、結果
としてノード34の電位が低下される。
ると、上記レベルシフタ89への信号Resetのレベルは
「L」となる。この場合、レベルシフタ89のp‐MOS
トランジスタ91(図10参照)がオンするためn‐MO
Sトランジスタ92がオンして、本昇圧回路の出力信号
が信号hresetとして出力されて、N‐MOSトランジス
タ88はオフする。したがって、ポンプ動作の開始直後
に上記クロックCLKがVcc(5V)→0Vとなると、中
間ノード35は約−2.5V程度まで低められる。この
場合、既にp‐MOSトランジスタ84はオフしている
ので中間ノード35の電圧−2.5Vは保持され、結果
としてノード34の電位が低下される。
【0076】したがって、本昇圧回路は、ポンプ動作開
始直後から正常な動作をすることが可能となり、図18
と同様に各ノード31〜ノード34の電圧の平均電圧は
下降して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード35はチャージアップされていないので、ノード
34および中間ノード35の電圧波形は図27と同様に
なる。
始直後から正常な動作をすることが可能となり、図18
と同様に各ノード31〜ノード34の電圧の平均電圧は
下降して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード35はチャージアップされていないので、ノード
34および中間ノード35の電圧波形は図27と同様に
なる。
【0077】この場合に、上記2段積みキャパシタを構
成するキャパシタC34aとキャパシタC34bとに印加
される最大電圧は、図27から判るように6.4Vであ
る。ここで、キャパシタ絶縁膜の耐圧は8Vであるか
ら、上記キャパシタC34a,C34b夫々の両端に印加
される電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
成するキャパシタC34aとキャパシタC34bとに印加
される最大電圧は、図27から判るように6.4Vであ
る。ここで、キャパシタ絶縁膜の耐圧は8Vであるか
ら、上記キャパシタC34a,C34b夫々の両端に印加
される電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
【0078】上述のように、本実施の形態における昇圧
回路は、最終段の2段積みキャパシタC34a,C34b
の中間ノード35にn‐MOSトランジスタ88のドレ
インを接続し、ゲートにはレベルシフタ89の出力端子
を接続している。そして、ポンプ動作が開始されるまで
の初期状態では、レベルシフタ89への信号Resetのレ
ベルを「H」にすることによってn‐MOSトランジスタ
88をオンするようにしている。したがって、上記中間
ノード35をVss(0V)に維持してチャージアップされ
ないようにできる。
回路は、最終段の2段積みキャパシタC34a,C34b
の中間ノード35にn‐MOSトランジスタ88のドレ
インを接続し、ゲートにはレベルシフタ89の出力端子
を接続している。そして、ポンプ動作が開始されるまで
の初期状態では、レベルシフタ89への信号Resetのレ
ベルを「H」にすることによってn‐MOSトランジスタ
88をオンするようにしている。したがって、上記中間
ノード35をVss(0V)に維持してチャージアップされ
ないようにできる。
【0079】したがって、ポンプ動作が開始されて上記
信号Resetのレベルが「L」となり、n‐MOSトランジ
スタ88はオフしたとしても、ノード34,35の波形
は図27と同様に理想的な状態となる。すなわち、上記
2段積みキャパシタを構成するキャパシタC34aとキ
ャパシタC34bとに印加される最大電圧を6.4Vにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
信号Resetのレベルが「L」となり、n‐MOSトランジ
スタ88はオフしたとしても、ノード34,35の波形
は図27と同様に理想的な状態となる。すなわち、上記
2段積みキャパシタを構成するキャパシタC34aとキ
ャパシタC34bとに印加される最大電圧を6.4Vにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
【0080】尚、上記各実施の形態においては、最終段
のキャパシタを2段積みキャパシタで構成しているが、
この発明はこれに限定されるものではなく3段積み以上
であっても差し支えない。
のキャパシタを2段積みキャパシタで構成しているが、
この発明はこれに限定されるものではなく3段積み以上
であっても差し支えない。
【0081】
【発明の効果】以上より明らかなように、この発明の不
揮発性半導体メモリ装置の昇圧回路では、キャパシタを
構成する絶縁膜の耐圧を超過するような高電界が印加さ
れるキャパシタを互いに直列に接続された2以上の部分
キャパシタで構成し、上記各部分キャパシタの間にトラ
ンジスタ素子を接続し、制御手段によって、上記不揮発
性半導体メモリ装置が非動作状態の場合には上記トラン
ジスタ素子をオンさせる一方、動作状態の場合には上記
トランジスタ素子をオフさせるので、上記非動作状態時
に、上記各部分キャパシタ間の中間ノードがチャージア
ップすることを防止できる。したがって、通常動作時に
各部分キャパシタに印加される電圧が耐圧を超えて、キ
ャパシタ絶縁膜が破壊されることを防止できる。
揮発性半導体メモリ装置の昇圧回路では、キャパシタを
構成する絶縁膜の耐圧を超過するような高電界が印加さ
れるキャパシタを互いに直列に接続された2以上の部分
キャパシタで構成し、上記各部分キャパシタの間にトラ
ンジスタ素子を接続し、制御手段によって、上記不揮発
性半導体メモリ装置が非動作状態の場合には上記トラン
ジスタ素子をオンさせる一方、動作状態の場合には上記
トランジスタ素子をオフさせるので、上記非動作状態時
に、上記各部分キャパシタ間の中間ノードがチャージア
ップすることを防止できる。したがって、通常動作時に
各部分キャパシタに印加される電圧が耐圧を超えて、キ
ャパシタ絶縁膜が破壊されることを防止できる。
【0082】さらに、上記不揮発性半導体メモリ装置の
動作が開始されると上記トランジスタ素子がオフされる
ので、動作開始時における安定動作を可能にする。
動作が開始されると上記トランジスタ素子がオフされる
ので、動作開始時における安定動作を可能にする。
【0083】また、第1の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が基準電圧に接続されたP型MOSトランジスタで構成
し、上記非動作状態時には、上記制御手段によって、上
記P型MOSトランジスタのゲートに上記基準電圧を印
加するので、上記中間ノードにチャージされた正の電荷
をオン状態のP型MOSトランジスタを介して、負の電
荷を上記P型MOSトランジスタのN‐ウェルを介して
ディスチャージできる。したがって、上記中間ノードの
電位を約0.7V程度にできる。
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が基準電圧に接続されたP型MOSトランジスタで構成
し、上記非動作状態時には、上記制御手段によって、上
記P型MOSトランジスタのゲートに上記基準電圧を印
加するので、上記中間ノードにチャージされた正の電荷
をオン状態のP型MOSトランジスタを介して、負の電
荷を上記P型MOSトランジスタのN‐ウェルを介して
ディスチャージできる。したがって、上記中間ノードの
電位を約0.7V程度にできる。
【0084】また、第2の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が上記基準電圧に接続されたN型MOSトランジスタで
構成し、上記非動作状態時には、上記制御手段によっ
て、上記N型MOSトランジスタのゲートに上記電源電
圧を印加するので、上記中間ノードにチャージされた正
または負の電荷をオン状態のP型MOSトランジスタを
介してディスチャージできる。したがって、上記中間ノ
ードの電位を上記基準電圧に維持できる。
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が上記基準電圧に接続されたN型MOSトランジスタで
構成し、上記非動作状態時には、上記制御手段によっ
て、上記N型MOSトランジスタのゲートに上記電源電
圧を印加するので、上記中間ノードにチャージされた正
または負の電荷をオン状態のP型MOSトランジスタを
介してディスチャージできる。したがって、上記中間ノ
ードの電位を上記基準電圧に維持できる。
【0085】また、第3の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記部分キャパシタを、ポリシリ
コン/絶縁膜/ポリシリコンの積層構造に成したので、上
記中間ノードはフローティング状態となってチャージア
ップし易い。しかしながら、上記中間ノードにチャージ
された電荷は、上記オン状態のトランジスタ素子を介し
てディスチャージできるため、通常動作時に各部分キャ
パシタに印加される電圧が耐圧を超えることを防止でき
る。
リ装置の昇圧回路は、上記部分キャパシタを、ポリシリ
コン/絶縁膜/ポリシリコンの積層構造に成したので、上
記中間ノードはフローティング状態となってチャージア
ップし易い。しかしながら、上記中間ノードにチャージ
された電荷は、上記オン状態のトランジスタ素子を介し
てディスチャージできるため、通常動作時に各部分キャ
パシタに印加される電圧が耐圧を超えることを防止でき
る。
【0086】すなわち、上記部分キャパシタを不揮発性
半導体メモリセルの形成時に形成可能にして、キャパシ
タが破壊されること無く且つ安定して動作できる昇圧回
路を安価に得ることができる。
半導体メモリセルの形成時に形成可能にして、キャパシ
タが破壊されること無く且つ安定して動作できる昇圧回
路を安価に得ることができる。
【0087】また、第4の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て上記電源電圧よりも高い高電圧を生成するので、キャ
パシタが破壊されること無く且つ安定して動作できる高
電圧用の昇圧回路を得ることができるのである。
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て上記電源電圧よりも高い高電圧を生成するので、キャ
パシタが破壊されること無く且つ安定して動作できる高
電圧用の昇圧回路を得ることができるのである。
【0088】また、第5の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て負電圧を生成するので、キャパシタが破壊されること
無く且つ安定して動作できる負電圧用の昇圧回路を得る
ことができるのである。
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て負電圧を生成するので、キャパシタが破壊されること
無く且つ安定して動作できる負電圧用の昇圧回路を得る
ことができるのである。
【図1】 この発明の不揮発性半導体メモリ装置の昇圧
回路における回路図である。
回路における回路図である。
【図2】 図1におけるレベルシフタの回路構成を示す
図である。
図である。
【図3】 図1における中間ノードに関するディスチャ
ージ径路の説明図である。
ージ径路の説明図である。
【図4】 出力安定後における図1のノード4,5の電
圧波形を示す図である。
圧波形を示す図である。
【図5】 図1とは異なる昇圧回路の回路図である。
【図6】 図1および図5とは異なる昇圧回路の回路図
である。
である。
【図7】 図6における中間ノードに関するディスチャ
ージ径路の説明図である。
ージ径路の説明図である。
【図8】 出力安定後における図6のノード24,25
の電圧波形を示す図である。
の電圧波形を示す図である。
【図9】 図1,図5および図6とは異なる昇圧回路の
回路図である。
回路図である。
【図10】 図9におけるレベルシフタの回路構成を示
すである。
すである。
【図11】 ETOX型フラッシュメモリセルの模式的
な断面図である。
な断面図である。
【図12】 フラッシュメモリの書き込み状態と消去状
態とにおける閾値電圧分布を示す図である。
態とにおける閾値電圧分布を示す図である。
【図13】 不揮発性半導体メモリ装置の電圧発生系の
ブロック図である。
ブロック図である。
【図14】 図13における従来の高電圧ポンプの回路
図である。
図である。
【図15】 図14に示す高電圧ポンプにおける各ノー
ド電圧の経時変化を示す図である。
ド電圧の経時変化を示す図である。
【図16】 図15中の○印の時点におけるノード4の
電圧波形を示す図である。
電圧波形を示す図である。
【図17】 図13における従来の負電圧ポンプの回路
図である。
図である。
【図18】 図17に示す負電圧ポンプにおける各ノー
ド電圧の経時変化を示す図である。
ド電圧の経時変化を示す図である。
【図19】 図18中の○印の時点におけるノード4の
電圧波形を示す図である。
電圧波形を示す図である。
【図20】 2段積みキャパシタの説明図である。
【図21】 2段積みキャパシタを高電圧ポンプに適用
した場合おける中間ノードの理想的な電圧波形を示す図
である。
した場合おける中間ノードの理想的な電圧波形を示す図
である。
【図22】 2段積みキャパシタを適用した高電圧ポン
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
【図23】 2段積みキャパシタを適用した高電圧ポン
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
【図24】 2段積みキャパシタの中間ノードをディス
チャージする従来の高電圧ポンプの回路図である。
チャージする従来の高電圧ポンプの回路図である。
【図25】 2段積みキャパシタの中間ノードをディス
チャージする図24とは異なる従来の高電圧ポンプの回
路図である。
チャージする図24とは異なる従来の高電圧ポンプの回
路図である。
【図26】 2段積みキャパシタを適用した負電圧ポン
プの回路図である。
プの回路図である。
【図27】 2段積みキャパシタを負電圧ポンプに適用
した場合おける中間ノードの理想的な電圧波形を示す図
である。
した場合おける中間ノードの理想的な電圧波形を示す図
である。
【図28】 2段積みキャパシタを適用した負電圧ポン
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
【図29】 2段積みキャパシタを適用した負電圧ポン
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
31〜34,40,41,51〜54,58,88,92…n
‐MOSトランジスタ、 35,36,37,55,56,57,65,66,67,69,
85,86,87…インバータ、 38,42,61〜64,68,81〜84,90,91…p
‐MOSトランジスタ、 39,89…レベルシフタ、 C1〜C3,C4a,C4b,C11〜C13,C14a,C1
4b,C21〜C23,C24a,C24b,C31〜C33,
C34a,C34b…キャパシタ。
‐MOSトランジスタ、 35,36,37,55,56,57,65,66,67,69,
85,86,87…インバータ、 38,42,61〜64,68,81〜84,90,91…p
‐MOSトランジスタ、 39,89…レベルシフタ、 C1〜C3,C4a,C4b,C11〜C13,C14a,C1
4b,C21〜C23,C24a,C24b,C31〜C33,
C34a,C34b…キャパシタ。
Claims (6)
- 【請求項1】 複数のキャパシタを有すると共に、書き
込み動作時および消去動作時に電源電圧とは異なる電圧
を生成して不揮発性半導体メモリ装置に供給する不揮発
性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する
絶縁膜の耐圧を超過するような高電界が印加されるキャ
パシタは、互いに直列に接続された2以上の部分キャパ
シタで構成されており、 上記各部分キャパシタの間に接続されたトランジスタ素
子と、 上記不揮発性半導体メモリ装置が非動作状態の場合に
は、上記トランジスタ素子をオンさせる一方、動作状態
の場合には上記トランジスタ素子をオフさせる制御手段
を備えたことを特徴とする不揮発性半導体メモリ装置の
昇圧回路。 - 【請求項2】 請求項1に記載の不揮発性半導体メモリ
装置の昇圧回路において、 上記トランジスタ素子は、ソースが基準電圧に接続され
たP型金属酸化膜半導体トランジスタであり、 上記制御手段は、上記不揮発性半導体メモリ装置が非動
作状態の場合には、上記P型金属酸化膜半導体トランジ
スタのゲートに上記基準電圧を印加するようになってい
ることを特徴とする不揮発性半導体メモリ装置の昇圧回
路。 - 【請求項3】 請求項1に記載の不揮発性半導体メモリ
装置の昇圧回路において、 上記トランジスタ素子は、ソースが上記基準電圧に接続
されたN型金属酸化膜半導体トランジスタであり、 上記制御手段は、上記不揮発性半導体メモリ装置が非動
作状態の場合には、上記N型金属酸化膜半導体トランジ
スタのゲートに上記電源電圧を印加するようになってい
ることを特徴とする不揮発性半導体メモリ装置の昇圧回
路。 - 【請求項4】 請求項1に記載の不揮発性半導体メモリ
装置の昇圧回路において、 少なくとも上記部分キャパシタは、ポリシリコン,絶縁
膜およびポリシリコンがこの順序で積層された構造を有
することを特徴とする不揮発性半導体メモリ装置の昇圧
回路。 - 【請求項5】 請求項1に記載の不揮発性半導体メモリ
装置の昇圧回路において、 上記電源電圧とは異なる電圧は、上記電源電圧よりも高
い高電圧であることを特徴とする不揮発性半導体メモリ
装置の昇圧回路。 - 【請求項6】 請求項1に記載の不揮発性半導体メモリ
装置の昇圧回路において、 上記電源電圧とは異なる電圧は、負電圧であることを特
徴とする不揮発性半導体メモリ装置の昇圧回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2001054264A JP2002261239A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置の昇圧回路 |
US10/083,408 US6608782B2 (en) | 2001-02-28 | 2002-02-27 | Booster circuit capable of achieving a stable pump operation for nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001054264A JP2002261239A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置の昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family
ID=18914624
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JP2001054264A Pending JP2002261239A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置の昇圧回路 |
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---|---|
US (1) | US6608782B2 (ja) |
JP (1) | JP2002261239A (ja) |
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ITMI20050607A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico integrato a bassa tensione di alimentazione |
US7629831B1 (en) * | 2006-10-11 | 2009-12-08 | Altera Corporation | Booster circuit with capacitor protection circuitry |
KR100902060B1 (ko) * | 2008-05-08 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 |
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2001
- 2001-02-28 JP JP2001054264A patent/JP2002261239A/ja active Pending
-
2002
- 2002-02-27 US US10/083,408 patent/US6608782B2/en not_active Expired - Fee Related
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