JP2718375B2 - チャージポンプ回路 - Google Patents
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- G—PHYSICS
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Description
【0001】
【産業上の利用分野】本発明はチャージポンプ回路に関
し、特に昇圧特性を向上させたチャージポンプ回路に関
する。
し、特に昇圧特性を向上させたチャージポンプ回路に関
する。
【0002】
【従来の技術】不揮発性半導体記憶装置の一種に電気的
にデータの書換えが可能なフラッシュメモリがあるが、
現在のフラッシュメモリはデータの書込時に高電圧が必
要なため12V程度の電源が必要である。一方、揮発性
半導体記憶装置であるSRAMやDRAMさらにマイク
ロプロセッサ等は3V程度の電源で動作するものもあ
り、同一システム上にこれらの半導体記憶装置を混在し
て使用する場合にフラッシュメモリのために12Vの電
源を用意する必要があり、システムのコストアップにつ
ながる欠点がある。これを改善する方法としてフラッシ
ュメモリ内にチャージポンプ回路を内蔵し、外部から供
給される5Vや3Vの電源から必要な高電圧をチャージ
ポンプ回路で発生させるのが一般的である。
にデータの書換えが可能なフラッシュメモリがあるが、
現在のフラッシュメモリはデータの書込時に高電圧が必
要なため12V程度の電源が必要である。一方、揮発性
半導体記憶装置であるSRAMやDRAMさらにマイク
ロプロセッサ等は3V程度の電源で動作するものもあ
り、同一システム上にこれらの半導体記憶装置を混在し
て使用する場合にフラッシュメモリのために12Vの電
源を用意する必要があり、システムのコストアップにつ
ながる欠点がある。これを改善する方法としてフラッシ
ュメモリ内にチャージポンプ回路を内蔵し、外部から供
給される5Vや3Vの電源から必要な高電圧をチャージ
ポンプ回路で発生させるのが一般的である。
【0003】この第1の従来のチャージポンプ回路は、
例えば特開平2−276467号公報に開示されてい
る。
例えば特開平2−276467号公報に開示されてい
る。
【0004】図11は電源電圧Vccよりも高電圧を発
生する第1の従来のチャージポンプ回路を示す回路図で
あり、図12は図11に示した第1の従来のチャージポ
ンプ回路で使用しているクロックFA、FBの電圧波形
図である。
生する第1の従来のチャージポンプ回路を示す回路図で
あり、図12は図11に示した第1の従来のチャージポ
ンプ回路で使用しているクロックFA、FBの電圧波形
図である。
【0005】このチャージポンプ回路は、ゲートとドレ
インを相互接続したN型MOSFET(MN1〜MN
4)を直列接続し、各MOSFET(MN1〜MN4)
のゲートとドレインの接続点に容量素子(C1〜C4)
をそれぞれ接続し、各容量素子(C1〜C4)の他端に
は図12に示す互に逆相のクロックFAおよびFBを交
互に接続する構成である。さらに、N型MOSFET
(MN1)のドレインのゲートはN型MOSFET(N
M0)を介して電源電圧Vccに接続し、N型MOSF
ET(MN4)のソースをチャージポンプ回路の出力V
pcpとする構成である。なお、N型MOSFET(M
N0)の役割は接続点A1が高電位になった場合に接続
点A1から電源電圧Vccに電荷が移動するのを防止す
るためである。
インを相互接続したN型MOSFET(MN1〜MN
4)を直列接続し、各MOSFET(MN1〜MN4)
のゲートとドレインの接続点に容量素子(C1〜C4)
をそれぞれ接続し、各容量素子(C1〜C4)の他端に
は図12に示す互に逆相のクロックFAおよびFBを交
互に接続する構成である。さらに、N型MOSFET
(MN1)のドレインのゲートはN型MOSFET(N
M0)を介して電源電圧Vccに接続し、N型MOSF
ET(MN4)のソースをチャージポンプ回路の出力V
pcpとする構成である。なお、N型MOSFET(M
N0)の役割は接続点A1が高電位になった場合に接続
点A1から電源電圧Vccに電荷が移動するのを防止す
るためである。
【0006】次に、この第1の従来のチャージポンプ回
路の動作を説明する。
路の動作を説明する。
【0007】N型MOSFET(MN0)のしきい値電
圧をVtn0とし、初期状態としてクロックFAがロウ
レベル(0V)の場合は接続点A1は(Vcc−Vtn
0)の電位となる。その後、クロックFAがハイレベル
(5V)に変化すると接続点A1の電位は次式(1)で
表せる。
圧をVtn0とし、初期状態としてクロックFAがロウ
レベル(0V)の場合は接続点A1は(Vcc−Vtn
0)の電位となる。その後、クロックFAがハイレベル
(5V)に変化すると接続点A1の電位は次式(1)で
表せる。
【0008】 (Vcc−Vtn0)+Vfa(C1/(C1+C1S))…(1) ここでVfaはクロックFAの振幅であり、5Vの値で
あり、C1は容量素子C1の寄生容量(図には明記せ
ず)素子の容量値である。
あり、C1は容量素子C1の寄生容量(図には明記せ
ず)素子の容量値である。
【0009】この時、クロックFBはロウレベル(0
V)なので接続点A2は容量素子C2により電位が押し
下げられており、接続点A1から接続点A2に電荷Q1
が移動し接続点A2の電位が上昇するが、この時の接続
点A2がとりうる最大の電位は次式(2)で表せる。
V)なので接続点A2は容量素子C2により電位が押し
下げられており、接続点A1から接続点A2に電荷Q1
が移動し接続点A2の電位が上昇するが、この時の接続
点A2がとりうる最大の電位は次式(2)で表せる。
【0010】 (Vcc−Vtn0)+Vfa(C1/(C1+C1S))−Vtn1…(2 ) ここでVtn1はN型MOSFET(MN1)のしきい
値電圧値である。
値電圧値である。
【0011】ここから、このチャージポンプ回路では1
段あたり Vfa(C1/(C1+C1S))−Vtn1 の電圧の昇圧が可能であることがわかる。
段あたり Vfa(C1/(C1+C1S))−Vtn1 の電圧の昇圧が可能であることがわかる。
【0012】次に、クロックFAがロウレベル(0V)
の変化すると、接続点A1の電位は押し下げられると同
時に電荷Q1に相当する電荷がN型MOSFET(MN
0)を介して電源Vccから供給され(Vcc−Vtn
0)の電位となり、クロックFBがハイレベル(5V)
に変化すると、接続点A1の場合と同様の原理で接続点
A2の電位が高電圧となり接続点A2から接続点A3に
電荷Q2が移動し接続点A3の電位が上昇する。
の変化すると、接続点A1の電位は押し下げられると同
時に電荷Q1に相当する電荷がN型MOSFET(MN
0)を介して電源Vccから供給され(Vcc−Vtn
0)の電位となり、クロックFBがハイレベル(5V)
に変化すると、接続点A1の場合と同様の原理で接続点
A2の電位が高電圧となり接続点A2から接続点A3に
電荷Q2が移動し接続点A3の電位が上昇する。
【0013】このようにN型MOSFET(MN1)か
らN型MOSFET(MN4)を介して順次電荷を移動
させながら昇圧させて最終的に出力Vpcpに高電圧を
出力する。このチャージポンプ回路の出力電圧の最大値
Vmaxは一般に次式(3)で表せる。
らN型MOSFET(MN4)を介して順次電荷を移動
させながら昇圧させて最終的に出力Vpcpに高電圧を
出力する。このチャージポンプ回路の出力電圧の最大値
Vmaxは一般に次式(3)で表せる。
【0014】 Vmax=(Vcc+Vtn0)+N(Vf(Cn/(Cn+Cns))−V tnn)…(3) Nはチャージポンプ回路の段数で、第1の従来のチャー
ジポンプ回路は4段構成である。
ジポンプ回路は4段構成である。
【0015】また、VfはクロックFA,FBの振幅で
あり、Cnは昇圧用容量(C1〜C4)の容量値でCn
sは接続点(A1〜A4)の寄生容量値でVtnnはN
型MOSFET(MN1〜MN4)のしきい値電圧であ
る。
あり、Cnは昇圧用容量(C1〜C4)の容量値でCn
sは接続点(A1〜A4)の寄生容量値でVtnnはN
型MOSFET(MN1〜MN4)のしきい値電圧であ
る。
【0016】ここで簡単のために、Vtn0=Vtnn
=1V、Vcc=5V、Vf=5V、Cn=10pF、
CnS=1pF、N=4とすると、出力電圧の最大値V
maxは約18.2Vが得られる。
=1V、Vcc=5V、Vf=5V、Cn=10pF、
CnS=1pF、N=4とすると、出力電圧の最大値V
maxは約18.2Vが得られる。
【0017】しかし、実際にはN型MOSFET(MN
0、MN1〜MN4)のしきい値電圧は図13に示すよ
うに基板VbとソースVs間の電位差Vbsによるバッ
クバイアス効果により上昇するためチャージポンプ回路
の各段の昇圧効率は出力端に近いほど低下し上記のよう
な出力電圧は得られない。
0、MN1〜MN4)のしきい値電圧は図13に示すよ
うに基板VbとソースVs間の電位差Vbsによるバッ
クバイアス効果により上昇するためチャージポンプ回路
の各段の昇圧効率は出力端に近いほど低下し上記のよう
な出力電圧は得られない。
【0018】例えば、図13に示すバックバイアス特性
を有するN型MOSFETを用いて図11に示すチャー
ジポンプ回路を形成した場合に出力電圧Vpcpに10
Vを得るためにはN型MOSFET(MN4)には基板
とソース間電位差VbsはVbs=(−10V)のバッ
クバイアスが印加されることになるので、しきい値電圧
は2.5Vとなり接続A4は12.5V以上に昇圧され
る必要がある。
を有するN型MOSFETを用いて図11に示すチャー
ジポンプ回路を形成した場合に出力電圧Vpcpに10
Vを得るためにはN型MOSFET(MN4)には基板
とソース間電位差VbsはVbs=(−10V)のバッ
クバイアスが印加されることになるので、しきい値電圧
は2.5Vとなり接続A4は12.5V以上に昇圧され
る必要がある。
【0019】このようなバックバイアス効果でのしきい
値電圧の上昇によるチャージポンプ回路の昇圧効率低下
を改善する第2の従来のチャージポンプ回路が「A 5
−V−Only Operation 0.6μm F
lash EEPROM with Row Deco
der Scheme in Triple−Well
Structure」と題する論文;IEEE JO
URNAL OFSOLID−STATE CIRCU
ITS;VOLUME 27 NUMBER 11;p
p.1540〜1546に開示されている。
値電圧の上昇によるチャージポンプ回路の昇圧効率低下
を改善する第2の従来のチャージポンプ回路が「A 5
−V−Only Operation 0.6μm F
lash EEPROM with Row Deco
der Scheme in Triple−Well
Structure」と題する論文;IEEE JO
URNAL OFSOLID−STATE CIRCU
ITS;VOLUME 27 NUMBER 11;p
p.1540〜1546に開示されている。
【0020】この第2の従来のチャージポンプ回路の回
路図を図14に、この第2の従来のチャージポンプ回路
で使用するクロック(F1〜F4)の電圧波形図を図1
5に示す。
路図を図14に、この第2の従来のチャージポンプ回路
で使用するクロック(F1〜F4)の電圧波形図を図1
5に示す。
【0021】このチャージポンプ回路は、N型MOSF
ET(MN11〜MN41)のそれぞれのゲートとドレ
インをN型MOSFET(MN12〜MN42)を介し
て接続し、N型MOSFET(MN11〜MN41)の
ゲートとドレインにはそれぞれ容量素子(C12〜C3
4)および容量素子(C11〜C33)を接続する構成
である。
ET(MN11〜MN41)のそれぞれのゲートとドレ
インをN型MOSFET(MN12〜MN42)を介し
て接続し、N型MOSFET(MN11〜MN41)の
ゲートとドレインにはそれぞれ容量素子(C12〜C3
4)および容量素子(C11〜C33)を接続する構成
である。
【0022】このチャージポンプ回路の動作を、例え
ば、N型MOSFET(MN41)に着目して説明する
と、このチャージポンプ回路は、図15に示す時間t1
においてクロックF3が5Vになることで容量素子C3
1により接続点A3の電位が上昇するが、この時クロッ
クF1は5Vであり接続点A4の電位は容量素子C33
により高電位になっているので、N型MOSFET(M
N42)は導通状態であり接続点A3の電位はN型MO
SFET(MN42)を介してN型MOSFET(MN
41)のゲートと容量素子C34の接続点A41に伝達
される。
ば、N型MOSFET(MN41)に着目して説明する
と、このチャージポンプ回路は、図15に示す時間t1
においてクロックF3が5Vになることで容量素子C3
1により接続点A3の電位が上昇するが、この時クロッ
クF1は5Vであり接続点A4の電位は容量素子C33
により高電位になっているので、N型MOSFET(M
N42)は導通状態であり接続点A3の電位はN型MO
SFET(MN42)を介してN型MOSFET(MN
41)のゲートと容量素子C34の接続点A41に伝達
される。
【0023】次に、時間t2においてクロックF1が0
Vになると接続点A4の電位は容量素子C33により押
し下げられN型MOSFET(MN42)は非導通状態
となる。次に、時間t3においてクロックF4が5Vに
変化すると、N型MOSFET(MN41)のゲート電
位は容量素子C34によりさらに押し上げられ接続点A
3から接続点A4への電荷移動の効率を向上させてい
る。
Vになると接続点A4の電位は容量素子C33により押
し下げられN型MOSFET(MN42)は非導通状態
となる。次に、時間t3においてクロックF4が5Vに
変化すると、N型MOSFET(MN41)のゲート電
位は容量素子C34によりさらに押し上げられ接続点A
3から接続点A4への電荷移動の効率を向上させてい
る。
【0024】
【発明が解決しようとする課題】しかしながら、以上説
明した第1の従来のチャージポンプ回路は、まず図11
に示したチャージポンプ回路を構成するMOSFETの
しきい値電圧が基板VbとソースVs間の電位差Vbs
によるバックバイアス効果により上昇するため、チャー
ジポンプ回路の段数を多くしなくてはならず、この回路
を半導体記憶装置上に配置する場合に大きな占有面積を
必要とし半導体記憶装置のチップ面積を大きくする欠点
があった。
明した第1の従来のチャージポンプ回路は、まず図11
に示したチャージポンプ回路を構成するMOSFETの
しきい値電圧が基板VbとソースVs間の電位差Vbs
によるバックバイアス効果により上昇するため、チャー
ジポンプ回路の段数を多くしなくてはならず、この回路
を半導体記憶装置上に配置する場合に大きな占有面積を
必要とし半導体記憶装置のチップ面積を大きくする欠点
があった。
【0025】また、このチャージポンプ回路は、出力に
10Vを得るためには接続点A4に12.5V以上の電
圧を印加しなければならないので、昇圧回路を構成する
MOSFETのソースおよびドレイン拡散層の接合耐圧
も12.5V以上必要となり、このためにこの耐圧が十
分に得られない場合にはソースおよびドレイン拡散層の
形成に特殊な製造工程が必要になり、半導体装置の製造
工程が長くなる欠点もある。
10Vを得るためには接続点A4に12.5V以上の電
圧を印加しなければならないので、昇圧回路を構成する
MOSFETのソースおよびドレイン拡散層の接合耐圧
も12.5V以上必要となり、このためにこの耐圧が十
分に得られない場合にはソースおよびドレイン拡散層の
形成に特殊な製造工程が必要になり、半導体装置の製造
工程が長くなる欠点もある。
【0026】また、図14に示す昇圧効率を改善した第
2の従来のチャージポンプ回路を構成するMOSFET
のソースおよびドレイン拡散に要求される接合耐圧は第
1の従来の昇圧回路と同様であり、また素子数が多く、
クロック信号も4種類必要であり回路規模が大きくなる
欠点があった。
2の従来のチャージポンプ回路を構成するMOSFET
のソースおよびドレイン拡散に要求される接合耐圧は第
1の従来の昇圧回路と同様であり、また素子数が多く、
クロック信号も4種類必要であり回路規模が大きくなる
欠点があった。
【0027】
【課題を解決するための手段】本発明のチャージポンプ
回路は、トランジスタのゲートと電流路の一端とを接続
して入力端とし前記電流路の他端を出力端とする入力ダ
イオード素子と、トランジスタのゲートと電流路の一端
とを接続して入力端として前記トランジスタの電流路の
他端を出力端とするダイオード素子とこのダイオード素
子の前記入力端に一端を接続した容量素子とから成る昇
圧単位回路の複数とを備え、前記入力ダイオード素子の
入力端に第1の電源を接続し、前記入力ダイオード素子
を前記昇圧単位回路に接続し、さらに、前記ダイオード
素子の極性が同一となるように前記昇圧単位回路の複数
を接続し、隣接する前記昇圧単位回路の前記容量素子の
他端に互いに逆相のクロック信号を入力し、前記複数接
続された昇圧単位回路の一端の入力端に第1の電位を受
けて前記クロック信号により前記昇圧単位回路の前段に
蓄積された電荷を前記昇圧回路の後段に転送しつつ順次
昇圧し、前記複数接続された昇圧単位回路の他端の出力
端に第2の電位を出力し、前記複数の昇圧単位回路の最
終段の出力端から出力電圧を出力するチャージポンプ回
路において、前記複数の昇圧単位回路の前記ダイオード
入力素子からm番目(mは正の整数)および(m+1)
番目の昇圧単位回路の構成する前記トランジスタの基板
電位のそれぞれを第1の基板電位とし、前記複数の昇圧
単位回路の前記ダイオード入力素子から(m+2)番目
以上の前記昇圧単位回路を構成する前記トランジスタの
基板電位を前記第1の基板電位とは異る電位の第2の基
板電位とする構成である。
回路は、トランジスタのゲートと電流路の一端とを接続
して入力端とし前記電流路の他端を出力端とする入力ダ
イオード素子と、トランジスタのゲートと電流路の一端
とを接続して入力端として前記トランジスタの電流路の
他端を出力端とするダイオード素子とこのダイオード素
子の前記入力端に一端を接続した容量素子とから成る昇
圧単位回路の複数とを備え、前記入力ダイオード素子の
入力端に第1の電源を接続し、前記入力ダイオード素子
を前記昇圧単位回路に接続し、さらに、前記ダイオード
素子の極性が同一となるように前記昇圧単位回路の複数
を接続し、隣接する前記昇圧単位回路の前記容量素子の
他端に互いに逆相のクロック信号を入力し、前記複数接
続された昇圧単位回路の一端の入力端に第1の電位を受
けて前記クロック信号により前記昇圧単位回路の前段に
蓄積された電荷を前記昇圧回路の後段に転送しつつ順次
昇圧し、前記複数接続された昇圧単位回路の他端の出力
端に第2の電位を出力し、前記複数の昇圧単位回路の最
終段の出力端から出力電圧を出力するチャージポンプ回
路において、前記複数の昇圧単位回路の前記ダイオード
入力素子からm番目(mは正の整数)および(m+1)
番目の昇圧単位回路の構成する前記トランジスタの基板
電位のそれぞれを第1の基板電位とし、前記複数の昇圧
単位回路の前記ダイオード入力素子から(m+2)番目
以上の前記昇圧単位回路を構成する前記トランジスタの
基板電位を前記第1の基板電位とは異る電位の第2の基
板電位とする構成である。
【0028】また、本発明のチャージポンプ回路の前記
トランジスタはN型MOSFETであり、前記第1の基
板電位は前記第2の基板電位よりも高い電位である構成
とすることもできる。
トランジスタはN型MOSFETであり、前記第1の基
板電位は前記第2の基板電位よりも高い電位である構成
とすることもできる。
【0029】さらに本発明のチャージポンプ回路の前記
第1の電源は、接地電位よりも高い電位を有する電源で
構成することもできる。
第1の電源は、接地電位よりも高い電位を有する電源で
構成することもできる。
【0030】またさらに、本発明のチャージポンプ回路
の前記トランジスタはP型MOSFETであり、前記第
1の基板電位は前記第2の基板電位よりも低い電位であ
る構成とすることもできる。
の前記トランジスタはP型MOSFETであり、前記第
1の基板電位は前記第2の基板電位よりも低い電位であ
る構成とすることもできる。
【0031】さらにまた、本発明のチャージポンプ回路
の前記第1の電源は接地電位以下の電位を有する電源で
構成することもできる。また、本発明のチャージポンプ
回路は、前記出力電圧の電圧レベルを検出するレベル検
出回路を備え、このレベル検出回路の出力で前記第2の
基板電位を制御する構成とすることもできる。
の前記第1の電源は接地電位以下の電位を有する電源で
構成することもできる。また、本発明のチャージポンプ
回路は、前記出力電圧の電圧レベルを検出するレベル検
出回路を備え、このレベル検出回路の出力で前記第2の
基板電位を制御する構成とすることもできる。
【0032】
【実施例】次に、図面を参照して本発明の実施例を説明
する。
する。
【0033】図1は本発明の第1の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【0034】この実施例は図11に示した第1の従来の
チャージポンプ回路と同様に電源電圧Vccよりも高電
圧を発生する昇圧回路を有する構成であり、この実施例
で使用しているクロックFAおよびFBには図12に示
した電圧波形図と同様のクロックを用いている。
チャージポンプ回路と同様に電源電圧Vccよりも高電
圧を発生する昇圧回路を有する構成であり、この実施例
で使用しているクロックFAおよびFBには図12に示
した電圧波形図と同様のクロックを用いている。
【0035】図1に示す本発明の第1の実施例のチャー
ジポンプ回路は、ゲートとドレインを相互接続したN型
MOSFET(MN1〜MN4)を直列接続し、各MO
SFET(MN1〜MN4)のゲートとドレインの接続
点に容量素子(C1〜C4)をそれぞれ接続し、各容量
素子(C1〜C4)の他端には図12に示す逆相のクロ
ックFA、FBを交互に入力する構成である。
ジポンプ回路は、ゲートとドレインを相互接続したN型
MOSFET(MN1〜MN4)を直列接続し、各MO
SFET(MN1〜MN4)のゲートとドレインの接続
点に容量素子(C1〜C4)をそれぞれ接続し、各容量
素子(C1〜C4)の他端には図12に示す逆相のクロ
ックFA、FBを交互に入力する構成である。
【0036】また、N型MOSFET(MN1)のドレ
インとゲートはN型MOSFET(MN0)を介して電
源電圧Vccに接続し、N型MOSFET(MN4)の
ソースを昇圧回路の出力Vpcpとする構成である。こ
の実施例のチャージポンプ回路のN型MOSFET(M
N0〜MN2)の基板電位は接地電位(0V)とし、N
型MOSFET(MN3〜MN4)の基板電位は電源電
圧Vccとする構成である。
インとゲートはN型MOSFET(MN0)を介して電
源電圧Vccに接続し、N型MOSFET(MN4)の
ソースを昇圧回路の出力Vpcpとする構成である。こ
の実施例のチャージポンプ回路のN型MOSFET(M
N0〜MN2)の基板電位は接地電位(0V)とし、N
型MOSFET(MN3〜MN4)の基板電位は電源電
圧Vccとする構成である。
【0037】次に、この実施例のチャージポンプ回路の
回路動作について説明すると、この実施例のチャージポ
ンプ回路は、図11に示した従来と同様な動作をし、出
力電圧の最大値Vmaxも式(3)で示したものと同じ
値をとるが、昇圧回路を構成するN型MOSFETのし
きい値電圧が基板バックバイアス高価で上昇することに
よる昇圧回路の各段の電荷伝達効率の低下が第1の従来
のチャージポンプ回路よりも大きく改善される。
回路動作について説明すると、この実施例のチャージポ
ンプ回路は、図11に示した従来と同様な動作をし、出
力電圧の最大値Vmaxも式(3)で示したものと同じ
値をとるが、昇圧回路を構成するN型MOSFETのし
きい値電圧が基板バックバイアス高価で上昇することに
よる昇圧回路の各段の電荷伝達効率の低下が第1の従来
のチャージポンプ回路よりも大きく改善される。
【0038】すなわち、N型MOSFET(MN3およ
びMN4)のそれぞれの基板バイアスは電源電圧Vcc
としているので、第1の従来のチャージポンプ回路と同
様に図13に示す基板バックバイアス特性を有するN型
MOSFETを用いて昇圧回路を構成した場合、出力V
pcp=10Vを得るためにはN型MOSFET(MN
4)にはバッファバイアス電圧Vbsに(−5V)が印
加されることになるので、しきい値電圧は1.8Vとな
り接続点A4は11.8V以上に昇圧させればよく、従
来のチャージポンプ回路と比較して0.7Vの改善効果
がある。このことはチャージポンプ回路の昇圧能力を従
来のチャージポンプ回路より向上できる。
びMN4)のそれぞれの基板バイアスは電源電圧Vcc
としているので、第1の従来のチャージポンプ回路と同
様に図13に示す基板バックバイアス特性を有するN型
MOSFETを用いて昇圧回路を構成した場合、出力V
pcp=10Vを得るためにはN型MOSFET(MN
4)にはバッファバイアス電圧Vbsに(−5V)が印
加されることになるので、しきい値電圧は1.8Vとな
り接続点A4は11.8V以上に昇圧させればよく、従
来のチャージポンプ回路と比較して0.7Vの改善効果
がある。このことはチャージポンプ回路の昇圧能力を従
来のチャージポンプ回路より向上できる。
【0039】またチャージポンプ回路を構成するトラン
ジスタのソース・ドレイン拡散層のに要求される接合耐
圧も接続点A4の電位が11.8Vなのに対し基板バイ
アスが5Vなのでソース・ドレインに印加される実効的
な電圧は(11.8−5)=6.8Vと従来のチャージ
ポンプ回路の12.5Vに対し約半分の低電圧に抑れら
れる効果もある。
ジスタのソース・ドレイン拡散層のに要求される接合耐
圧も接続点A4の電位が11.8Vなのに対し基板バイ
アスが5Vなのでソース・ドレインに印加される実効的
な電圧は(11.8−5)=6.8Vと従来のチャージ
ポンプ回路の12.5Vに対し約半分の低電圧に抑れら
れる効果もある。
【0040】なお、この実施例でN型MOSFET(M
N3,MN4)の基板バイアスのみ電源電圧Vccとし
ている理由は、通常の動作状態において接続点A1また
はA2は電源電圧Vccよりも低電圧になるため、これ
らのN型MOSFETの基板バイアスを電源電圧Vcc
とするとN型MOSFETのソース・ドレイン拡散層が
順方向バイアスとなり基板とソース・ドレイン間に電流
が流れて基板電位が不安定となるのを防止するためであ
る。
N3,MN4)の基板バイアスのみ電源電圧Vccとし
ている理由は、通常の動作状態において接続点A1また
はA2は電源電圧Vccよりも低電圧になるため、これ
らのN型MOSFETの基板バイアスを電源電圧Vcc
とするとN型MOSFETのソース・ドレイン拡散層が
順方向バイアスとなり基板とソース・ドレイン間に電流
が流れて基板電位が不安定となるのを防止するためであ
る。
【0041】一方、接続点A3またはA4は動作直後は
電圧が低いのでこの期間はN型MOSFETのソース・
ドレイン拡散層が順方向バイアスとなるが、ある程度時
間が経過し出力電圧が上昇すれば接続点A3またはA4
は高電圧で動作するのでN型MOSFETのソース・ド
レイン拡散層が順方向バイアスとなることはない。
電圧が低いのでこの期間はN型MOSFETのソース・
ドレイン拡散層が順方向バイアスとなるが、ある程度時
間が経過し出力電圧が上昇すれば接続点A3またはA4
は高電圧で動作するのでN型MOSFETのソース・ド
レイン拡散層が順方向バイアスとなることはない。
【0042】図2は図1に示した第1の実施例のチャー
ジポンプ回路P型半導体基板上に形成した場合の一例を
示す断面図であり、N型MOSFET(MN2〜MN
4)の部分について示してある。
ジポンプ回路P型半導体基板上に形成した場合の一例を
示す断面図であり、N型MOSFET(MN2〜MN
4)の部分について示してある。
【0043】この第1の実施例のチャージポンプ回路
は、P型半導体基板171上にP型ウェル151と、こ
のP型ウェル151を内包するようにN型ウェル161
を形成し、P型ウェル151とN型ウェル161はそれ
ぞれP型拡散層121およびN型拡散層116により電
源電圧Vccを印加する構成である。
は、P型半導体基板171上にP型ウェル151と、こ
のP型ウェル151を内包するようにN型ウェル161
を形成し、P型ウェル151とN型ウェル161はそれ
ぞれP型拡散層121およびN型拡散層116により電
源電圧Vccを印加する構成である。
【0044】また、N型MOSFET(MN2)はP型
半導体基板117上に形成されたN型拡散層111およ
び112ならびにゲート電極131により構成され、N
型MOSFET(MN3およびMN4)のそれぞれはP
型ウェル151上に形成されたN型拡散層113,11
4および115ならびにゲート電極132および133
のそれぞれにより構成される。さらに、各拡散層はウィ
ールド酸化膜141,142,143および144のそ
れぞれにより分離される構成である。
半導体基板117上に形成されたN型拡散層111およ
び112ならびにゲート電極131により構成され、N
型MOSFET(MN3およびMN4)のそれぞれはP
型ウェル151上に形成されたN型拡散層113,11
4および115ならびにゲート電極132および133
のそれぞれにより構成される。さらに、各拡散層はウィ
ールド酸化膜141,142,143および144のそ
れぞれにより分離される構成である。
【0045】このように、P型半導体基板上ではN型M
OSFET(MN3およびNM4)のそれぞれをN型ウ
ェル161に内包されたP型ウェル151上に形成し、
N型ウェル161とP型ウェル151に電源電圧Vcc
を印加することで基板バイアスに電源電圧Vccを印加
することが可能となる。
OSFET(MN3およびNM4)のそれぞれをN型ウ
ェル161に内包されたP型ウェル151上に形成し、
N型ウェル161とP型ウェル151に電源電圧Vcc
を印加することで基板バイアスに電源電圧Vccを印加
することが可能となる。
【0046】図3は図1に示した第1の実施例のチャー
ジポンプ回路N型半導体基板上に形成した場合の一例を
示す断面図であり、N型MOSFET(MN2〜MN
4)お部分について示してある。
ジポンプ回路N型半導体基板上に形成した場合の一例を
示す断面図であり、N型MOSFET(MN2〜MN
4)お部分について示してある。
【0047】この第1の実施例のチャージポンプ回路
は、N型半導体基板261上にP型ウェル251と25
2を分離して設け、それぞれP型拡散層221および2
22のそれぞれにより接地電位および電源電圧Vccを
それぞれに印加する構成である。
は、N型半導体基板261上にP型ウェル251と25
2を分離して設け、それぞれP型拡散層221および2
22のそれぞれにより接地電位および電源電圧Vccを
それぞれに印加する構成である。
【0048】また、N型MOSFET(MN2)はP型
ウェル251に形成されたN型拡散層211および21
2ならびにゲート電極231により構成され、N型MO
SFET(MN3およびMN4)のそれぞれはP型ウェ
ル252上に形成されたN型拡散層213,214およ
び215ならびにゲート電極232および233のそれ
ぞれにより構成される。さらに、各拡散層はフィールド
酸化膜241,242,243および244のそれぞれ
により分離される。
ウェル251に形成されたN型拡散層211および21
2ならびにゲート電極231により構成され、N型MO
SFET(MN3およびMN4)のそれぞれはP型ウェ
ル252上に形成されたN型拡散層213,214およ
び215ならびにゲート電極232および233のそれ
ぞれにより構成される。さらに、各拡散層はフィールド
酸化膜241,242,243および244のそれぞれ
により分離される。
【0049】このように、N型半導体基板上ではN型M
OSFET(MN3およびNM4)ならびにN型MOS
FET(MN0〜M62)のそれぞれを異なるP型ウェ
ル上に形成し、それぞれのP型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
OSFET(MN3およびNM4)ならびにN型MOS
FET(MN0〜M62)のそれぞれを異なるP型ウェ
ル上に形成し、それぞれのP型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
【0050】図4は本発明の第2の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【0051】この実施例のチャージポンプ回路は、接地
電位(0V)よりも低電圧すなわち負電圧を発生するチ
ャージポンプ回路であり、この実施例で使用しているク
ロックFAおよび、FBのそれぞれには図12に示した
電圧波形図と同様のクロックを用いている。
電位(0V)よりも低電圧すなわち負電圧を発生するチ
ャージポンプ回路であり、この実施例で使用しているク
ロックFAおよび、FBのそれぞれには図12に示した
電圧波形図と同様のクロックを用いている。
【0052】図4に示すチャージポンプ回路は、ゲート
とドレインを相互接続したP型MOSFET(MP1〜
MP4)を直列接続し、各MOSFET(MP1〜MP
4)のゲートとドレインの接続点に容量素子(C1〜C
4)をそれぞれ接続し、各容量素子(C1〜C4)の他
端には図12に示す逆相のクロックFAおよびFBをそ
れぞれ交互に接続する構成である。
とドレインを相互接続したP型MOSFET(MP1〜
MP4)を直列接続し、各MOSFET(MP1〜MP
4)のゲートとドレインの接続点に容量素子(C1〜C
4)をそれぞれ接続し、各容量素子(C1〜C4)の他
端には図12に示す逆相のクロックFAおよびFBをそ
れぞれ交互に接続する構成である。
【0053】また、P型MOSFET(MP1)のドレ
インとゲートはP型MOSFET(MP0)を介して接
地電位(0V)に接続し、P型MOSFET(MP4)
のソースをチャージポンプ回路の出力Vncpとする構
成である。
インとゲートはP型MOSFET(MP0)を介して接
地電位(0V)に接続し、P型MOSFET(MP4)
のソースをチャージポンプ回路の出力Vncpとする構
成である。
【0054】この実施例は、P型MOSFET(MP0
〜MP2)の基板電位は電源電圧Vccとし、P型MO
SFET(MP3〜MP4)の基板電位は接地電位(0
V)としている。
〜MP2)の基板電位は電源電圧Vccとし、P型MO
SFET(MP3〜MP4)の基板電位は接地電位(0
V)としている。
【0055】この実施例のチャージポンプ回路の回路動
作はP型MOSFET(MP0)のしきい値電圧をVt
p0とし、初期状態としてクロックFAがハイレベル
(5V)の場合は接続点A1の電位は|Vtp0|とな
る。その後、クロックFAがロウレベル(0V)に変化
すると接続点A1の電位は次式(4)で表せる。
作はP型MOSFET(MP0)のしきい値電圧をVt
p0とし、初期状態としてクロックFAがハイレベル
(5V)の場合は接続点A1の電位は|Vtp0|とな
る。その後、クロックFAがロウレベル(0V)に変化
すると接続点A1の電位は次式(4)で表せる。
【0056】 |Vtn0|−Vfa(C1/(C1+C1S))…(4) ここで、VfaはクロックFAの振幅であり、本例では
5Vであり、C1は容量素子C1の容量値でC1Sは接
続点A1の寄生容量(図には明記せず)値である。
5Vであり、C1は容量素子C1の容量値でC1Sは接
続点A1の寄生容量(図には明記せず)値である。
【0057】この時クロックFBはハイレベル(5V)
なので接続点A2は容量素子C2により電位が押し上げ
られており、接続点A2から接続点A1に電荷Q1が移
動し接続点A2の電位が下がるが、この次の接続点A2
がとりうる最小の電位は次式(5)で表せる。
なので接続点A2は容量素子C2により電位が押し上げ
られており、接続点A2から接続点A1に電荷Q1が移
動し接続点A2の電位が下がるが、この次の接続点A2
がとりうる最小の電位は次式(5)で表せる。
【0058】 |Vtp0|−Vfa(C1/(C1+C1S))+|Vtp1|…(5) ここでVtp1はP型MOSFET(MP1)のしきい
値電圧値である。
値電圧値である。
【0059】ここから、この昇圧回路では1段あたり −Vfa(C1+C1S)+|Vtp1|) の電圧の押し下げが可能であることがわかる。
【0060】次に、クロックFAがハイレベル(5V)
に変化することで、接続点A1の電位は押し上げられる
と同時に電荷Q1に相当する電荷がP型MOSFET
(MP0)を介して接地電位に放出され接続点A1の電
位は|Vtp0|となる。
に変化することで、接続点A1の電位は押し上げられる
と同時に電荷Q1に相当する電荷がP型MOSFET
(MP0)を介して接地電位に放出され接続点A1の電
位は|Vtp0|となる。
【0061】クロックFBがロウレベル(0V)に変化
することで、接続点A1の場合と同様の原理で接続点A
2の電位が低電圧となり接続点A3から接続点A2に電
荷Q2が移動し接続点A3の電位が下がる。
することで、接続点A1の場合と同様の原理で接続点A
2の電位が低電圧となり接続点A3から接続点A2に電
荷Q2が移動し接続点A3の電位が下がる。
【0062】このように、P型MOSFET(MP1)
からP型MOSFET(MP4)を介して順次電荷を移
動させながら電位を下げて最終的に出力Vncpに負電
圧を出力する。このチャージポンプ回路の出力電圧の最
小値Vminは一般に次式(6)で表せる。
からP型MOSFET(MP4)を介して順次電荷を移
動させながら電位を下げて最終的に出力Vncpに負電
圧を出力する。このチャージポンプ回路の出力電圧の最
小値Vminは一般に次式(6)で表せる。
【0063】 Vmin=|Vtp0|+N(−Vf(Cn/(Cn+Cns))+|Vtp n|)…(6) Nはチャージポンプ回路の段数で第2の実施例のチャー
ジポンプ回路は4段構成である。
ジポンプ回路は4段構成である。
【0064】また、VfはクロックFA,FBの振幅で
あり、Cnは昇圧用容量(C1〜C4)の容量値でCn
sは接続点(A1〜A4)の寄生容量値でVtpnはP
型MOSFET(MP1〜MP4)のしきい値電圧値で
ある。
あり、Cnは昇圧用容量(C1〜C4)の容量値でCn
sは接続点(A1〜A4)の寄生容量値でVtpnはP
型MOSFET(MP1〜MP4)のしきい値電圧値で
ある。
【0065】この実施例においてもP型MOSFET
(MP3およびMP4)のそれぞれの基板電位を接地電
位としているのでバックバイアス効果によるしきい値電
圧の上昇が防止され、チャージポンプ回路の各段の電荷
伝達効率の低下を防止でき、またP型MOSFET M
P3およびMP4のソース・ドレイン拡散層に印加され
る実効的な電圧も低く抑えられる。
(MP3およびMP4)のそれぞれの基板電位を接地電
位としているのでバックバイアス効果によるしきい値電
圧の上昇が防止され、チャージポンプ回路の各段の電荷
伝達効率の低下を防止でき、またP型MOSFET M
P3およびMP4のソース・ドレイン拡散層に印加され
る実効的な電圧も低く抑えられる。
【0066】図5は図4に示した第2の実施例のチャー
ジポンプ回路をP型半導体基板上に形成した場合の一例
を示す断面図であり、P型MOSFET(MP2〜MP
4)の部分について示してある。
ジポンプ回路をP型半導体基板上に形成した場合の一例
を示す断面図であり、P型MOSFET(MP2〜MP
4)の部分について示してある。
【0067】この第2の実施例のチャージポンプ回路
は、P型半導体基板361上にN型ウェル351と35
2を分離して設け、それぞれN型拡散層321および3
22により電源電圧Vccおよび接地電位をそれぞれに
印加する構成である。
は、P型半導体基板361上にN型ウェル351と35
2を分離して設け、それぞれN型拡散層321および3
22により電源電圧Vccおよび接地電位をそれぞれに
印加する構成である。
【0068】また、P型MOSFET(MP2)はN型
ウェル351い形成されたP型拡散層311および31
2ならびにゲート電極331により構成され、P型MO
SFET(MP3およびMP4)はそれぞれN型ウェル
352上に形成されたP型拡散層313,314および
315ならびにゲート電極332および333のそれぞ
れにより構成される。さらに、各拡散層はフィールド酸
化膜341,342,343および344のそれぞれに
より分離される。
ウェル351い形成されたP型拡散層311および31
2ならびにゲート電極331により構成され、P型MO
SFET(MP3およびMP4)はそれぞれN型ウェル
352上に形成されたP型拡散層313,314および
315ならびにゲート電極332および333のそれぞ
れにより構成される。さらに、各拡散層はフィールド酸
化膜341,342,343および344のそれぞれに
より分離される。
【0069】このように、P型半導体基板上ではP型M
OSFET(MP3およびNP4)ならびにP型MOS
FET(MP0〜MP2)のそれぞれを異なるN型ウェ
ル上に形成し、それぞれをN型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
OSFET(MP3およびNP4)ならびにP型MOS
FET(MP0〜MP2)のそれぞれを異なるN型ウェ
ル上に形成し、それぞれをN型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
【0070】図6は図4に示した第2の実施例のチャー
ジポンプ回路N型半導体基板上に形成した場合の一例を
示す断面図であり、P型MOSFET(MP2〜MP
4)お部分について示してある。
ジポンプ回路N型半導体基板上に形成した場合の一例を
示す断面図であり、P型MOSFET(MP2〜MP
4)お部分について示してある。
【0071】この第2の実施例のチャージポンプ回路
は、N型半導体基板471上にN型ウェル451と、こ
のN型ウェル451を内包するようにP型ウェル461
を形成し、N型ウェル451とP型ウェル461はそれ
ぞれN型拡散層421およびP型拡散層416により接
地電位を印加する構成である。
は、N型半導体基板471上にN型ウェル451と、こ
のN型ウェル451を内包するようにP型ウェル461
を形成し、N型ウェル451とP型ウェル461はそれ
ぞれN型拡散層421およびP型拡散層416により接
地電位を印加する構成である。
【0072】また、P型MOSFET(MP2)はN型
半導体基板417上に形成されたP型拡散層411およ
び412ならびにゲート電極431のそれぞれにより構
成され、P型MOSFET MP3およびMP4のそれ
ぞれはN型ウェル451上に形成されたP型拡散層41
3,414および415ならびにゲート電極432およ
び433のそれぞれにより構成される。さらに、各拡散
層はウィールド酸化膜441,442,443および4
44により分離される構成である。
半導体基板417上に形成されたP型拡散層411およ
び412ならびにゲート電極431のそれぞれにより構
成され、P型MOSFET MP3およびMP4のそれ
ぞれはN型ウェル451上に形成されたP型拡散層41
3,414および415ならびにゲート電極432およ
び433のそれぞれにより構成される。さらに、各拡散
層はウィールド酸化膜441,442,443および4
44により分離される構成である。
【0073】このように、N型半導体基板上ではP型M
OSFET MP3およびMP4のそれぞれをP型ウェ
ル461に内包されたN型ウェル451上に形成し、P
型ウェル461とN型ウェル451に接地電位を印加す
ることで基板バイアスに接地電位を印加することが可能
となる。
OSFET MP3およびMP4のそれぞれをP型ウェ
ル461に内包されたN型ウェル451上に形成し、P
型ウェル461とN型ウェル451に接地電位を印加す
ることで基板バイアスに接地電位を印加することが可能
となる。
【0074】次に、本発明の第3の実施例のチャージポ
ンプ回路の回路図である図7を参照すると、この第3の
実施例のチャージポンプ回路は、第1の実施例のチャー
ジポンプ回路と同様に電源電圧Vccよりも高電圧を発
生する昇圧回路であり、この実施例で使用しているクロ
ックFAおよびFBのそれぞれに図12に示した電圧波
形図と同様のクロックを用いている。
ンプ回路の回路図である図7を参照すると、この第3の
実施例のチャージポンプ回路は、第1の実施例のチャー
ジポンプ回路と同様に電源電圧Vccよりも高電圧を発
生する昇圧回路であり、この実施例で使用しているクロ
ックFAおよびFBのそれぞれに図12に示した電圧波
形図と同様のクロックを用いている。
【0075】この実施例のチャージポンプ回路は、出力
Vpcpの電圧レベルを検出するレベル検出回路LD1
とP型MOSFET(MP11)とN型MOSFETM
N51から構成されるインバータ回路INV1とを設け
る以外は第1の実施例のチャージポンプ回路の構成要素
N型MOSFET(MN0〜MN4)および容量素子
(C1〜C4)と同じ構成要素を有し、このインバータ
回路INV1の出力N型MOSFET(MN3およびM
N4)のそれぞれの基板バイアスに接続する構成であ
る。
Vpcpの電圧レベルを検出するレベル検出回路LD1
とP型MOSFET(MP11)とN型MOSFETM
N51から構成されるインバータ回路INV1とを設け
る以外は第1の実施例のチャージポンプ回路の構成要素
N型MOSFET(MN0〜MN4)および容量素子
(C1〜C4)と同じ構成要素を有し、このインバータ
回路INV1の出力N型MOSFET(MN3およびM
N4)のそれぞれの基板バイアスに接続する構成であ
る。
【0076】この第3の実施例のチャージポンプ回路の
レベル検出回路LD1について説明する。
レベル検出回路LD1について説明する。
【0077】図8(a)はレベル検出回路の回路図であ
り図8(b)はその特性図である。
り図8(b)はその特性図である。
【0078】このレベル検出回路LD1は、P型MOS
FET(MPL1)とN型MOSFET(MNL1)を
直列接続しP型MOSFET(MPL2)とN型MOS
FET(MNL2)を直列接続しP型MOSFET(M
PL1)のゲートとP型MOSFET(MPL2)のゲ
ートおよびドレインのそれぞれを接続し、カレントミラ
ー回路を構成する。また、N型MOSFET(MNL
1)のゲートにはチャージポンル回路の出力Vpcpを
接続し、N型MOSFET(MNL2)のゲートには電
源電圧Vccを接続して構成される。
FET(MPL1)とN型MOSFET(MNL1)を
直列接続しP型MOSFET(MPL2)とN型MOS
FET(MNL2)を直列接続しP型MOSFET(M
PL1)のゲートとP型MOSFET(MPL2)のゲ
ートおよびドレインのそれぞれを接続し、カレントミラ
ー回路を構成する。また、N型MOSFET(MNL
1)のゲートにはチャージポンル回路の出力Vpcpを
接続し、N型MOSFET(MNL2)のゲートには電
源電圧Vccを接続して構成される。
【0079】このレベル検出回路LD1の回路動作は、
N型MOSFET(MNL2)のゲートには電源電圧V
ccが印加されているので、直列接続されたP型MOS
FET(MPL2)とN型MOSFET(MNL2)に
は一定の電流が流れ、P型MOSFET(MPL2)と
カレントミラーを構成するP型MOSFETF(MPL
1)にも図8(b)の実線Ipで示すような電流が流れ
る。
N型MOSFET(MNL2)のゲートには電源電圧V
ccが印加されているので、直列接続されたP型MOS
FET(MPL2)とN型MOSFET(MNL2)に
は一定の電流が流れ、P型MOSFET(MPL2)と
カレントミラーを構成するP型MOSFETF(MPL
1)にも図8(b)の実線Ipで示すような電流が流れ
る。
【0080】一方、N型MOSFET(MNL1)には
チャージポンプ回路の出力Vpcpの電圧に応じた電流
が流れ、チャージポンプ回路の出力Vpcpの電位が低
い場合は図8(b)の実線In1で示すような電流が流
れ、この場合は実線Ipと実線In1の交点P1である
ハイレベルVp1が出力OLD1に出力され、昇圧回路
の出力Vpcpの電位が高い場合は図8(b)の実線I
n2で示すような電流が流れ、この場合の実線IpとI
n2の交点P2でロウレベルVp2が出力OLD1に出
力される。なお、この回路において、例えば、カレント
ミラーを構成するP型MOSFET(MPL1およびM
PL2)のそれぞれのゲート長やゲート幅を調整するこ
とで判定レベルを調整することが可能である。
チャージポンプ回路の出力Vpcpの電圧に応じた電流
が流れ、チャージポンプ回路の出力Vpcpの電位が低
い場合は図8(b)の実線In1で示すような電流が流
れ、この場合は実線Ipと実線In1の交点P1である
ハイレベルVp1が出力OLD1に出力され、昇圧回路
の出力Vpcpの電位が高い場合は図8(b)の実線I
n2で示すような電流が流れ、この場合の実線IpとI
n2の交点P2でロウレベルVp2が出力OLD1に出
力される。なお、この回路において、例えば、カレント
ミラーを構成するP型MOSFET(MPL1およびM
PL2)のそれぞれのゲート長やゲート幅を調整するこ
とで判定レベルを調整することが可能である。
【0081】このレベル検出回路LD1を設けること
で、図7に示す第3の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Vpcpが低電圧の期間はレ
ベル検出回路LD1の出力OLD1がハイレベルを出力
し、インバータ回路INV1の出力はロウレベルとなり
N型MOSFET(MN3およびMN4)のそれぞれの
基板バイアスは接地電位となるのでN型MOSFET
(MN3、MN4)のソース・ドレイン拡散層が順方向
バイアスされることは無い。
で、図7に示す第3の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Vpcpが低電圧の期間はレ
ベル検出回路LD1の出力OLD1がハイレベルを出力
し、インバータ回路INV1の出力はロウレベルとなり
N型MOSFET(MN3およびMN4)のそれぞれの
基板バイアスは接地電位となるのでN型MOSFET
(MN3、MN4)のソース・ドレイン拡散層が順方向
バイアスされることは無い。
【0082】その後、出力Vpcpの電位が上昇すると
レベル検出回路LD1の出力OLD1はロウレベルにな
りインバータ回路INV1の出力はハイレベルとなりN
型MOSFET(MN3,MN4)の基板バイアスは電
源電圧Vccとなるので、バックバイアス効果によるN
型MOSFET(MN3,MN4)のしきい値電圧の上
昇を緩和し、昇圧回路の能力低下を防止することができ
る。
レベル検出回路LD1の出力OLD1はロウレベルにな
りインバータ回路INV1の出力はハイレベルとなりN
型MOSFET(MN3,MN4)の基板バイアスは電
源電圧Vccとなるので、バックバイアス効果によるN
型MOSFET(MN3,MN4)のしきい値電圧の上
昇を緩和し、昇圧回路の能力低下を防止することができ
る。
【0083】図9は本発明の第4の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【0084】この実施例のチャージポンプ回路図は図4
に示した第2の実施例のチャージポンプ回路と同様に負
電圧を発生する昇圧回路であり、この実施例で使用して
いるクロックFAおよびFBのそれぞれ図12に示した
電圧波形図と同様のクロックを用いている。
に示した第2の実施例のチャージポンプ回路と同様に負
電圧を発生する昇圧回路であり、この実施例で使用して
いるクロックFAおよびFBのそれぞれ図12に示した
電圧波形図と同様のクロックを用いている。
【0085】この実施例のチャージポンプ回路は、出力
Vpcpの電圧レベルを検出するレベル検出回路LD2
とP型MOSFET(MP52)とN型MOSFETM
N21から構成されるインバータ回路INV2を設ける
以外は第2の実施例のチャージポンプ回路の構成要素P
型MOSFET(MP0〜MP4)および容量素子(C
1〜C4)と同じ構成要素を有し、このインバータ回路
INV2の出力N型MOSFET MN3およびMN4
のそれぞれの基板バイアスに接続する構成である。
Vpcpの電圧レベルを検出するレベル検出回路LD2
とP型MOSFET(MP52)とN型MOSFETM
N21から構成されるインバータ回路INV2を設ける
以外は第2の実施例のチャージポンプ回路の構成要素P
型MOSFET(MP0〜MP4)および容量素子(C
1〜C4)と同じ構成要素を有し、このインバータ回路
INV2の出力N型MOSFET MN3およびMN4
のそれぞれの基板バイアスに接続する構成である。
【0086】この第4の実施例のチャージポンプ回路の
レベル検出回路LD2について説明する。
レベル検出回路LD2について説明する。
【0087】図10(a)はレベル検出回路の回路図で
あり図10(b)はその特性図である。
あり図10(b)はその特性図である。
【0088】このレベル検出回路LD2はP型MOSF
ET(MPL1)とN型MOSFET(MNL1)を直
列接続しP型MOSFET(MPL2)とN型MOSF
ET(MNL2)を直列接続しN型MOSFET(MN
L1)のゲートとP型MOSFET(MNL2)のゲー
トおよびドレインのそれぞれを接続し、カレントミラー
回路を構成する。また、P型MOSFET(MPL1)
のゲートにはチャージポンル回路の出力Vpcpを接続
し、P型MOSFET(MPL2)のゲートには電源電
圧Vccを接続して構成される。
ET(MPL1)とN型MOSFET(MNL1)を直
列接続しP型MOSFET(MPL2)とN型MOSF
ET(MNL2)を直列接続しN型MOSFET(MN
L1)のゲートとP型MOSFET(MNL2)のゲー
トおよびドレインのそれぞれを接続し、カレントミラー
回路を構成する。また、P型MOSFET(MPL1)
のゲートにはチャージポンル回路の出力Vpcpを接続
し、P型MOSFET(MPL2)のゲートには電源電
圧Vccを接続して構成される。
【0089】このレベル検出回路LD2の回路動作は、
P型MOSFET(MPL2)のゲートには電源電圧が
印加されているので、直列接続されたP型MOSFET
(MPL2)とN型MOSFET(MNL2)には一定
の電流が流れ、N型MOSFET(MNL2)とカレン
トミラーを構成するN型MOSFETF(MNL1)に
も図10(b)の実線Inで示すような電流が流れる。
P型MOSFET(MPL2)のゲートには電源電圧が
印加されているので、直列接続されたP型MOSFET
(MPL2)とN型MOSFET(MNL2)には一定
の電流が流れ、N型MOSFET(MNL2)とカレン
トミラーを構成するN型MOSFETF(MNL1)に
も図10(b)の実線Inで示すような電流が流れる。
【0090】一方、P型MOSFET(MPL1)には
昇圧回路の出力Vncpの電圧に応じた電流が流れ、昇
圧回路の出力Vncpの電位が十分に低電圧になってい
ない場合は図10(b)の実線Ip1で示すような電流
が流れ、この場合は実線InとIp1の交点P3である
ロウレベルVp3が出力OLD2に出力され、昇圧回路
の出力Vncpの電位がある程度低電圧(例えば負電
圧:−5V)になった場合は図10(b)の実線Ip2
で示すような電流が流れ、この場合は実線InとIp2
の交点P4であるハイレベルが出力OLD2に出力され
る。なお、この回路において例えばカレントミラーを構
成するN型MOSFET MNL1およびMNL2のそ
れぞれのゲート長やゲート幅を調整することで判定レベ
ルを調整することが可能である。
昇圧回路の出力Vncpの電圧に応じた電流が流れ、昇
圧回路の出力Vncpの電位が十分に低電圧になってい
ない場合は図10(b)の実線Ip1で示すような電流
が流れ、この場合は実線InとIp1の交点P3である
ロウレベルVp3が出力OLD2に出力され、昇圧回路
の出力Vncpの電位がある程度低電圧(例えば負電
圧:−5V)になった場合は図10(b)の実線Ip2
で示すような電流が流れ、この場合は実線InとIp2
の交点P4であるハイレベルが出力OLD2に出力され
る。なお、この回路において例えばカレントミラーを構
成するN型MOSFET MNL1およびMNL2のそ
れぞれのゲート長やゲート幅を調整することで判定レベ
ルを調整することが可能である。
【0091】このレベル検出回路LD2を設けること
で、図9に示す第4の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Vpcpが低電圧の期間はレ
ベル検出回路LD2の出力OLD2がハイレベルを出力
し、インバータ回路INV1の出力はロウレベルとなり
P型MOSFET MP3およびMP4のそれぞれの基
板バイアスは電源電圧VccとなるのでP型MOSFE
T(MP3、MP4)のソース・ドレイン拡散層が順方
向バイアスされることは無い。
で、図9に示す第4の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Vpcpが低電圧の期間はレ
ベル検出回路LD2の出力OLD2がハイレベルを出力
し、インバータ回路INV1の出力はロウレベルとなり
P型MOSFET MP3およびMP4のそれぞれの基
板バイアスは電源電圧VccとなるのでP型MOSFE
T(MP3、MP4)のソース・ドレイン拡散層が順方
向バイアスされることは無い。
【0092】その後、出力Vpcpの電位がある程度低
電圧(例えば負電圧:−5V)になるとレベル検出回路
LD2の出力OLD2はハイレベルになりインバータ回
路INV2の出力はロウレベルとなりP型MOSFET
(MP3とMP4)の基板バイアスは接地電位となるの
で、バックバィアス効果によるP型MOSFET(MP
3,MP4)のしきい値電圧の上昇を緩和し、昇圧回路
の能力低下を防止することができる。
電圧(例えば負電圧:−5V)になるとレベル検出回路
LD2の出力OLD2はハイレベルになりインバータ回
路INV2の出力はロウレベルとなりP型MOSFET
(MP3とMP4)の基板バイアスは接地電位となるの
で、バックバィアス効果によるP型MOSFET(MP
3,MP4)のしきい値電圧の上昇を緩和し、昇圧回路
の能力低下を防止することができる。
【0093】
【発明の効果】以上説明したように、本発明はダイオー
ド接続されたトランジスタを複数接続して構成されるチ
ャージポンプ回路において、トランジスタの基板バイア
スを調整することによりバックバイアス効果によりトラ
ンジスタのしきい値電圧上昇を緩和し、昇圧回路の昇圧
能力低下を防止する効果がある。
ド接続されたトランジスタを複数接続して構成されるチ
ャージポンプ回路において、トランジスタの基板バイア
スを調整することによりバックバイアス効果によりトラ
ンジスタのしきい値電圧上昇を緩和し、昇圧回路の昇圧
能力低下を防止する効果がある。
【0094】さらに、基板バイアスを調整することで昇
圧回路を構成するトランジスタのソース・ドレイン拡散
層と基板間の電位差は図11に示す従来のチャージポン
プ回路では12.5Vが印加されるのに対し、本発明の
チャージポンプ回路では6.8Vと非常に小さくできる
ため、昇圧回路を構成するトランジスタを形成するため
に特殊な製造工程が不要になる効果もある。
圧回路を構成するトランジスタのソース・ドレイン拡散
層と基板間の電位差は図11に示す従来のチャージポン
プ回路では12.5Vが印加されるのに対し、本発明の
チャージポンプ回路では6.8Vと非常に小さくできる
ため、昇圧回路を構成するトランジスタを形成するため
に特殊な製造工程が不要になる効果もある。
【図1】本発明の第1の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図2】図1に示すチャージポンプ回路をP型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図3】図1に示すチャージポンプ回路をN型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図4】本発明の第2の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図5】図4に示すチャージポンプ回路をP型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図6】図4に示すチャージポンプ回路をN型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図7】本発明の第3の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図8】図7に示すチャージポンプ回路のレベル検出回
路を示す図で、(a)はその詳細な回路図であり、
(b)は、その特性図である。
路を示す図で、(a)はその詳細な回路図であり、
(b)は、その特性図である。
【図9】本発明の第4の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図10】図9に示すチャージポンプ回路のレベル検出
回路を示す図で、(a)はその詳細な回路図であり、
(b)は、その特性図である。
回路を示す図で、(a)はその詳細な回路図であり、
(b)は、その特性図である。
【図11】第1の従来のチャージポンプ回路の回路図で
ある。
ある。
【図12】図11に示す第1の従来のチャージポンプ回
路で使用するクロックの電圧波形図である。
路で使用するクロックの電圧波形図である。
【図13】N型MOSFETのシンボルを表わす図で
(a)はそのシンボル図で、(b)はそのバックバイア
ス特性図である。
(a)はそのシンボル図で、(b)はそのバックバイア
ス特性図である。
【図14】第2の従来のチャージポンプ回路の回路図で
ある。
ある。
【図15】図14に示す第2の従来のチャージポンプ回
路で使用するクロックの電圧波形図である。
路で使用するクロックの電圧波形図である。
MN0〜MN5,MNL1,MNL2,MN11〜MN
41 N型MOSFET MP0〜MP5,MPL1,MPL2 P型MOSF
ET C1〜C4,C11〜C34 容量素子 LD1,LD2 レベル検出回路 INV1,INV2 インバータ回路
41 N型MOSFET MP0〜MP5,MPL1,MPL2 P型MOSF
ET C1〜C4,C11〜C34 容量素子 LD1,LD2 レベル検出回路 INV1,INV2 インバータ回路
Claims (6)
- 【請求項1】 トランジスタのゲートと電流路の一端と
を接続して入力端とし前記電流路の他端を出力端とする
入力ダイオード素子と、トランジスタのゲートと電流路
の一端とを接続して入力端として前記トランジスタの電
流路の他端を出力端とするダイオード素子とこのダイオ
ード素子の前記入力端に一端を接続した容量素子とから
成る昇圧単位回路の複数とを備え、前記入力ダイオード
素子の入力端に第1の電源を接続し、前記入力ダイオー
ド素子を前記昇圧単位回路に接続し、さらに、前記ダイ
オード素子の極性が同一となるように前記昇圧単位回路
の複数を接続し、隣接する前記昇圧単位回路の前記容量
素子の他端に互いに逆相のクロック信号を入力し、前記
複数接続された昇圧単位回路の一端の入力端に第1の電
位を受けて前記クロック信号により前記昇圧単位回路の
前段に蓄積された電荷を前記昇圧回路の後段に転送しつ
つ順次昇圧し、前記複数接続された昇圧単位回路の他端
の出力端に第2の電位を出力し、前記複数の昇圧単位回
路の最終段の出力端から出力電圧を出力するチャージポ
ンプ回路において、 前記複数の昇圧単位回路の前記ダイオード入力素子から
m番目(mは正の整数)および(m+1)番目の昇圧単
位回路の構成する前記トランジスタの基板電位のそれぞ
れを第1の基板電位とし、前記複数の昇圧単位回路の前
記ダイオード入力素子から(m+2)番目以上の前記昇
圧単位回路を構成する前記トランジスタの基板電位を前
記第1の基板電位とは異る電位の第2の基板電位とする
ことを特徴とするチャージポンプ回路。 - 【請求項2】 前記トランジスタはN型MOSFETで
あり、前記第1の基板電位は前記第2の基板電位よりも
高い電位であることを特徴とする請求項1記載のチャー
ジポンプ回路。 - 【請求項3】 前記第1の電源は、接地電位よりも高い
電位を有する電源であることを特徴とする請求項2記載
のチャージポンプ回路。 - 【請求項4】 前記トランジスタはP型MOSFETで
あり、前記第1の基板電位は前記第2の基板電位よりも
低い電位であることを特徴とする請求項1記載のチャー
ジポンプ回路。 - 【請求項5】 前記第1の電源は接地電位以下の電位を
有する電源であることを特徴とする請求項1記載のチャ
ージポンプ回路。 - 【請求項6】 前記出力電圧の電圧レベルを検出するレ
ベル検出回路を備え、このレベル検出回路の出力で前記
第2の基板電位を制御することを特徴とする請求項1、
2、3、4または5記載のチャージポンプ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23654594A JP2718375B2 (ja) | 1994-09-30 | 1994-09-30 | チャージポンプ回路 |
US08/884,333 US5821805A (en) | 1994-09-30 | 1997-06-27 | Charge pump circuit having different threshold biases of the transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23654594A JP2718375B2 (ja) | 1994-09-30 | 1994-09-30 | チャージポンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08103070A JPH08103070A (ja) | 1996-04-16 |
JP2718375B2 true JP2718375B2 (ja) | 1998-02-25 |
Family
ID=17002258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23654594A Expired - Fee Related JP2718375B2 (ja) | 1994-09-30 | 1994-09-30 | チャージポンプ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5821805A (ja) |
JP (1) | JP2718375B2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1290167B1 (it) * | 1996-12-23 | 1998-10-19 | Consorzio Eagle | Pompa di carica in cmos ad alta corrente, in particolare per memorie flash eeprom |
US6130574A (en) * | 1997-01-24 | 2000-10-10 | Siemens Aktiengesellschaft | Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump |
JP2964971B2 (ja) * | 1997-01-24 | 1999-10-18 | 日本電気株式会社 | プルアップ回路及びプルダウン回路 |
JP3904282B2 (ja) * | 1997-03-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
US6300819B1 (en) | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
US6232827B1 (en) | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
JPH1145978A (ja) * | 1997-07-28 | 1999-02-16 | Toshiba Microelectron Corp | 半導体記憶装置及び電圧発生回路 |
US6064251A (en) * | 1997-08-27 | 2000-05-16 | Integrated Silicon Solution, Inc. | System and method for a low voltage charge pump with large output voltage range |
US5986473A (en) * | 1997-12-30 | 1999-11-16 | Intel Corporation | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects |
KR100278608B1 (ko) * | 1998-01-16 | 2001-02-01 | 윤종용 | 문턱전압 보상회로 |
JP3385960B2 (ja) | 1998-03-16 | 2003-03-10 | 日本電気株式会社 | 負電圧チャージポンプ回路 |
JP3223504B2 (ja) * | 1998-03-31 | 2001-10-29 | 日本電気株式会社 | 昇圧回路 |
US5978283A (en) * | 1998-07-02 | 1999-11-02 | Aplus Flash Technology, Inc. | Charge pump circuits |
US6373324B2 (en) | 1998-08-21 | 2002-04-16 | Intel Corporation | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes |
US6160440A (en) * | 1998-09-25 | 2000-12-12 | Intel Corporation | Scaleable charge pump for use with a low voltage power supply |
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