JP2565162B2 - バイポ−ラトランジスタおよびその製造方法 - Google Patents
バイポ−ラトランジスタおよびその製造方法Info
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- JP2565162B2 JP2565162B2 JP62124664A JP12466487A JP2565162B2 JP 2565162 B2 JP2565162 B2 JP 2565162B2 JP 62124664 A JP62124664 A JP 62124664A JP 12466487 A JP12466487 A JP 12466487A JP 2565162 B2 JP2565162 B2 JP 2565162B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベース領域の中にエミッタ領域がセルフア
ラインにより形成されているバイポーラトランジスタお
よびその製造方法に関し、特に寄生抵抗、寄生容量を低
減し、かつベース幅を狭くすることにより動作の高速化
を可能とするバイポーラトランジスタおよびその製造方
法に関する。
ラインにより形成されているバイポーラトランジスタお
よびその製造方法に関し、特に寄生抵抗、寄生容量を低
減し、かつベース幅を狭くすることにより動作の高速化
を可能とするバイポーラトランジスタおよびその製造方
法に関する。
本発明は、ベース取出し電極層が低抵抗半導体層で形
成され、ベース領域および該ベース領域内部のエミッタ
領域がそれぞれセルフアラインにより形成されてなるバ
イポーラトランジスタにおいて、上記ベース領域を単結
晶半導体層で形成し、それと同時に上記ベース取出し電
極層と該ベース領域の接続手段を上記単結晶半導体層と
ほぼ同じ膜厚の多結晶半導体層で形成し、上記多結晶半
導体層には上記ベース取出し電極層から不純物を拡散さ
せて高濃度領域とすることにより、寄生抵抗および寄生
容量を低減するとともに、ベース幅を狭くして、バイポ
ーラトランジスタの動作速度を高めることを可能とする
ものである。
成され、ベース領域および該ベース領域内部のエミッタ
領域がそれぞれセルフアラインにより形成されてなるバ
イポーラトランジスタにおいて、上記ベース領域を単結
晶半導体層で形成し、それと同時に上記ベース取出し電
極層と該ベース領域の接続手段を上記単結晶半導体層と
ほぼ同じ膜厚の多結晶半導体層で形成し、上記多結晶半
導体層には上記ベース取出し電極層から不純物を拡散さ
せて高濃度領域とすることにより、寄生抵抗および寄生
容量を低減するとともに、ベース幅を狭くして、バイポ
ーラトランジスタの動作速度を高めることを可能とする
ものである。
バイポーラトランジスタの動作速度を向上させるため
には、寄生抵抗および寄生容量の低減、ならびにベース
幅を狭くすることが不可欠である。このような要請にあ
る程度応えたバイポーラトランジスタの一例として、第
４図に示すような、いわゆるグラフトベース型のバイポ
ーラトランジスタが知られている。
には、寄生抵抗および寄生容量の低減、ならびにベース
幅を狭くすることが不可欠である。このような要請にあ
る程度応えたバイポーラトランジスタの一例として、第
４図に示すような、いわゆるグラフトベース型のバイポ
ーラトランジスタが知られている。
この第４図において、たとえばｐ型の半導体基板（10
1）内に形成されたn+型埋込み層（102）の上に、エピタ
キシャル成長等によりｎ型エピタキシャル層が設けら
れ、このｎ型エピタキシャル層は酸化シリコン等の素子
分離領域（103）より島状領域（104），（105）に分離
されている。この島状領域（104）のｎ型半導体層の表
面に臨んで、p+型のベース領域（106）が形成され、こ
のベース領域（106）内にn+型のエミッタ領域（107）が
形成されている。このベース領域（106）は、中央部に
あって本来のベースの機能を果たすベース活性領域（10
6i）と、ベース取出し用の高濃度に不純物を含有するグ
ラフトベース領域（106g）から成っている。上記グラフ
トベース領域（160g）は、p+型多結晶シリコン層からな
るベース取出し電極層（108）からのｐ型不純物の拡散
により形成され、またベース活性領域（106i）は、上記
ベース取出し電極層（108）をマスクとしてｐ型不純物
を注入することにより形成される。また、エミッタ領域
（107）は、上記ベース取出し電極層（108）の少なくと
も側壁に形成された絶縁層（109）をマスクとし、この
絶縁層（９）上に形成されたエミッタ取出し用のn+型多
結晶シリコン層（110）からの不純物の拡散により形成
される。上記絶縁層（109）にはベース取出し電極層（1
08）の上部において開口部（111）が設けられ、ここに
アルミニウム等の金属が被着されてベース電極（112）
となっている。n+型多結晶シリコン層（110）には同様
に金属が被着され、エミッタ電極（113）が形成されて
いる。さらに、上記絶縁層（109）には島状領域（105）
の直上にも開口部（114）が設けられ、ここに同様に金
属が被着されてコレクタ電極（115）となっている。
1）内に形成されたn+型埋込み層（102）の上に、エピタ
キシャル成長等によりｎ型エピタキシャル層が設けら
れ、このｎ型エピタキシャル層は酸化シリコン等の素子
分離領域（103）より島状領域（104），（105）に分離
されている。この島状領域（104）のｎ型半導体層の表
面に臨んで、p+型のベース領域（106）が形成され、こ
のベース領域（106）内にn+型のエミッタ領域（107）が
形成されている。このベース領域（106）は、中央部に
あって本来のベースの機能を果たすベース活性領域（10
6i）と、ベース取出し用の高濃度に不純物を含有するグ
ラフトベース領域（106g）から成っている。上記グラフ
トベース領域（160g）は、p+型多結晶シリコン層からな
るベース取出し電極層（108）からのｐ型不純物の拡散
により形成され、またベース活性領域（106i）は、上記
ベース取出し電極層（108）をマスクとしてｐ型不純物
を注入することにより形成される。また、エミッタ領域
（107）は、上記ベース取出し電極層（108）の少なくと
も側壁に形成された絶縁層（109）をマスクとし、この
絶縁層（９）上に形成されたエミッタ取出し用のn+型多
結晶シリコン層（110）からの不純物の拡散により形成
される。上記絶縁層（109）にはベース取出し電極層（1
08）の上部において開口部（111）が設けられ、ここに
アルミニウム等の金属が被着されてベース電極（112）
となっている。n+型多結晶シリコン層（110）には同様
に金属が被着され、エミッタ電極（113）が形成されて
いる。さらに、上記絶縁層（109）には島状領域（105）
の直上にも開口部（114）が設けられ、ここに同様に金
属が被着されてコレクタ電極（115）となっている。
このような構造のいわゆるグラフトベース型のバイポ
ーラトランジスタによれば、セルフアラインによるエミ
ッタおよびベースの製造工程の簡略化、および寄生抵
抗、寄生容量の低減化を図ることができ、ベース幅の微
細化が達成される。
ーラトランジスタによれば、セルフアラインによるエミ
ッタおよびベースの製造工程の簡略化、および寄生抵
抗、寄生容量の低減化を図ることができ、ベース幅の微
細化が達成される。
ところで、バイポーラトランジスタをより高速化、高
集積化し、かつ消費電力を低減させるためには、さらに
縦方向（基板の厚み方向）の縮小が望まれており、特
に、ベース幅をより狭くすることが求められている。し
かし、ベース幅を狭くすると、コレクタに印加される電
圧が高くなるにつれてエミッタの空乏層とコレクタの空
乏層が広がって遂には接し、ベース幅がゼロとなってエ
ミッタとコレクタの短絡状態を招く、いわゆるパンチス
ルー現象が現れやすくなる。このパンチスルー現象を防
ぐためには、上述のベース活性領域（106i）のｐ型不純
物の濃度を高くすることが有効であるが、ベース幅を狭
く保つことと不純物濃度を高めることとは、相反する要
請である。この不純物の導入は、通常イオン注入により
行われている。しかし、イオン注入を行うとイオンの濃
度は距離に関して一定の分布幅を持つので、イオンの濃
度を高めようとすると必然的にイオンの分布領域が拡大
し、結果的にベース幅が広がるのである。
集積化し、かつ消費電力を低減させるためには、さらに
縦方向（基板の厚み方向）の縮小が望まれており、特
に、ベース幅をより狭くすることが求められている。し
かし、ベース幅を狭くすると、コレクタに印加される電
圧が高くなるにつれてエミッタの空乏層とコレクタの空
乏層が広がって遂には接し、ベース幅がゼロとなってエ
ミッタとコレクタの短絡状態を招く、いわゆるパンチス
ルー現象が現れやすくなる。このパンチスルー現象を防
ぐためには、上述のベース活性領域（106i）のｐ型不純
物の濃度を高くすることが有効であるが、ベース幅を狭
く保つことと不純物濃度を高めることとは、相反する要
請である。この不純物の導入は、通常イオン注入により
行われている。しかし、イオン注入を行うとイオンの濃
度は距離に関して一定の分布幅を持つので、イオンの濃
度を高めようとすると必然的にイオンの分布領域が拡大
し、結果的にベース幅が広がるのである。
そこで、本発明は、ベース幅を狭く保ちつつ、ベース
に導入される不純物の濃度を高くすることにより、高速
動作が可能なバイポーラトランジスタおよびその製造方
法を提供することを目的とする。
に導入される不純物の濃度を高くすることにより、高速
動作が可能なバイポーラトランジスタおよびその製造方
法を提供することを目的とする。
すなわち、本発明にかかるバイポーラトランジスタ
は、低抵抗半導体層からなるベース取出し電極層と、該
ベース取出し電極層のパターン・エッジで規定されるベ
ース窓の底部に自己整合的に形成されるベース領域と、
該ベース取出し電極層と該ベース領域とを接続するベー
ス接続領域と、該ベース窓の側壁面に沿って形成される
サイドウォール絶縁膜と、該サイドウォール絶縁膜によ
り規定されるエミッタ窓を被覆する低抵抗半導体層から
なるエミッタ取出し電極層と、該エミッタ窓の底部にお
いて該エミッタ取出し電極層から該ベース領域内へ不純
物を固相拡散させることにより自己整合的に形成される
エミッタ領域とを有し、上記ベース領域と上記ベース接
続領域とが、上記ベース窓の内壁面に沿うほぼ一様な膜
厚の半導体層からなるものである。このとき、上記半導
体層は、ベース領域となる単結晶領域と、上記ベース取
出し電極から固相拡散される不純物を高濃度に含有し上
記ベース接続領域となる他結晶領域とを隣接して有する
ものとすることが好適である。
は、低抵抗半導体層からなるベース取出し電極層と、該
ベース取出し電極層のパターン・エッジで規定されるベ
ース窓の底部に自己整合的に形成されるベース領域と、
該ベース取出し電極層と該ベース領域とを接続するベー
ス接続領域と、該ベース窓の側壁面に沿って形成される
サイドウォール絶縁膜と、該サイドウォール絶縁膜によ
り規定されるエミッタ窓を被覆する低抵抗半導体層から
なるエミッタ取出し電極層と、該エミッタ窓の底部にお
いて該エミッタ取出し電極層から該ベース領域内へ不純
物を固相拡散させることにより自己整合的に形成される
エミッタ領域とを有し、上記ベース領域と上記ベース接
続領域とが、上記ベース窓の内壁面に沿うほぼ一様な膜
厚の半導体層からなるものである。このとき、上記半導
体層は、ベース領域となる単結晶領域と、上記ベース取
出し電極から固相拡散される不純物を高濃度に含有し上
記ベース接続領域となる他結晶領域とを隣接して有する
ものとすることが好適である。
また、本発明にかかるバイポーラトランジスタの製造
方法は、低抵抗半導体層をパターニングしてベース取出
し電極層を形成する工程と、上記ベース取出し電極層の
パターン・エッジで規定されるベース窓の底部にベース
領域を自己整合的に形成する工程と、上記ベース窓の側
壁面に沿ってサイドウォール絶縁膜を形成する工程と、
上記サイドウォール絶縁膜により規定されるエミッタ窓
を被覆するごとく低抵抗半導体層を被着させてエミッタ
取出し電極層を形成する工程と、上記エミッタ窓の底部
において上記エミッタ取出し電極層から上記ベース領域
内へ不純物を固相拡散させることによりエミッタ領域を
自己整合的に形成する工程とを有し、上記ベース領域、
および該ベース領域と上記ベース取出し電極層を接続す
るベース接続領域とを、上記ベース窓の内壁面に沿うほ
ぼ一様な膜厚の半導体層の一部として形成するものであ
る。ここで、上記半導体層は、上記ベース領域となる単
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを残して除去されても良い。
方法は、低抵抗半導体層をパターニングしてベース取出
し電極層を形成する工程と、上記ベース取出し電極層の
パターン・エッジで規定されるベース窓の底部にベース
領域を自己整合的に形成する工程と、上記ベース窓の側
壁面に沿ってサイドウォール絶縁膜を形成する工程と、
上記サイドウォール絶縁膜により規定されるエミッタ窓
を被覆するごとく低抵抗半導体層を被着させてエミッタ
取出し電極層を形成する工程と、上記エミッタ窓の底部
において上記エミッタ取出し電極層から上記ベース領域
内へ不純物を固相拡散させることによりエミッタ領域を
自己整合的に形成する工程とを有し、上記ベース領域、
および該ベース領域と上記ベース取出し電極層を接続す
るベース接続領域とを、上記ベース窓の内壁面に沿うほ
ぼ一様な膜厚の半導体層の一部として形成するものであ
る。ここで、上記半導体層は、上記ベース領域となる単
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを残して除去されても良い。
本発明にかかるバイポーラトランジスタにおいては、
ベース領域となる単結晶領域と、上記ベース取出し電極
層と該ベース領域とを接続するベース接続領域とがほぼ
一様な膜厚の半導体層に形成されることから、ベース幅
を極めて狭く形成することが可能となる。しかもこの単
結晶のベース領域は、イオン注入によらずに形成された
ものであるので、ベース幅が狭いながらも高濃度に不純
物を含有しており、パンチスルーの発生を効果的に防止
することができる。
ベース領域となる単結晶領域と、上記ベース取出し電極
層と該ベース領域とを接続するベース接続領域とがほぼ
一様な膜厚の半導体層に形成されることから、ベース幅
を極めて狭く形成することが可能となる。しかもこの単
結晶のベース領域は、イオン注入によらずに形成された
ものであるので、ベース幅が狭いながらも高濃度に不純
物を含有しており、パンチスルーの発生を効果的に防止
することができる。
以下、本発明の好適な実施例について説明する。
本実施例は、ベース取出し電極層が低抵抗半導体層で
形成され、ベース領域および該ベース領域内部のエミッ
タ領域がそれぞれセルフアラインにより形成されてなる
バイポーラトランジスタであって、上記ベース取出し電
極と該ベース領域とを接続するベース接続領域が該ベー
ス取出し電極から拡散された不純物を高濃度に含有する
多結晶領域で形成され、また該ベース領域が単結晶領域
で形成され、この多結晶領域と単結晶領域とが同時にほ
ぼ同じ膜厚の半導体層として形成されることにより、寄
生抵抗、寄生容量を低減し、パンチスルーを防止するこ
とを可能としたバイポーラトランジスタの例である。こ
れを、第１図を参照しながら説明する。
形成され、ベース領域および該ベース領域内部のエミッ
タ領域がそれぞれセルフアラインにより形成されてなる
バイポーラトランジスタであって、上記ベース取出し電
極と該ベース領域とを接続するベース接続領域が該ベー
ス取出し電極から拡散された不純物を高濃度に含有する
多結晶領域で形成され、また該ベース領域が単結晶領域
で形成され、この多結晶領域と単結晶領域とが同時にほ
ぼ同じ膜厚の半導体層として形成されることにより、寄
生抵抗、寄生容量を低減し、パンチスルーを防止するこ
とを可能としたバイポーラトランジスタの例である。こ
れを、第１図を参照しながら説明する。
第１図は、本発明にかかるバイポーラトランジスタの
要部を示す。この図において、たとえば（111）面を表
面とするｐ型の半導体基板（１）内に形成されたn+型埋
込み層（２）の上に、エピタキシャル成長等によりｎ型
エピタキシャル層（３）が設けられ、このｎ型エピタキ
ャル層（３）は酸化シリコン等の素子分離領域（４）に
より、素子形成領域となる幾つかの島状領域に分離され
ている。このような基板の上に、酸化シリコンあるいは
窒化シリコン等による層間絶縁膜（６）を介してp+型多
結晶シリコンからなる低抵抗半導体層であるゲート取出
し電極層（７）、および酸化シリコン等による絶縁層
（８）が順次形成され、さらにｎ型エピタキシャル層
（３）の直上においてパターニングにより開口部（９）
を設けられている。さらに、上記開口部（９）に臨ん
で、高濃度にｐ型不純物を含有する半導体層であるｐ型
シリコン層（10）が形成されている。このｐ型シリコン
層（10）は、開口部（９）の底部にある単結晶シリコン
層であってベースの形成部分となるベース領域（10b）
と、ベース取出し電極層（７）との電気的接続を図るた
めに高濃度にｐ型不純物を含有する多結晶シリコンから
なるベース接続領域（10c）から成っている。上記ベー
ス接続領域（10c）は、p+型多結晶シリコンからなるベ
ース取出し電極層（７）からのｐ型不純物の拡散により
形成され、上記開口部（９）にはさらにサイドウォール
（11）を介してn+型多結晶シリコンからなるエミッタ取
出し電極層（12）が被着形成されている。この基板にア
ニール処理を施すと、上記エミッタ取出し電極層（12）
からは、上記サイドウォール（11）をマスクとしたセル
フアラインによりｎ型不純物がベース領域（10b）の内
部へ向かって拡散し、エミッタ領域（13）が形成され
る。またこのとき、ベース接続領域（10c）からはｐ型
不純物がｎ型エピタキシャル層（３）中へ拡散し、グラ
フトベース領域（14）が形成される。さらに、上記エミ
ッタ取出し電極層（12）の上にはアルミニウム等の金属
を被覆してエミッタ電極（15）が形成されている。ま
た、ベース取出し電極層（７）の上の絶縁層（８）に設
けられた開口部（16）にはベース電極（17）が、また他
の島状領域（第２図（Ｆ）の（５）を参照）の上の層間
絶縁膜（６）および絶縁層（８）に設けられた開口部
（第２図（Ｆ）の（18）を参照）にはコレクタ電極（第
２図（Ｆ）の（19）を参照）がそれぞれ被着形成されて
いる。
要部を示す。この図において、たとえば（111）面を表
面とするｐ型の半導体基板（１）内に形成されたn+型埋
込み層（２）の上に、エピタキシャル成長等によりｎ型
エピタキシャル層（３）が設けられ、このｎ型エピタキ
ャル層（３）は酸化シリコン等の素子分離領域（４）に
より、素子形成領域となる幾つかの島状領域に分離され
ている。このような基板の上に、酸化シリコンあるいは
窒化シリコン等による層間絶縁膜（６）を介してp+型多
結晶シリコンからなる低抵抗半導体層であるゲート取出
し電極層（７）、および酸化シリコン等による絶縁層
（８）が順次形成され、さらにｎ型エピタキシャル層
（３）の直上においてパターニングにより開口部（９）
を設けられている。さらに、上記開口部（９）に臨ん
で、高濃度にｐ型不純物を含有する半導体層であるｐ型
シリコン層（10）が形成されている。このｐ型シリコン
層（10）は、開口部（９）の底部にある単結晶シリコン
層であってベースの形成部分となるベース領域（10b）
と、ベース取出し電極層（７）との電気的接続を図るた
めに高濃度にｐ型不純物を含有する多結晶シリコンから
なるベース接続領域（10c）から成っている。上記ベー
ス接続領域（10c）は、p+型多結晶シリコンからなるベ
ース取出し電極層（７）からのｐ型不純物の拡散により
形成され、上記開口部（９）にはさらにサイドウォール
（11）を介してn+型多結晶シリコンからなるエミッタ取
出し電極層（12）が被着形成されている。この基板にア
ニール処理を施すと、上記エミッタ取出し電極層（12）
からは、上記サイドウォール（11）をマスクとしたセル
フアラインによりｎ型不純物がベース領域（10b）の内
部へ向かって拡散し、エミッタ領域（13）が形成され
る。またこのとき、ベース接続領域（10c）からはｐ型
不純物がｎ型エピタキシャル層（３）中へ拡散し、グラ
フトベース領域（14）が形成される。さらに、上記エミ
ッタ取出し電極層（12）の上にはアルミニウム等の金属
を被覆してエミッタ電極（15）が形成されている。ま
た、ベース取出し電極層（７）の上の絶縁層（８）に設
けられた開口部（16）にはベース電極（17）が、また他
の島状領域（第２図（Ｆ）の（５）を参照）の上の層間
絶縁膜（６）および絶縁層（８）に設けられた開口部
（第２図（Ｆ）の（18）を参照）にはコレクタ電極（第
２図（Ｆ）の（19）を参照）がそれぞれ被着形成されて
いる。
上述のようなバイポーラトランジスタの最大の構造上
の特徴は、ベース領域（10b）とベース取出し電極層
（７）との電気的接続を行うベース接続領域（10c）
が、ベース領域（10b）と同じｐ型シリコン層（10）の
一部となっており、ほぼ同じ膜厚を有している点であ
る。このｐ型シリコン層（10）はエピタキシャル成長に
よって形成される薄膜であるため、ベース幅BWを非常に
狭くすることが可能となり、バイポーラトランジスタの
高速化が実現できる。しかもこのベース領域（10b）は
不純物濃度が高いため、ベース幅が非常に狭いながらも
パチンスルーを効果的に防止し、寄生抵抗を低減させる
ことができる。
の特徴は、ベース領域（10b）とベース取出し電極層
（７）との電気的接続を行うベース接続領域（10c）
が、ベース領域（10b）と同じｐ型シリコン層（10）の
一部となっており、ほぼ同じ膜厚を有している点であ
る。このｐ型シリコン層（10）はエピタキシャル成長に
よって形成される薄膜であるため、ベース幅BWを非常に
狭くすることが可能となり、バイポーラトランジスタの
高速化が実現できる。しかもこのベース領域（10b）は
不純物濃度が高いため、ベース幅が非常に狭いながらも
パチンスルーを効果的に防止し、寄生抵抗を低減させる
ことができる。
このようなバイポーラトランジスタの構造上の特徴
は、製造方法の特徴にも通ずる。すなわち、本製造方法
は、下地の結晶性を受継いで結晶を成長させるエピタキ
シャル成長法、および結晶面異方性ならびに不純物であ
るホウ素に対する濃度依存性を有するKOHエッチングの
特性を巧みに利用するものである。以下、本発明にかか
るバイポーラトランジスタの製造方法を第２図（Ａ）な
いし第２図（Ｆ）を参照しながら説明する。
は、製造方法の特徴にも通ずる。すなわち、本製造方法
は、下地の結晶性を受継いで結晶を成長させるエピタキ
シャル成長法、および結晶面異方性ならびに不純物であ
るホウ素に対する濃度依存性を有するKOHエッチングの
特性を巧みに利用するものである。以下、本発明にかか
るバイポーラトランジスタの製造方法を第２図（Ａ）な
いし第２図（Ｆ）を参照しながら説明する。
まず第２図（Ａ）において、（111）面を有するｐ型
の半導体基板（１）にn+型埋込み層（２）およびp+型チ
ャネル・カット層（20）を形成し、全面にｎ型半導体層
をエピタキシャル成長させた後、酸化シリコンの素子分
離領域（４）を選択酸化分離等により形成し、基体を素
子を形成するためのいくつかの島状領域、たとえばｎ型
エピタキシャル層（３）および島状領域（５）に分割す
る。
の半導体基板（１）にn+型埋込み層（２）およびp+型チ
ャネル・カット層（20）を形成し、全面にｎ型半導体層
をエピタキシャル成長させた後、酸化シリコンの素子分
離領域（４）を選択酸化分離等により形成し、基体を素
子を形成するためのいくつかの島状領域、たとえばｎ型
エピタキシャル層（３）および島状領域（５）に分割す
る。
次に、第２図（Ｂ）に示すように、このような基体の
全面に、熱酸化あるいはCVD等により薄い酸化シリコン
膜を形成して層間絶縁膜（６）とする。このとき、酸化
シリコン膜の代わりに窒化シリコン膜を使用しても良
い。
全面に、熱酸化あるいはCVD等により薄い酸化シリコン
膜を形成して層間絶縁膜（６）とする。このとき、酸化
シリコン膜の代わりに窒化シリコン膜を使用しても良
い。
この層間絶縁膜（６）の上に、さらにｎ型エピタキシ
ャル層（３）の上部に臨んでp+型多結晶シリコンからな
るベース取出し電極層（７）を堆積する。このとき、ベ
ース取出し電極層（７）中のｐ型不純物であるホウ素の
濃度は、後述のベース接続領域（10c）におけるホウ素
の濃度を該ベース取出し電極層（７）からの拡散により
1020cm-3程度とし得るように十分に高く選ぶ。
ャル層（３）の上部に臨んでp+型多結晶シリコンからな
るベース取出し電極層（７）を堆積する。このとき、ベ
ース取出し電極層（７）中のｐ型不純物であるホウ素の
濃度は、後述のベース接続領域（10c）におけるホウ素
の濃度を該ベース取出し電極層（７）からの拡散により
1020cm-3程度とし得るように十分に高く選ぶ。
この基体の全面に、さらに酸化シリコンの絶縁層
（８）をCVD等により堆積する。なお、上記絶縁層
（８）は、窒化シリコンで形成しても良い。
（８）をCVD等により堆積する。なお、上記絶縁層
（８）は、窒化シリコンで形成しても良い。
次に、第２図（Ｃ）に示すように、RIE等により上記
絶縁層（８）、ベース取出し電極層（７）および層間絶
縁膜（６）のパターニングを行い、ｎ型エピタキシャル
層（３）の直上にベースおよびエミッタを形成するため
の開口部（９）を設ける。このとき、ｎ型エピタキシャ
ル層（３）の表面に損傷を与えないようにするため、層
間絶縁膜（６）だけは液相エッチングにより除去しても
良い。
絶縁層（８）、ベース取出し電極層（７）および層間絶
縁膜（６）のパターニングを行い、ｎ型エピタキシャル
層（３）の直上にベースおよびエミッタを形成するため
の開口部（９）を設ける。このとき、ｎ型エピタキシャ
ル層（３）の表面に損傷を与えないようにするため、層
間絶縁膜（６）だけは液相エッチングにより除去しても
良い。
次に、ベース領域およびベース接続領域となる半導体
層を形成するため、第２図（Ｄ）に示すように、基体の
全面にMBEによりｐ型シリコン層（10）をエピタキシャ
ル成長させる。このとき、上記ｐ型シリコン層（10）は
下地の結晶性を受継ぎながら成長するため、絶縁層
（８）が露出した部分には多結晶シリコン層（10p）が
成長し、開口部（９）に露出したベース取出し電極層
（７）の側壁には同様に多結晶シリコン層が成長してベ
ース接続領域（10c）となり、一方開口部（９）の底部
の（111）面を表面とするｎ型エピタキシャル層（３）
の上面においては（111）面を表面とする単結晶シリコ
ン層が成長し、ベース領域（10b）となる。このときの
ｐ型シリコン層（10）の厚さは1,000Å以下とし、また
ｐ型不純物であるホウ素の温度は1018〜1019cm-3とす
る。したがって、開口部（９）の側壁においては、ホウ
素濃度が大きく異なるベース取出し電極層（７）とｐ型
シリコン層（10）とが相接して形成されることになる。
層を形成するため、第２図（Ｄ）に示すように、基体の
全面にMBEによりｐ型シリコン層（10）をエピタキシャ
ル成長させる。このとき、上記ｐ型シリコン層（10）は
下地の結晶性を受継ぎながら成長するため、絶縁層
（８）が露出した部分には多結晶シリコン層（10p）が
成長し、開口部（９）に露出したベース取出し電極層
（７）の側壁には同様に多結晶シリコン層が成長してベ
ース接続領域（10c）となり、一方開口部（９）の底部
の（111）面を表面とするｎ型エピタキシャル層（３）
の上面においては（111）面を表面とする単結晶シリコ
ン層が成長し、ベース領域（10b）となる。このときの
ｐ型シリコン層（10）の厚さは1,000Å以下とし、また
ｐ型不純物であるホウ素の温度は1018〜1019cm-3とす
る。したがって、開口部（９）の側壁においては、ホウ
素濃度が大きく異なるベース取出し電極層（７）とｐ型
シリコン層（10）とが相接して形成されることになる。
次に、開口部（９）の側壁部に形成されたｐ型シリコ
ン層（10）をベース領域（10b）とベース取出し電極層
（７）との電気的接続手段とするために、適当なアニー
ル処理を行う。すると、ホウ素の濃度差により、開口部
（９）の側壁においてベース取出し電極層（７）からｐ
型シリコン層（10）へホウ素が拡散し、ベース接続領域
（10c）が形成される。このアニール処理は、ベース接
続領域（10c）中におけるホウ素の濃度が1020cm-3以上
となるように行う。また、このアニール処理により、ベ
ース接続領域（10c）の直下のｎ型エピタキシャル層
（３）において小さいp+型領域が生じてグラフトベース
領域（14）となり、ベース領域（10b）とベース取出し
電極層（７）との電気的接続を助ける役割を果たす。
ン層（10）をベース領域（10b）とベース取出し電極層
（７）との電気的接続手段とするために、適当なアニー
ル処理を行う。すると、ホウ素の濃度差により、開口部
（９）の側壁においてベース取出し電極層（７）からｐ
型シリコン層（10）へホウ素が拡散し、ベース接続領域
（10c）が形成される。このアニール処理は、ベース接
続領域（10c）中におけるホウ素の濃度が1020cm-3以上
となるように行う。また、このアニール処理により、ベ
ース接続領域（10c）の直下のｎ型エピタキシャル層
（３）において小さいp+型領域が生じてグラフトベース
領域（14）となり、ベース領域（10b）とベース取出し
電極層（７）との電気的接続を助ける役割を果たす。
なお、上述のｐ型シリコン層（10）は、MBEの代わり
にエピタキシャル成長法により形成することも可能であ
るが、上記ベース領域（10b）からｎ型エピタキシャル
層（３）へのｐ型不純物の再拡散を防止する意味では、
低温で実施することができるMBEの方がより好ましいと
いえる。さらに、基体全面にLP（減圧）CVD法により多
結晶シリコンを被着形成した後、開口部（９）底部のｎ
型エピタキシャル層（３）に接した部分において固相成
長により単結晶を成長させ、ベース領域（10b）を形成
しても良い。
にエピタキシャル成長法により形成することも可能であ
るが、上記ベース領域（10b）からｎ型エピタキシャル
層（３）へのｐ型不純物の再拡散を防止する意味では、
低温で実施することができるMBEの方がより好ましいと
いえる。さらに、基体全面にLP（減圧）CVD法により多
結晶シリコンを被着形成した後、開口部（９）底部のｎ
型エピタキシャル層（３）に接した部分において固相成
長により単結晶を成長させ、ベース領域（10b）を形成
しても良い。
次に、ｐ型シリコン層（10）のうち、ベース接続領域
（10c）とベース領域（10b）とを残して多結晶シリコン
層（10p）を除去するため、KOHを用いてエッチングを行
う。この工程は、KOHによるシリコンのエッチングの面
異方性、およびホウ素濃度依存性を利用するものであ
る。
（10c）とベース領域（10b）とを残して多結晶シリコン
層（10p）を除去するため、KOHを用いてエッチングを行
う。この工程は、KOHによるシリコンのエッチングの面
異方性、およびホウ素濃度依存性を利用するものであ
る。
まず、KOHはシリコンの（111）面をエッチングしない
という面異方性を有している。したがって、開口部
（９）の底部に成長した単結晶シリコン層からなるベー
ス領域（10b）はエッチングされない。
という面異方性を有している。したがって、開口部
（９）の底部に成長した単結晶シリコン層からなるベー
ス領域（10b）はエッチングされない。
また、KOHはホウ素を1020cm-3以上の濃度で含むシリ
コン層をエッチングしないというホウ素濃度依存性を有
している。この特性を第３図に示す。この図において、
縦軸はエッチング速度（Å／分）、横軸はシリコン層中
のホウ素濃度を示す。これをみると、エッチング速度は
1019cm-3付近のホウ素濃度を境として、高濃度側で急激
に減少していることがわかる。したがって、第２図
（Ｅ）に示すように、ホウ素濃度が1019cm-3以下の領
域、すなわち絶縁層（８）の上面、および開口部（９）
の入口付近に形成された多結晶シリコン層（10p）のみ
が選択的に除去される。
コン層をエッチングしないというホウ素濃度依存性を有
している。この特性を第３図に示す。この図において、
縦軸はエッチング速度（Å／分）、横軸はシリコン層中
のホウ素濃度を示す。これをみると、エッチング速度は
1019cm-3付近のホウ素濃度を境として、高濃度側で急激
に減少していることがわかる。したがって、第２図
（Ｅ）に示すように、ホウ素濃度が1019cm-3以下の領
域、すなわち絶縁層（８）の上面、および開口部（９）
の入口付近に形成された多結晶シリコン層（10p）のみ
が選択的に除去される。
次に、エミッタを形成する。まず第２図（Ｆ）に示す
ように、開口部（９）の側壁にサイドウォール（11）を
形成し、続いてCVD等により多結晶シリコン層を被着
し、ここにAs等のｎ型不純物を注入してエミッタ取出し
電極層（12）を形成する。なお、上記エミッタ取出し電
極層（12）は、MBE等により形成しても良い。
ように、開口部（９）の側壁にサイドウォール（11）を
形成し、続いてCVD等により多結晶シリコン層を被着
し、ここにAs等のｎ型不純物を注入してエミッタ取出し
電極層（12）を形成する。なお、上記エミッタ取出し電
極層（12）は、MBE等により形成しても良い。
次に、この基体についてアニール処理を行うと、開口
部（９）の底部において上記サイドウォール（11）をマ
スクとしたセルフアラインにより、上記エミッタ取出し
電極層（12）から上記ベース領域（10b）へｎ型不純物
が拡散し、エミッタ領域（13）が形成される。したがっ
て、上記単結晶シリコン領域のうち、上記エミッタ領域
（13）の形成によって狭められた部分が本来のベースと
して機能することになり、ベース幅はBwとなる。なお、
このアニール処理は、ベース領域（10b）からｎ型エピ
タキシャル層（３）へｐ型不純物の拡散によりベース幅
Bwが広がることのないよう、できるだけ低温にて行うこ
とが望ましい。
部（９）の底部において上記サイドウォール（11）をマ
スクとしたセルフアラインにより、上記エミッタ取出し
電極層（12）から上記ベース領域（10b）へｎ型不純物
が拡散し、エミッタ領域（13）が形成される。したがっ
て、上記単結晶シリコン領域のうち、上記エミッタ領域
（13）の形成によって狭められた部分が本来のベースと
して機能することになり、ベース幅はBwとなる。なお、
このアニール処理は、ベース領域（10b）からｎ型エピ
タキシャル層（３）へｐ型不純物の拡散によりベース幅
Bwが広がることのないよう、できるだけ低温にて行うこ
とが望ましい。
次に、ベース・コンタクトを形成するためにベース取
出し電極層（７）の上の絶縁層（８）に開口部（16）を
設け、一方、n+型埋込み層（２）につながる島状領域
（５）の直上においてコレクタ・コンタクトを形成する
ために開口部（18）を設ける。以上の開口部（16）およ
び（18）、さらにエミッタ取出し電極層（12）にアルミ
ニウム等の金属配線を被着すると、ベース電極（17）、
コレクタ電極（19）およびエミッタ電極（15）がそれぞ
れ形成される。
出し電極層（７）の上の絶縁層（８）に開口部（16）を
設け、一方、n+型埋込み層（２）につながる島状領域
（５）の直上においてコレクタ・コンタクトを形成する
ために開口部（18）を設ける。以上の開口部（16）およ
び（18）、さらにエミッタ取出し電極層（12）にアルミ
ニウム等の金属配線を被着すると、ベース電極（17）、
コレクタ電極（19）およびエミッタ電極（15）がそれぞ
れ形成される。
なお、本実施例においては第２図（Ｄ）に示すように
全面的にｐ型シリコン層（10）を成長させる工程を経た
が、この代わりに第２図（Ｃ）に示す状態の基体に対し
て選択エピタキシャル成長を行っても良い。この場合、
酸化シリコンの絶縁層（８）の上には単結晶シリコン層
も多結晶シリコン層も成長しないので、直接に第２図
（Ｅ）に示す状態の基体が得られる。
全面的にｐ型シリコン層（10）を成長させる工程を経た
が、この代わりに第２図（Ｃ）に示す状態の基体に対し
て選択エピタキシャル成長を行っても良い。この場合、
酸化シリコンの絶縁層（８）の上には単結晶シリコン層
も多結晶シリコン層も成長しないので、直接に第２図
（Ｅ）に示す状態の基体が得られる。
また、本発明は上述の実施例に限定されるものではな
く、導電型のｐ型、ｎ型は互いに交換しても良い。
く、導電型のｐ型、ｎ型は互いに交換しても良い。
上述の製造方法にて作成されたバイポーラトランジス
タにおいては、ベース領域がエピタキシャル成長により
形成され、高濃度の不純物を含有する半導体層に設けら
れているため、ベース幅を極めて狭くすることができ、
かつ、パンチスルーの防止が可能となっている。また、
ベース領域とベース取出し電極層との電気的接続は、上
記半導体層のうちベースおよびエミッタを形成するため
の開口部の側壁面上の部分、すなわち上記半導体層の垂
直部をベース接続領域として利用することにより実現さ
れる。この半導体層は、膜厚の制御性に優れるエピタキ
シャル成長法により形成されるので、膜厚を非常に薄く
することができ、したがってベースの形成に必要な基板
の面積を縮小することが可能となる。
タにおいては、ベース領域がエピタキシャル成長により
形成され、高濃度の不純物を含有する半導体層に設けら
れているため、ベース幅を極めて狭くすることができ、
かつ、パンチスルーの防止が可能となっている。また、
ベース領域とベース取出し電極層との電気的接続は、上
記半導体層のうちベースおよびエミッタを形成するため
の開口部の側壁面上の部分、すなわち上記半導体層の垂
直部をベース接続領域として利用することにより実現さ
れる。この半導体層は、膜厚の制御性に優れるエピタキ
シャル成長法により形成されるので、膜厚を非常に薄く
することができ、したがってベースの形成に必要な基板
の面積を縮小することが可能となる。
もし、上述のような半導体層の垂直部を利用した構造
のベース接続領域を、従来主流となっているRIEを用い
たいわゆるサイドウォール形成技術により作成しようと
すると、まず3,000Å程度の多結晶シリコンを基体の全
面に被着形成した後エッチバックを行わねばならず、工
程が複雑となる。そのうえ、形成されるベース領域の幅
も1,500〜2,000Å以下には薄くできず、またベース領域
に損傷を与える虞れもある。したがって、本発明にかか
る製造方法はバイポーラトランジスタの小型化に極めて
有効である。
のベース接続領域を、従来主流となっているRIEを用い
たいわゆるサイドウォール形成技術により作成しようと
すると、まず3,000Å程度の多結晶シリコンを基体の全
面に被着形成した後エッチバックを行わねばならず、工
程が複雑となる。そのうえ、形成されるベース領域の幅
も1,500〜2,000Å以下には薄くできず、またベース領域
に損傷を与える虞れもある。したがって、本発明にかか
る製造方法はバイポーラトランジスタの小型化に極めて
有効である。
さらに、本発明にかかるバイポーラトランジスタにお
いては、エミッタおよびベースの面積を小さくすること
ができるので、ベース−エミッタ間の寄生容量CBE、お
よびコレクタ−ベース間の寄生容量CCBが低減されてい
る。また、ベース領域、ベース接続領域、およびベース
取出し電極層の不純物濃度が高いために、寄生抵抗も効
果的に低減されている。
いては、エミッタおよびベースの面積を小さくすること
ができるので、ベース−エミッタ間の寄生容量CBE、お
よびコレクタ−ベース間の寄生容量CCBが低減されてい
る。また、ベース領域、ベース接続領域、およびベース
取出し電極層の不純物濃度が高いために、寄生抵抗も効
果的に低減されている。
以上のように、本発明はバイポータトランジスタの微
細化、高速化、および信頼性の向上に極めて有効であ
る。
細化、高速化、および信頼性の向上に極めて有効であ
る。
第１図は本発明にかかるバイポーラトランジスタの要部
概略断面図である。第２図（Ａ）ないし第２図（Ｆ）は
本発明にかかるバイポーラトランジスタの製造方法をそ
の工程順にしたがって説明する概略断面図であり、第２
図（Ａ）は酸化分離工程、第２図（Ｂ）はゲート取出し
電極層および絶縁層の形成工程、第２図（Ｃ）はパター
ニング工程、第２図（Ｄ）はｐ型シリコン層の形成工
程、第２図（Ｅ）はｐ型シリコン層の選択除去工程、第
２図（Ｆ）はエミッタ領域、各電極の形成工程をそれぞ
れ示すものである。第３図はKOHによるシリコン層のエ
ッチングのホウ素濃度依存性を示す特性図である。第４
図は従来のグラフトベース型バイポーラトランジスタの
構成を示す概略断面図である。 １……半導体基板 ７……ベース取出し電極層 ８……絶縁層 10……ｐ型シリコン層 10c……ベース接続領域 10b……ベース領域 10p……多結晶シリコン層 12……エミッタ取出し電極層 13……エミッタ領域 15……エミッタ電極 17……ベース電極 19……コレクタ電極
概略断面図である。第２図（Ａ）ないし第２図（Ｆ）は
本発明にかかるバイポーラトランジスタの製造方法をそ
の工程順にしたがって説明する概略断面図であり、第２
図（Ａ）は酸化分離工程、第２図（Ｂ）はゲート取出し
電極層および絶縁層の形成工程、第２図（Ｃ）はパター
ニング工程、第２図（Ｄ）はｐ型シリコン層の形成工
程、第２図（Ｅ）はｐ型シリコン層の選択除去工程、第
２図（Ｆ）はエミッタ領域、各電極の形成工程をそれぞ
れ示すものである。第３図はKOHによるシリコン層のエ
ッチングのホウ素濃度依存性を示す特性図である。第４
図は従来のグラフトベース型バイポーラトランジスタの
構成を示す概略断面図である。 １……半導体基板 ７……ベース取出し電極層 ８……絶縁層 10……ｐ型シリコン層 10c……ベース接続領域 10b……ベース領域 10p……多結晶シリコン層 12……エミッタ取出し電極層 13……エミッタ領域 15……エミッタ電極 17……ベース電極 19……コレクタ電極
Claims (4)
- 【請求項１】低抵抗半導体層からなるベース取出し電極
層と、該ベース取出し電極層のパターン・エッジで規定
されるベース窓の底部に自己整合的に形成されるベース
領域と、該ベース取出し電極層と該ベース領域とを接続
するベース接続領域と、該ベース窓の側壁面に沿って形
成されるサイドウォール絶縁膜と、該サイドウォール絶
縁膜により規定されるエミッタ窓を被覆する低抵抗半導
体層からなるエミッタ取出し電極層と、該エミッタ窓の
底部において該エミッタ取出し電極層から該ベース領域
内へ不純物を固相拡散させることにより自己整合的に形
成されるエミッタ領域とを有するバイポーラトランジス
タであって、 上記ベース領域と上記ベース接続領域とが、上記ベース
窓の内壁面に沿うほぼ一様な膜厚の半導体層からなるバ
イポーラトランジスタ。 - 【請求項２】上記半導体層は、上記ベース領域となる単
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを隣接して有する特許請求の範囲第１項に記載
のバイポーラトランジスタ。 - 【請求項３】低抵抗半導体層をパターニングしてベース
取出し電極層を形成する工程と、 上記ベース取出し電極層のパターン・エッジで規定され
るベース窓の底部にベース領域を自己整合的に形成する
工程と、 上記ベース窓の側壁面に沿ってサイドウォール絶縁膜を
形成する工程と、 上記サイドウォール絶縁膜により規定されるエミッタ窓
を被覆するごとく低抵抗半導体層を被着させてエミッタ
取出し電極層を形成する工程と、 上記エミッタ窓の底部において上記エミッタ取出し電極
層から上記ベース領域内へ不純物を固相拡散させること
によりエミッタ領域を自己整合的に形成する工程とを有
するバイポーラトランジスタの製造方法であって、 上記ベース領域、および該ベース領域と上記ベース取出
し電極層を接続するベース接続領域とを、上記ベース窓
の内壁面に沿うほぼ一様な膜厚の半導体層の一部として
形成するバイポーラトランジスタの製造方法。 - 【請求項４】上記半導体層は、上記ベース領域となる単
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを残して除去される請求項３記載のバイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124664A JP2565162B2 (ja) | 1987-05-21 | 1987-05-21 | バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124664A JP2565162B2 (ja) | 1987-05-21 | 1987-05-21 | バイポ−ラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289863A JPS63289863A (ja) | 1988-11-28 |
| JP2565162B2 true JP2565162B2 (ja) | 1996-12-18 |
Family
ID=14890998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124664A Expired - Fee Related JP2565162B2 (ja) | 1987-05-21 | 1987-05-21 | バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565162B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378794A1 (en) * | 1989-01-18 | 1990-07-25 | International Business Machines Corporation | Vertical bipolar transistor structure and method of manufacturing |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| JPH0812866B2 (ja) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | バイポーラ型半導体装置 |
| DE69107779T2 (de) * | 1990-10-31 | 1995-09-21 | Ibm | Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren. |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| WO1997011496A1 (fr) * | 1995-09-18 | 1997-03-27 | Hitachi, Ltd. | Dispositif a semi-conducteur, procede de fabrication associe et systeme utilisant ledit dispositif |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
-
1987
- 1987-05-21 JP JP62124664A patent/JP2565162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63289863A (ja) | 1988-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |