JP2894361B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、いわゆるスタ
ックトタイプキャパシタを備えた半導体装置における大
容量化に適したキャパシタの構造およびその製造方法に
関するものである。

［従来の技術およびその課題］ 半導体装置あるいは半導体記憶装置の１つとして、記
憶情報のランダムな入出力が可能なものにDRAM（Dynami
c Random Access Memory）がある。DRAMは多数の記
憶情報を蓄積するための記憶領域となるメモリセルアレ
イと、このメモリセルアレイに対して所定の入出力動作
を行なわせるための周辺回路部とから構成される。メモ
リセルアレイは、さらに最小記憶単位に相当するメモリ
セルが複数個配列されて構成されている。メモリセルは
基本的に１つのキャパシタとこれに接続される１つのト
ランスファゲートトランジスタとから構成される。そし
て、動作においては、キャパシタに所定の電荷が蓄積さ
れているか否かを判定し、これにデータの“0"、“1"に
対応させて記憶情報の処理を行なっている。

第9D図は、従来のDRAMのメモリセルの断面構造図であ
る。このDRAMは、たとえば特開昭64−42161号公報に示
されている。第9D図に示されるDRAMのメモリセルは、い
わゆる１トランジスタ１キャパシタタイプのセル構造を
有している。トランスファゲートトランジスタ10はｐ型
シリコン基板１表面に形成された１対のn⁺不純物領域3
a、3bと、このn⁺不純物領域3a、3bの間に位置するシリ
コン基板１表面上に薄いゲート絶縁膜４を介して形成さ
れたゲート電極5aとを備えている。ゲート電極5aはワー
ド線の一部で構成される。ゲート電極5aの周囲は第１の
層間絶縁層30に覆われている。また、キャパシタ20は一
方のn⁺不純物領域3aに接続される下部電極（ストレージ
ノード）21と、この下部電極21表面上を覆う誘電体層22
およびさらにその表面上を覆う上部電極（セルプレー
ト）23とを備える。ビット線７は第２の層間絶縁層31中
に形成されたコンタクトホールを介してn⁺不純物領域3b
に接続される。

近年、半導体装置の高集積化に伴ない、この種のDRAM
においても個々の素子を微細化していく必要に迫られて
いる。これに従い、第9D図に示すようなメモリセルにお
いてはキャパシタ20の平面占有面積の減少が余儀なくさ
れる。このような背景下でメモリセルのキャパシタは動
作に必要な所定の静電容量を確保するために主に２つの
方法が講じられている。

第１の方法はキャパシタ20を構成する誘電体層22の膜
厚を薄くして静電容量を増大させる方法である。たとえ
ば、1Mビットの集積度を持つDRAMでは、誘電体層22はシ
リコン酸化膜換算の膜厚で10nm程度にまで薄膜化されて
いる。したがって、さらに集積度が上がった場合にこれ
に伴なう薄膜化は困難である。

また、第２の方法として誘電体層22を介して対向する
電極21、23間の対向面積を増大して静電容量を確保する
方法がある。この方法により考案されたキャパシタは、
いわゆるスタックトタイプキャパシタと称されるもので
ある。すなわち、半導体基板中の拡散層の表面上に導電
性を有する多結晶シリコン層を形成し、その表面上に誘
電体層および第２の電極層を積層した構造のものであ
る。そして、スタックトタイプキャパシタは、その後多
結晶シリコンからなる電極層の形状をたとえばフィン構
造にしたもの、あるいは円筒状に突出させたものなど種
々の形状のものが考案された。

さらに、第２の方法のもう１つの方向として、下部電
極の表面に凹凸を形成し、これによりキャパシタの対向
面積を増大させる方法が考え出された。第9D図に示すメ
モリセルはこのような凹凸表面を有する下部電極21を備
えたキャパシタから構成されるメモリセルを示してい
る。そして、第9A図ないし第9D図はこのようなDRAMのメ
モリセルの製造工程を順に示す製造工程断面図である。
これらの図を用いてその製造方法について以下に説明す
る。

まず、第9A図を参照して、ｐ型シリコン基板１表面上
の所定領域にLOCOS法を用いて厚いシリコン酸化膜から
なるフィールド酸化膜２を形成する。さらに、ｐ型シリ
コン基板１表面上に熱酸化法を用いてゲート酸化膜４を
形成する。さらに、CVD法を用いて多結晶シリコン層を
全面に堆積した後、パターニングしてゲート電極5aを形
成する。さらに、減圧CVD法を用いてシリコン酸化膜を
ｐ型シリコン基板１表面上の全面に堆積した後、周知の
リソグラフィ技術およびドライエッチング技術を用いて
ゲート電極5aの表面上および側面に第１の層間絶縁層30
を形成する。さらに、層間絶縁層30に覆われたゲート電
極5aをマスクにｐ型シリコン基板１中に不純物をイオン
注入しn⁺不純物領域3a、3bを形成する。

次に、第9B図を参照して、ヘリウムで20％に希釈した
モノシランガスを用いた減圧CVD法により、厚さ0.4μｍ
の多結晶シリコン層210を形成する。圧力は0.8Torr、温
度は680℃に設定される。この工程により製造された多
結晶シリコン層210の表面には0.07μｍ程度の凹凸が形
成される。その後、オキシ塩化リン（POCl₃）を原料と
する熱拡散法により、875℃、30分の条件で多結晶シリ
コン層210内部にリン（Ｐ）を導入する。そして、この
熱拡散時に多結晶シリコン層210表面に形成されたリン
ガラスを除去した後、温度900℃で20分間窒素中で熱処
理を施す。これによって、多結晶シリコン層210の表面
の凹凸は0.11μｍに拡大する。

次に、第9C図を参照して、フォトリソグラフィおよび
エッチング法を用いて多結晶シリコン層210をパターニ
ングし、キャパシタの下部電極21を形成する。その後、
下部電極21の表面上に熱窒化膜を形成し、さらにその表
面上にCVD法を用いてシリコン窒化膜を形成し、さらに
その表面上に熱酸化法を用いて熱酸化膜を形成する。こ
れにより熱窒化膜/CVDシリコン窒化膜／シリコン酸化膜
の３層からなる誘電体層22が形成される。

さらに、第9D図を参照して、ｐ型シリコン基板１表面
上の全面に多結晶シリコン層を形成し、所定の形状にパ
ターニングする。これによりキャパシタ20の上部電極23
が形成される。その後、全面に厚い酸化膜からなる第２
の層間絶縁層31を形成する。そして、層間絶縁層31の所
定領域にコンタクトホールを形成し、その内部にビット
線７を形成する。

以上の工程によりDRAMのメモリセルが完成する。この
上記の先行例は後述する本発明と同一の課題を解決し得
る１つの手段を示すものである。そして、このような方
法は高集積化を目指す集積回路に用いられるキャパシタ
の所定の静電容量を確保する上で、有効な方法である。

したがって、この発明の目的は、キャパシタの電極間
の対向表面を凹凸面で構成することによりキャパシタ容
量の増大を実現し得る半導体装置およびその製造方法を
提供することである。

［課題を解決するための手段］ 請求項１に係る発明は、半導体基板上にシリコン層か
らなる第１電極層と誘電体層と第２電極層との積層構造
からなるキャパシタを有する半導体装置の製造方法であ
る。そして、まず化学気相成長法を用いて多結晶とアモ
ルファスとの遷移状態にあるシリコン層を形成する。次
に、シリコン層の表面上に誘電体層を形成する。その
後、誘電体層の表面上に第２電極層を形成する。この製
造方法においては、上記シリコン層を形成する化学気相
成長法の原料ガスとしてモノシランガスを用い、その形
成条件として、形成温度560℃以上600℃以下、モノシラ
ン分圧10Pa以上50Pa以下に設定することにより、表面に
100nm程度の凹凸を有するシリコン膜を形成する。

また、請求項２に係る半導体装置の製造方法において
は以下の工程を備える。

まず、半導体基板の上に不純物を含む多結晶シリコン
層を形成する。さらに、多結晶シリコン層の表面上に化
学気相成長法を用いて多結晶とアモルファスとの遷移状
態にあるシリコン層を形成する。そして、シリコン層の
表面上に誘電体層を形成し、さらに誘電体層の表面上に
第２の電極層を形成する。そして、少なくともシリコン
層が形成された半導体基板を高温度下に保持する。この
製造方法におけるシリコン層を形成するための化学気相
成長法の形成条件は、上記請求項１に記載した発明の場
合と同様である。

さらに、請求項３に係る半導体装置の製造方法は以下
の工程を備える。

まず、半導体基板の上に化学気相成長法を用いて多結
晶とアモルファスとの遷移状態にあるシリコン層を形成
する。さらに、シリコン層の表面上に不純物を含む多結
晶シリコン層を形成する。さらに、多結晶シリコン層の
表面上に誘電体層および第２電極層を形成する。そし
て、少なくともシリコン層および多結晶シリコン層が形
成された半導体基板を高温度下に保持する。この製造方
法においても、シリコン層を形成するための化学気相成
長法の形成条件は、上記請求項１に記載した発明の場合
と同様である。

請求項４に係る半導体装置は、主表面を有し、この主
表面に第１導電型の不純物領域が形成された第２導電型
の半導体基板と、この半導体基板の主表面上に形成さ
れ、不純物領域に達する開口を有する絶縁層と、不純物
領域の表面上および前記絶縁層上に形成されたシリコン
層からなる第１電極層と、第１電極層の表面上に形成さ
れた誘電体層と、誘電体層の表面上に形成された第２の
電極層とを備える。第１電極層は、芯となるシリコン膜
と、該シリコン膜の表面上に、多結晶とアモルファスと
の遷移状態となる条件で化学気相成長させることにより
形成された、表面に100nm程度の凹凸を含む凹凸面を有
する他のシリコン膜とを含む。

［作用］ キャパシタの第１電極層は化学気相成長法を用いてシ
リコン層を形成することにより構成される。この化学気
相成長法において、原料ガスとしてモノシランガスを用
い、形成温度560℃以上600℃以下、モノシラン分圧10Pa
以上50Pa以下の条件で反応させると、形成されたシリコ
ン層が多結晶構造とアモルファス構造との遷移領域に該
当する状態となることが見出されている。そして、この
ような遷囲状態のシリコン層の表面にはほぼ100nm程度
の凹凸が形成される。したがって、このような凹凸表面
を有するシリコン層を下部電極として形成し、その表面
上に誘電体層および第２電極層を形成することにより電
極間の対向面積が増大したキャパシタを形成することが
できる。

キャパシタの第１電極層に導電性を付与する方法とし
て、化学気相成長法により形成された凹凸面を有するシ
リコン層の表面上あるいは下面に不純物を含む多結晶シ
リコン層を形成し、この多結晶シリコン層からシリコン
層中へ不純物を熱拡散させる方法を用いている。これに
より、凹凸表面を有するシリコン層中に所定濃度の不純
物を容易に導入し、導電性を付与することができる。

請求項４に記載の半導体装置の構造によれば、第１電
極層を構成する他のシリコン膜が、表面に100nm程度の
凹凸を含む凹凸面を有することにより、第１電極層と第
２電極層とによって構成されるキャパシタの対向電極間
面積を増加させることができるため、電荷蓄積容量が増
大する。また、第１電極層が、芯となるシリコン膜と、
該シリコン膜の表面上に形成されるとともに、表面に10
0nm程度の凹凸を含む凹凸面が形成された他のシリコン
膜とを含む構造を有しているため、第１電極層を単一の
シリコン層で形成した後にその表面を削るようにして凹
凸を形成した場合に生じるような、機械的強度の劣化が
防止される。この効果は、第１の電極層が鉛直に延びる
部分を有するような、機械的強度の劣化が生じやすい電
極構造において特に顕著である。

［実施例］ 以下、この発明の一実施例について図を用いて詳細に
説明する。

第1H図は、この発明の第１の実施例によるDRAMのメモ
リセルの断面構造図である。第1H図を参照して、メモリ
セルは１つのトランスファゲートトランジスタ10と１つ
のキャパシタ20とを備える。トランスファゲートトラン
ジスタ10はｐ型シリコン基板１表面に所定の距離を隔て
て形成された１対のn⁺不純物領域3a、3bと、ｐ型シリコ
ン基板１表面上に薄いゲート絶縁膜４を介して形成され
たゲート電極（ワード線）5aとを備える。また、ｐ型シ
リコン基板１表面上の所定領域に形成されたフィールド
酸化膜２の表面上にはワード線5bが形成されている。ゲ
ート電極5aおよびワード線5bの周囲は、第１の層間絶縁
層30により覆われている。

キャパシタ20は下部電極21と誘電体層22と上部電極23
との積層構造からなるいわゆるスタックトタイプのキャ
パシタを構成している。下部電極21は説明の便宜上２つ
の部分から構成される。第１の部分は、ゲート電極5aの
表面上からワード線5bの上部にまで第１の層間絶縁層30
を介して延在したベース部21aである。第２の部分は、
ベース部21aの表面からｐ型シリコン基板１の主表面に
対して鉛直上方に円筒状に突出した円筒部21bである。
このような形状を有する下部電極21を備えたスタックト
キャパシタを円筒形スタックトキャパシタと称すること
にする。円筒形スタックトキャパシタの下部電極21の表
面は、後述する製造方法により形成された約100nm程度
の凹凸が形成されている。この凹凸表面形状により誘電
体層22を介して対向する下部電極21および上部電極23と
の対向面積が増大し、キャパシタ容量が増大する。誘電
体層22はシリコン窒化膜とシリコン酸化膜の積層膜など
から構成される。なお、第１の層間絶縁層30の表面上に
は製造工程において、オーバエッチングを防止するため
の防止層として使用された窒化膜15、15が残余してい
る。

さらに、スタックトキャパシタ20などの表面上は厚い
第２の層間絶縁層31により覆われている。第２の層間絶
縁層31の所定領域には、トランスファゲートトランジス
タ10の一方のn⁺不純物領域3bに達するコンタクトホール
が形成されており、このコンタクトホールの内部には、
たとえば選択CVD法により形成されたタングステンプラ
グ８が形成されている。ビット線７は第２の層間絶縁層
31の表面上に配置され、タングステンプラグ８を介して
トランスファゲートトランジスタ10の一方のn⁺不純物領
域3bに接続されている。ビット線７の上部には、第３の
層間絶縁層32が形成されている。第３の層間絶縁層の表
面上には、所定形状の配線層11が形成されている。

次に、第１の実施例によるDRAMのメモリセルの製造方
法について、第1A図ないし第1H図を用いて説明する。

まず、第1A図を参照して、ｐ型シリコン基板１表面の
所定領域にLOCOS法を用いて膜厚の厚いフィールド酸化
膜２を形成する。さらに、ｐ型シリコン基板１表面上
に、熱酸化法によりゲート酸化膜４を形成する。その
後、ｐ型シリコン基板１表面上の全面に多結晶シリコン
層および絶縁層を堆積し、所定の形状にパターニングす
る。これによりゲート電極5aおよびワード線5bが形成さ
れる。次に、ゲート電極5aをマスクとしてｐ型シリコン
基板１表面に不純物をイオン注入し、n⁺不純物領域3a,3
bを形成する。その後、再度絶縁層を全面に堆積し、異
方性エッチングにより選択的に除去する。これによりゲ
ート電極5aおよびワード線5bの側壁にのみ絶縁層が残余
する。この工程により、ゲート電極5aおよびワード線5b
の周囲に第１層間絶縁層30が形成される。さらに、全面
に薄い窒化膜15を全面に形成した後、第1A図の示すよう
にパターニングする。

次に、第1B図を参照して、ｐ型シリコン基板１上の全
面に多結晶シリコン層210aを減圧CVD（化学気相成長）
法を用いて堆積し、所定の形状にパターニングする。

さらに、第1C図を参照して、多結晶シリコン層210aな
どの表面上の全面に厚いシリコン酸化膜16を堆積し、所
定の領域に開口部17を形成する。この開口部17の内部に
は、多結晶シリコン層210a表面が露出する。シリコン酸
化膜16は、円筒形スタックトキャパシタの円筒部21bを
形成するために用いられるものであり、多結晶シリコン
層210aの上部に位置する部分の膜厚は、キャパシタの円
筒部21bの高さを規定する。シリコン酸化膜16に開口部1
7を形成した後、この開口部17の内部およびシリコン酸
化膜16の表面上に再度減圧CVD法を用いて多結晶シリコ
ン層210bを膜厚50nm程度堆積する。

さらに、第1D図を参照して、異方性エッチングを用い
て多結晶シリコン層210bを選択的にエッチングする。こ
のエッチングにより、多結晶シリコン層210bはシリコン
酸化膜16の平坦な表面上、あるいは多結晶シリコン層21
0aの平坦部分の表面上に位置する部分が選択的に除去さ
れる。そして、多結晶シリコン膜210aと選択的に残余し
た多結晶シリコン層210bとが一体的に成形される。その
後、円筒形スタックトキャパシタの円筒部形成のために
使用されたシリコン酸化膜16がエッチング除去される。
このエッチング工程においてシリコン窒化膜15は、シリ
コン酸化膜16の除去時に、第１の層間絶縁層30がオーバ
エッチされるのを防止する。

さらに、第1E図を参照して、この発明の特徴的な製造
工程が以下に行なわれる。すなわち、減圧CVD法により
キャパシタの下部電極の骨格となる多結晶シリコン層21
0a、210bの表面上にシリコン層を形成する工程である。
このシリコン層の形成工程は、横型減圧気相成長装置を
用いて行なわれる。まず、装置の反応管の内部に置かれ
たｐ型シリコン基板１は、減圧状態下においてヒータに
より所定の温度、たとえば577℃程度まで加熱される。
次に、反応管の内部に原料ガスが導入される。原料ガス
としてはモノシランガスまたは窒素やヘリウムなどで希
釈されたモノシランガスを用いられる。モノシランガス
の分圧は、約10〜50Pa程度であり、本例においては30Pa
に設定される。この状態においてモノシラン（SiH₄）
は、熱分解により（Si＋2H₂）のように反応し、ｐ型シ
リコン基板１表面上の全面にシリコン膜が形成される。

ここで、上記のような温度、分圧条件で形成されるシ
リコン膜の特質について説明する。第８図は、CVD法に
より形成されるシリコン膜の結晶構造を、温度とシラン
分圧の関係で示した相関図である。この図は、「The E
ffect of Low Pressure on the Structure of
LPCVD Polycrystalline Silicon Films」;P.Joubert
et al.,J.Electrochem.Soc.SOLID−STATE SCIENCE
AND TECHNOLOGY Oct.1987に示されている。本図か
らわかるように、減圧CVD法のある条件において形成さ
れるシリコン膜の結晶構造はその形成温度とシラン分圧
により、ほぼ多結晶構造、アモルファスおよびその中間
に位置する遷移領域に分かれる。発明者は、シリコン膜
の表面形状に着目して、温度およびシラン分圧をパラメ
トリックに変化させた種々の実験を試みた。その結果、
シリコン膜の状態が、多結晶とアモルファスの遷移領域
に該当する領域において、シリコン膜の表面に特に顕著
な凹凸面が形成されることが判明した。たとえば、形成
温度が580℃付近でシランを分解することによりシリコ
ン層を形成すると、シリコン層の表面には100nm程度の
凹凸が１平方ミクロンあたり30〜100個程度観察され
た。第７図は、このような凹凸面を有するシリコン膜の
表面増加率を示す図である。この図においてはモノシラ
ン分圧を30Paに設定し、形成温度を種々変化させた状態
でのシリコン膜の表面積増加率を示している。この図か
らわかるように、たとえば形成温度が570〜590℃近傍に
おいて急激な表面積の増加が見られる。

上記のような減圧CVD法を用いて多結晶シリコン層210
a、210bの表面に凹凸表面を有するシリコン層が形成さ
れる。そして、リン（Ｐ）や砒素（As）のイオン注入に
よって、このシリコン層中に導電性を付与するためのｎ
型不純物を導入する。その後、フォトリソグラフィおよ
びエッチング法を用いてシリコン層を所定の形状にパタ
ーニングする。これによりキャパシタの下部電極21が形
成される。

さらに、第1F図を参照して、下部電極21の表面上に、
CVD法によりシリコン窒化膜を堆積する。さらに、シリ
コン窒化膜の表面を熱酸化し、シリコン酸化膜を形成す
る。これにより、シリコン窒化膜とシリコン酸化膜の多
層膜からなる誘電体層22が形成される。誘電体層22の膜
厚は酸化膜換算膜厚で５〜6nm程度である。さらに、誘
電体層22の表面上に多結晶シリコン層からなる上部電極
23を形成する。

さらに、第1G図を参照して、ｐ型シリコン基板１表面
上の全面に厚い第２の層間絶縁膜31を形成し、所定の領
域にコンタクトホールを形成する。そして、たとえば選
択CVD法を用いて、タングステン（Ｗ）などの金属をコ
ンタクトホール内に埋込み、ビット線コンタクト８を形
成する。

そして、第1H図を参照して、第２の層間絶縁層31表面
上にビット線７を形成する。さらに、ビット線７などの
上に第３の層間絶縁層32を形成する。さらに、第３の層
間絶縁層32の表面上に配線層11を形成する。以上の工程
により、円筒形スタックトキャパシタを備えたメモリセ
ルの製造工程が完了する。

なお、下部電極21のシリコン層は、後工程での種々の
熱の影響を受けて、多結晶状態に変化する。しかし、下
部電極21と誘電体層22との界面の凹凸形状は維持され
る。

次に、この発明の第２の実施例について説明する。第
２の実施例は、第１の実施例に対して、キャパシタの下
部電極への不純物導入工程の変形例を示すものである。

第2A図は、第1A図ないし第1D図に対応する製造工程を
経て形成されたメモリセルの断面構造を示している。キ
ャパシタの下部電極21を構成するための多結晶シリコン
層210aおよび210bは、シランとホスフィンを用いた減圧
化学気相成長法を用いて560〜620℃程度の温度で膜厚50
nm程度に堆積される。この工程により、多結晶シリコン
層210a、210bはその内部にリンをたとえば７×10²⁰/cm³
を含んで所定の形状に形成される。

次に、第2B図を参照して、シリコン基板上の全面にCV
D法を用いてシリコン層210cを形成する。このシリコン
層210cは第１の実施例と同様にアモルファスと多結晶と
の遷移状態となるような条件で形成される。そして、そ
の表面には大きな凹凸面が形成される。シリコン層210c
を堆積した状態では、このシリコン層210cの内部には導
電性付与のための不純物は含まれない。

この後、先に形成した多結晶シリコン層210a、210bか
らシリコン層210c中へ熱拡散処理によって不純物、たと
えばリンを拡散して導入する。そして、キャパシタの下
部電極21全体としてほぼ２〜４×10²⁰/cm³程度の不純物
濃度を与える。これにより、キャパシタの下部電極21全
体に導電性が付与される。なお、この多結晶シリコン層
210a、210bからシリコン層210cへの熱拡散のための処理
工程は、特にこの不純物の熱拡散のための熱処理工程を
行なってもよいし、この後に施される種々の薄膜形成工
程や熱処理工程での加熱状態によって付随的に熱拡散さ
せる方法を用いてもよい。前者の場合における熱処理の
条件は、たとえば温度850℃で約30分間加熱処理を行な
う。また、後者の場合には、この不純物拡散のための熱
処理工程を新たに設ける必要がない点で工程を簡略化し
得る長所を有している。

さらに、この発明の第３の実施例について説明する。
第３の実施例は、第２の実施例と同様にキャパシタの下
部電極21に対して導電性を付与する工程の変形例を示す
ものである。

すなわち、第3A図を参照して、この工程では第2A図に
示したのと同様の工程が行なわれる。

次に、第3B図を参照して、多結晶シリコン層210a、21
0bなどが形成されたシリコン基板上の全面に化学気相成
長法を用いて多結晶とアモルファスとの遷移状態にある
シリコン層210cを形成する。シリコン層210cの表面には
大きな凹凸面が形成される。

さらに、第3C図を参照して、シランとホスフィンを用
いた減圧CVD法を用いてリンがドープされた多結晶シリ
コン層210dを膜厚50nm程度堆積する。

そして、第２の実施例で説明したと同様に、熱処理工
程を行ない、リンがドープされた多結晶シリコン層210
a、210bおよび210c表面からシリコン層210cの内部へリ
ンを拡散する。これにより、キャパシタの下部電極21に
導電性が付与される。

なお、第3A図に示す多結晶シリコン層210a、210bはノ
ンドープの多結晶シリコン層を用いて形成してもよい。
また、導電性付与のための不純物はたとえば砒素（As）
などを用いても構わない。

この後、第3D図に示すように、キャパシタの下部電極
21の表面上にシリコン窒化膜およびシリコン酸化膜の多
層膜からなる誘電体層22を形成する。さらに、その表面
上に不純物を含む多結晶シリコン層からなる上部電極23
を形成し、所定の形状にパターニングする。

この後、さらに第1G図以下に示される工程を経てDRAM
のメモリセルが完成する。

さらに、この発明の第４の実施例について説明する。
第4G図は、第４の実施例によるメモリセルの断面構造図
である。第４の実施例は、第１の実施例のメモリセルに
対して、キャパシタの構造がいわゆる典型的なスタック
トタイプのキャパシタを示している。すなわち、キャパ
シタ20の下部電極21は、その一部がゲート電極5aの上部
に絶縁層を介して延在し、その他端がフィールド酸化膜
２の上部を通過するワード線5bの上部に絶縁層を介して
延在している。さらに、下部電極21の一部はトランスフ
ァゲートトランジスタ10の一方のn⁺不純物領域3bに接続
されている。そして、この下部電極21の表面には、本発
明による減圧CVD法により形成された粗い凹凸表面が形
成されている。

次に、第４の実施例によるメモリセルの製造方法につ
いて、第4A図ないし第4G図を用いて説明する。第4A図な
いし第4G図は、メモリセルの製造工程について順に示す
製造工程断面図である。

第4A図を参照して、ｐ型シリコン基板１表面上には第
1A図に示す工程と同様の方法を用いてトランスファゲー
トトランジスタ10およびワード線5bが形成されている。
なお、窒化膜は形成されない。

次に、第4B図を参照して、ｐ型シリコン基板１表面上
の全面にシリコン層210を、減圧CVD法を用いて形成す
る。この減圧CVD法の形成条件は、第１の実施例と同様
に、たとえば形成温度580℃でシランを熱分解して200nm
程度の膜厚のシリコン層210を形成する。このシリコン
層210の表面には100nm程度の凹凸が形成される。

その後、リンや砒素のイオン注入によってシリコン膜
210の中にｎ型不純物を導入する。

さらに、第4C図に示すように、シリコン膜210をフォ
トリソグラフィおよびエッチング法を用いて所定の形状
にパターニングする。これにより、凹凸表面を有するキ
ャパシタの下部電極21が形成される。

さらに、第4D図を参照して、減圧CVD法を用いてシリ
コン窒化膜およびシリコン酸化膜の積層膜などからなる
誘電体層22を形成する。

さらに、第4E図に示すように、誘電体層22を所定の形
状にパターニングした後、その表面上に多結晶シリコン
層からなる上部電極23を形成する。

さらに、第4F図に示すように、キャパシタ20などが形
成されたｐ型シリコン基板１表面上を第２の層間絶縁層
31で覆った後、所定の領域にコンタクトホールを開口す
る。そして、そのコンタクトホールの内部および第２の
層間絶縁層31の表面上にビット線７を形成する。

その後、第4G図を参照して、ビット線７の表面上など
を第３の層間絶縁層32で覆う。さらに、第３の層間絶縁
層32の表面上に所定形状の配線層11を形成する。

さらに、この発明の第５の実施例について説明する。
第５の実施例は、上記の第２の実施例に相当するもので
あり、スタックトキャパシタの下部電極21に熱拡散を用
いて導電性を付与する例を示している。

すなわち、第5A図を参照して、ｐ型シリコン基板１表
面上には所定のトランスファゲートトランジスタが形成
されている。

さらに、第5B図を参照して、ｐ型シリコン基板１上の
全面にリンがドープされた多結晶シリコン層210eを減圧
CVD法を用いて堆積する。

さらに、第5C図を参照して、リンがドープされた多結
晶シリコン層210eの表面上に凹凸表面を有するシリコン
層210fを堆積する。

その後、独立した熱拡散工程を行なって多結晶シリコ
ン層210e中に含まれた不純物（リン）をシリコン層210f
の内部へ熱拡散させる。これによりキャパシタの下部電
極21に導電性が付与される。

あるいは、独立した熱処理工程を設けず、以後の薄膜
形成工程や熱処理工程を利用して付随的に多結晶シリコ
ン層210e中の不純物をシリコン層210f中へ拡散させても
よい。

その後、第4C図以下に示される工程が行なわれる。

さらに、この発明の第６の実施例について説明する。
第６の実施例は上記の第３の実施例に相当し、かつ第５
の実施例の変形例である。すなわち、第6A図ないし第6C
図を参照して、シリコン基板１表面上の全面に、まず凹
凸表面を有するシリコン層210fを形成する。その後、リ
ンが含まれる多結晶シリコン層210eを減圧CVD法で形成
する。そして、熱処理を行なって多結晶シリコン層210e
中から不純物をシリコン層210f中へ熱拡散する。

その後、第4C図以下に示される工程が行なわれる。

このように、第１ないし第６の実施例において、減圧
CVD法の反応温度、およびシラン分圧を所定の値に設定
することにより、シリコン膜をアモルファスと多結晶と
の遷移領域に該当する状態に形成することができる。そ
の温度範囲は、種々の実験より約560〜600℃であり、ま
たシラン（SiH₄）の分圧は10〜50Paである。そして、こ
の条件下で形成されるシリコン層は、その表面にたとえ
ば100nm程度の凹凸が形成される。その凹凸は１平方ミ
クロンあたり30〜100個程度形成されることが観察され
ている。この結果、シリコン層の表面積は、たとえば通
常の600℃以上の温度で形成された多結晶シリコン膜の
表面積に比べて約130〜200％に増加する。これによっ
て、キャパシタの電極間の対向面積が増大し、キャパシ
タの容量が増大する。

また、上記の第２実施例、第３実施例および第５実施
例、第６実施例に示したように、凹凸表面を持つシリコ
ン層に熱拡散を用いて不純物を導入するようにした場合
には、イオン注入法を用いた場合のように下地に損傷を
与えたりすることを防止できる。

なお、上記実施例においては、上部電極23を多結晶シ
リコンで形成した例を示したが、この上部電極23は高融
点金属シリサイド膜や、あるいは多結晶シリコン膜と高
融点金属シリサイド膜の複合膜等を用いても構わない。
また、誘電体層としては、減圧CVD法による窒化膜のみ
ならず、五酸化タンタル膜などの金属酸化膜を用いても
構わない。

［発明の効果］ このように、この発明による半導体装置の製造方法
は、キャパシタの下部電極を減圧CVD法を用いて形成し
ている。さらに、減圧CVD法は、形成されるシリコン層
がアモルファスと多結晶との遷移領域に該当する状態と
なるべき条件下で行なわれているので、シリコン層の表
面に顕著な凹凸面を形成することが可能となる。これに
より、キャパシタの電極間の対向面積が増大し、大容量
のキャパシタを製造することが可能となる。また、キャ
パシタの平面占有面積は増加しないため、半導体装置の
集積度を向上させることが可能となる。さらに、従来の
製造方法に比べて新たな工程を追加することなく行なえ
るため、製造工程の複雑化が防止される。

【図面の簡単な説明】

第1A図、第1B図、第1C図、第1D図、第1E図、第1F図、第
1G図および第1H図は、この発明の第１の実施例によるDR
AMのメモリセルの製造工程断面図である。 第2A図および第2B図は、この発明の第２の実施例による
DRAMのメモリセルの主要な製造工程を示す製造工程断面
図である。 第3A図、第3B図、第3C図および第3D図は、この発明の第
３の実施例によるメモリセルの主要な製造工程を示す製
造工程断面図である。 第4A図、第4B図、第4C図、第4D図、第4E図、第4F図およ
び第4G図は、この発明の第４の実施例によるDRAMのメモ
リセルの製造工程断面図である。 第5A図、第5B図および第5C図は、この発明の第５の実施
例によるDRAMのメモリセルの主要な製造工程断面図であ
る。 第6A図、第6B図および第6C図は、この発明の第６の実施
例によるDRAMのメモリセルの主要な製造工程断面図であ
る。 第７図は、この発明に用いられる減圧CVD法により形成
されるシリコン膜の形成温度と、表面積増加率との相関
図である。第８図は、形成温度とシラン分圧に依存する
シリコン層の結晶構造分類図である。 第9A図、第9B図、第9C図および第9D図は、従来のDRAMの
メモリセルの製造工程を示す製造工程断面図である。 図において、１はｐ型シリコン基板、3a、3bはn⁺不純物
領域、４はゲート絶縁膜、5a、5bはゲート電極（ワード
線）、10はトランスファゲートトランジスタ、20はキャ
パシタ、21は下部電極、22は誘電体層、23は上部電極を
示している。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−123687（ＪＰ，Ａ) 特開 昭62−48062（ＪＰ，Ａ) 特開 平１−187847（ＪＰ，Ａ) Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，59 （４），15 Ｆｅｂｒｕａｒｙ1986，ｐ ｐ．1167−1178 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/04 H01L 27/10

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上にシリコン層からなる第１電
   極層と、誘電体層と、第２電極層との積層構造からなる
   キャパシタを有する半導体装置の製造方法であって、 化学気相成長法を用いて第１電極層となるべき多結晶と
   アモルファスとの遷移状態にあるシリコン層を形成する
   工程と、 前記シリコン層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程とを
   備え、 前記シリコン層を形成する工程が、原料ガスとしてモノ
   シランガスを用い、形成温度560℃以上600℃以下、モノ
   シラン分圧10Pa以上50Pa以下の条件で化学気相成長させ
   ることにより、表面に100nm程度の凹凸を有するシリコ
   ン膜を形成する工程を含む、半導体装置の製造方法。
2. 【請求項２】半導体基板上にシリコン層からなる第１電
   極層と、誘電体層と、第２電極層との積層構造からなる
   キャパシタを有する半導体装置の製造方法であって、 前記半導体基板の上に不純物を含む多結晶シリコン層を
   形成する工程と、 前記多結晶シリコン層の表面上に化学気相成長法を用い
   て多結晶とアモルファスとの遷移状態にあるシリコン層
   を形成する工程と、 前記シリコン層の表面に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程と、 少なくとも前記シリコン層が形成された前記半導体基板
   を高温度下に保持する工程とを備え、 前記シリコン層を形成する工程が、原料ガスとしてモノ
   シランガスを用い、形成温度560℃以上600℃以下、モノ
   シラン分圧10Pa以上50Pa以下の条件で化学気相成長させ
   ることにより、表面に100nm程度の凹凸を有するシリコ
   ン膜を形成する工程を含む、半導体装置の製造方法。
3. 【請求項３】半導体基板上にシリコン層からなる第１電
   極層と、誘電体層と、第２電極層との積層構造からなる
   キャパシタを有する半導体装置の製造方法であって、 前記半導体基板の上に化学気相成長法を用いて多結晶と
   アモルファスとの遷移状態にあるシリコン層を形成する
   工程と、 前記シリコン層の表面上に不純物を含む多結晶シリコン
   層を形成する工程と、 前記多結晶シリコン層の表面上に誘電体層を形成する工
   程と、 前記誘電体層の表面上に第２電極層を形成する工程と、 少なくとも前記シリコン層および前記多結晶シリコン層
   が形成された前記半導体基板を高温度下に保持する工程
   とを備え、 前記シリコン層を形成する工程が、原料ガスとしてモノ
   シランガスを用い、形成温度560℃以上600℃以下、モノ
   シラン分圧10Pa以上50Pa以下の条件で化学気相成長させ
   ることにより、表面に100nm程度の凹凸を有するシリコ
   ン膜を形成する工程を含む、半導体装置の製造方法。
4. 【請求項４】主表面を有し、この主表面に第１導電型の
   不純物領域が形成された第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
   に達する開口を有する絶縁層と、 前記不純物領域の表面および前記絶縁層上に形成された
   シリコン層からなる第１電極層と、 前記第１電極層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成された第２の電極層とを備
   え、 前記第１電極層は、芯となるシリコン膜と、該シリコン
   膜の表面上に、多結晶とアモルファスとの遷移状態とな
   る条件で化学気相成長させることにより形成された、表
   面に100nm程度の凹凸を含む凹凸面を有する他のシリコ
   ン膜とを含む、半導体装置。