JP2721927B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2721927B2 JP2721927B2 JP2083049A JP8304990A JP2721927B2 JP 2721927 B2 JP2721927 B2 JP 2721927B2 JP 2083049 A JP2083049 A JP 2083049A JP 8304990 A JP8304990 A JP 8304990A JP 2721927 B2 JP2721927 B2 JP 2721927B2
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- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ＜本発明の産業上の利用分野＞ 本発明は発振信号を参照信号に同期させるPLL回路に
関する。
関する。
＜従来技術と解決すべき課題＞ PLL回路は、各種の周波数シンセサイザ、復調器等に
応用されており、例えば、第５図に示す構成を備えてい
る。
応用されており、例えば、第５図に示す構成を備えてい
る。
即ち、電圧制御発振器（以下VCOと記す）１からの発
振信号は基準となる参照信号とともに位相比較器２に入
力され、その誤差信号が直流増幅器３で増幅されてルー
プフィルタ４に入力され、ループフィルタ４からの制御
信号によりVCO1の周波数および位相は参照信号と同期す
る方向に制御される。
振信号は基準となる参照信号とともに位相比較器２に入
力され、その誤差信号が直流増幅器３で増幅されてルー
プフィルタ４に入力され、ループフィルタ４からの制御
信号によりVCO1の周波数および位相は参照信号と同期す
る方向に制御される。
このため、発振信号の周波数Foは参照信号の周波数Fr
に同期した状態でその周波数変化に追従する。
に同期した状態でその周波数変化に追従する。
この種のPLL回路でVCO1の発振周波数を広帯域に変化
させる場合、VCO1自身の電圧対自走周波数特性（以下VF
特性と記す）の傾きが全帯域で一定であることが望まし
い。
させる場合、VCO1自身の電圧対自走周波数特性（以下VF
特性と記す）の傾きが全帯域で一定であることが望まし
い。
ところが、一般にVCOのVF特性は第６図に示すよう
に、高域側ほど傾きが小さくなる傾向を有しており、そ
の制御電圧の微小な変化に対する利得係数（dF/dV）は
第７図に示すように周波数領域によって変化する。
に、高域側ほど傾きが小さくなる傾向を有しており、そ
の制御電圧の微小な変化に対する利得係数（dF/dV）は
第７図に示すように周波数領域によって変化する。
このままの状態でPLLループを構成した場合、ループ
ゲインが周波数領域によって大きく変化することにな
り、ループ応答特性等を最適化することができない。
ゲインが周波数領域によって大きく変化することにな
り、ループ応答特性等を最適化することができない。
このため、従来では各周波数領域毎に直流増幅器３の
利得を外部から可変（第５図に示しているように入力抵
抗Riに対する期間抵抗Rfの大きさを変える）して、VCO1
の見かけ上の利得係数が一定となるように補正してい
る。
利得を外部から可変（第５図に示しているように入力抵
抗Riに対する期間抵抗Rfの大きさを変える）して、VCO1
の見かけ上の利得係数が一定となるように補正してい
る。
しかしながら、このように直流増幅器３による補正回
路を有する広帯域なPLL回路では、高域周波数側でのSSB
位相雑音を十分に抑圧できないという問題があった。
路を有する広帯域なPLL回路では、高域周波数側でのSSB
位相雑音を十分に抑圧できないという問題があった。
以下、この問題について説明する。
一般に、VCO自身のSSB位相雑音特性は、キャリア周波
数を中心として所定の広がりを有しており、第８図のよ
うにキャリア周波数がF1のときの特性（イ）と2F1のと
きの特性（ロ）とでは6dBの差をもつことが知られてい
る。
数を中心として所定の広がりを有しており、第８図のよ
うにキャリア周波数がF1のときの特性（イ）と2F1のと
きの特性（ロ）とでは6dBの差をもつことが知られてい
る。
この裸特性のVCOを前記PLLループで制御する場合、例
えばオフセット周波数（キャリア周波数からの偏差）10
kHzで−120dBc/Hzの位相雑音をキャリア周波数F1で実現
するためには20dBのループゲインを必要とし、このルー
プゲインが確保されているときの出力信号のSSB位相雑
音は、同図の（ハ）のように抑圧される。
えばオフセット周波数（キャリア周波数からの偏差）10
kHzで−120dBc/Hzの位相雑音をキャリア周波数F1で実現
するためには20dBのループゲインを必要とし、このルー
プゲインが確保されているときの出力信号のSSB位相雑
音は、同図の（ハ）のように抑圧される。
ところが、前記のような直流増幅器３では、第９図に
示すように利得が高くなる程カットオフ周波数が低下し
てしまい、利得係数の補正のために高い利得が必要な周
波数領域で十分な利得が得られず、キャリア周波数2F1
のときに必要な26dBのループゲインを実現することが困
難になる。
示すように利得が高くなる程カットオフ周波数が低下し
てしまい、利得係数の補正のために高い利得が必要な周
波数領域で十分な利得が得られず、キャリア周波数2F1
のときに必要な26dBのループゲインを実現することが困
難になる。
このため、キャリア周波数が高い場合の位相雑音は第
８図の（ニ）に示すようにオフセット周波数の高域周波
数側（この場合100kHz以上）で抑圧されないで、信号の
純度が著しく低下してしまう。
８図の（ニ）に示すようにオフセット周波数の高域周波
数側（この場合100kHz以上）で抑圧されないで、信号の
純度が著しく低下してしまう。
本発明は、この課題を解決して、高純度な信号を広帯
域に出力できるPLL回路を提供することを目的としてい
る。
域に出力できるPLL回路を提供することを目的としてい
る。
＜課題を解決するための手段＞ 前記課題を解決するために、本発明のPLL回路は、 制御信号により所定周波数範囲にわたって発振周波数
が可変される発振器（21）と、該発振器からの信号と参
照信号との位相を比較し、その位相差に対応する誤差信
号を出力する位相比較器（22）と、該位相比較器からの
誤差信号を制御信号として前記発振器に与えるループフ
ィルタ（24）とを備え、前記発振器の出力信号を前記参
照信号に位相同期させるPLL回路において、 前記位相比較器とループフィルタとの間に挿入され、
前記位相比較器が出力する誤差信号を積分して前記ルー
プフィルタに出力する積分器（23）と、 受動素子からなり前記位相比較器が出力する誤差信号
の交流成分のみを前記制御信号に加えて前記発振器に入
力する交流結合回路（30）と、 利得補正用の抵抗と位相補償用のコンデンサとを並列
接続してなる複数の並列回路と、該複数の並列回路を選
択的に組合せて前記交流結合回路の交流成分の信号経路
に挿入するためのスイッチとからなる補正回路（31）
と、 前記発振器の前記交流成分に対する利得係数が前記所
定周波数範囲の全域にわたってほぼ均一となりSSB位相
雑音が一定レベルに抑圧されるように、前記発振器の発
振周波数に応じて前記補正回路のスイッチを開閉制御す
る制御回路（10）とを備えている。
が可変される発振器（21）と、該発振器からの信号と参
照信号との位相を比較し、その位相差に対応する誤差信
号を出力する位相比較器（22）と、該位相比較器からの
誤差信号を制御信号として前記発振器に与えるループフ
ィルタ（24）とを備え、前記発振器の出力信号を前記参
照信号に位相同期させるPLL回路において、 前記位相比較器とループフィルタとの間に挿入され、
前記位相比較器が出力する誤差信号を積分して前記ルー
プフィルタに出力する積分器（23）と、 受動素子からなり前記位相比較器が出力する誤差信号
の交流成分のみを前記制御信号に加えて前記発振器に入
力する交流結合回路（30）と、 利得補正用の抵抗と位相補償用のコンデンサとを並列
接続してなる複数の並列回路と、該複数の並列回路を選
択的に組合せて前記交流結合回路の交流成分の信号経路
に挿入するためのスイッチとからなる補正回路（31）
と、 前記発振器の前記交流成分に対する利得係数が前記所
定周波数範囲の全域にわたってほぼ均一となりSSB位相
雑音が一定レベルに抑圧されるように、前記発振器の発
振周波数に応じて前記補正回路のスイッチを開閉制御す
る制御回路（10）とを備えている。
＜作用＞ このように構成したため本発明のPLL回路では、位相
比較器から出力される誤差信号の交流成分が、発振器の
発振周波数の帯域に応じて補正されて発振器に加えら
れ、発振器の交流成分に対する利得係数が所定周波数範
囲の全域にわたってほぼ均一となる。
比較器から出力される誤差信号の交流成分が、発振器の
発振周波数の帯域に応じて補正されて発振器に加えら
れ、発振器の交流成分に対する利得係数が所定周波数範
囲の全域にわたってほぼ均一となる。
＜本発明の実施例＞ 以下、図面に基づいて本発明の一実施例を説明する。
第１図は本発明のPLL回路を用いた周波数シンセサイ
ザの構成を示すブロック図である。
ザの構成を示すブロック図である。
10はPLL回路20からの出力周波数を決定するための周
波数制御回路であり、後述する周波数粗調回路25に対す
る分周比の切換えおよび補正回路31の切換えを行う。
波数制御回路であり、後述する周波数粗調回路25に対す
る分周比の切換えおよび補正回路31の切換えを行う。
PLL回路20のVCO21は前述したVCO1と同様に第６図、第
７図に示した特性を有しているものとする。
７図に示した特性を有しているものとする。
VCO21の発振出力と参照信号はミキサ型の位相比較器2
2に入力されている。この参照信号は、周波数制御回路1
0に設定されている周波数データに等しい周波数Frの信
号を発生する他回路から入力される。
2に入力されている。この参照信号は、周波数制御回路1
0に設定されている周波数データに等しい周波数Frの信
号を発生する他回路から入力される。
23は、位相比較器22の誤差信号を積分して直流電圧を
出力する積分器であり、演算増幅器による積分回路で構
成されている。
出力する積分器であり、演算増幅器による積分回路で構
成されている。
24は、このPLL回路20のループ応答特性を決定するラ
グリード型のループフィルタであり、VCO21に対する制
御電圧を出力する。
グリード型のループフィルタであり、VCO21に対する制
御電圧を出力する。
周波数粗調回路25は、指定された周波数FrにVCO21の
発振周波数を粗調するための回路であり、VCO21の出力
を分周器26で分周し、その分周出力と基準信号（周波数
Fz）とを周波数比較器27へ入力して、両者の周波数差
が、所定値以下となるように積分器23の出力を充放電制
御している。
発振周波数を粗調するための回路であり、VCO21の出力
を分周器26で分周し、その分周出力と基準信号（周波数
Fz）とを周波数比較器27へ入力して、両者の周波数差
が、所定値以下となるように積分器23の出力を充放電制
御している。
30は、位相比較器22とループフィルタ24の間をコンデ
ンサ（C2、C3）結合して位相比較器22の誤差信号に含ま
れる交流信号成分のみをループフィルタ24を介してVCO2
1に伝達する交流結合回路であり、コンデンサC2、C3の
間には、ループ内におけるVCO21の交流成分に対する利
得係数を均一に補正するための補正回路31が設けられて
いる。
ンサ（C2、C3）結合して位相比較器22の誤差信号に含ま
れる交流信号成分のみをループフィルタ24を介してVCO2
1に伝達する交流結合回路であり、コンデンサC2、C3の
間には、ループ内におけるVCO21の交流成分に対する利
得係数を均一に補正するための補正回路31が設けられて
いる。
この補正回路31の切換えは、周波数制御回路10によっ
てなされ、例えば所望周波数Frが第６図でFaからFbの範
囲に設定されている場合には両スイッチSb、Scとも開い
たままで、FbからFcの範囲ではスイッチSbが閉じられ、
FcからFdの範囲ではスイッチSb、Scがともに閉じられ
る。
てなされ、例えば所望周波数Frが第６図でFaからFbの範
囲に設定されている場合には両スイッチSb、Scとも開い
たままで、FbからFcの範囲ではスイッチSbが閉じられ、
FcからFdの範囲ではスイッチSb、Scがともに閉じられ
る。
各抵抗値RaRb、RaRbRcは、第２図に示すように
VCO21の上限および下限付近の交流信号成分に対する利
得係数が中央部と同一になる値に設定されている。
VCO21の上限および下限付近の交流信号成分に対する利
得係数が中央部と同一になる値に設定されている。
また、この各抵抗Ra、Rb、Rcに並列接続されたコンデ
ンサCa、Cb、Ccは、ループ内の位相を安定させるための
位相補償用のコンデンサである。
ンサCa、Cb、Ccは、ループ内の位相を安定させるための
位相補償用のコンデンサである。
なお、この交流結合回路30の交流信号の通過特性は、
第３図に（ホ）で示した積分器23側の通過特性に対して
同図の（ヘ）に示すようにより高域側の交流成分を通す
ように各コンデンサC1、C2、C3の値が決められている。
第３図に（ホ）で示した積分器23側の通過特性に対して
同図の（ヘ）に示すようにより高域側の交流成分を通す
ように各コンデンサC1、C2、C3の値が決められている。
したがって、位相比較器とループフィルタ24との間の
信号通過帯域は、積分器23側のカットオフ周波数を越え
た広い範囲にわたってほぼ一定となる（同図（ト））。
信号通過帯域は、積分器23側のカットオフ周波数を越え
た広い範囲にわたってほぼ一定となる（同図（ト））。
次に、この周波数シンセサイザの動作について説明す
る。周波数制御回路10に対して周波数Fr（例えばFc＜Fr
＜Fd）が設定されると、周波数粗調回路25の分周器26に
例えばFr＝Ｎ・Fzとなるような分周比Ｎが設定される。
る。周波数制御回路10に対して周波数Fr（例えばFc＜Fr
＜Fd）が設定されると、周波数粗調回路25の分周器26に
例えばFr＝Ｎ・Fzとなるような分周比Ｎが設定される。
このため、VCO21の周波数Foは強制的にFr近くの（Ｎ
−１）Fzから（Ｎ＋１）Fzの範囲に制御され、周波数Fr
の参照信号と位相比較器22で位相比較され、PLLループ
の引込みによって参照信号の周波数Frにロックされる。
−１）Fzから（Ｎ＋１）Fzの範囲に制御され、周波数Fr
の参照信号と位相比較器22で位相比較され、PLLループ
の引込みによって参照信号の周波数Frにロックされる。
なお、このとき、補正回路31のスイッチSb、Scがとも
にオンするため、ループ内におけるVCO21の交流信号成
分に対する見かけ上の利得係数が抵抗Ra、Rb、Rcの並列
抵抗値（RaRbRc）によって増大し、中央領域と同等
に補正される（第２図）。
にオンするため、ループ内におけるVCO21の交流信号成
分に対する見かけ上の利得係数が抵抗Ra、Rb、Rcの並列
抵抗値（RaRbRc）によって増大し、中央領域と同等
に補正される（第２図）。
この利得係数は、積分器23側の直流ループの特性に左
右されず交流結合回路30側の交流ループによりオフセッ
ト周波数に対して広帯域にわたってほぼ一定であり、第
４図に示すように１オクターブ以上変化するVCO21の自
走時におけるSSB位相雑音特性（イ）、（ロ）は、
（ハ）に示すように、ともに十分且つ一定レベルに抑圧
され、高純度な信号が出力されることになる。
右されず交流結合回路30側の交流ループによりオフセッ
ト周波数に対して広帯域にわたってほぼ一定であり、第
４図に示すように１オクターブ以上変化するVCO21の自
走時におけるSSB位相雑音特性（イ）、（ロ）は、
（ハ）に示すように、ともに十分且つ一定レベルに抑圧
され、高純度な信号が出力されることになる。
＜本発明の他の実施例＞ なお、前記実施例では、UCO21のVF特性に応じて３つ
の補正抵抗Ra、Rb、Rcを用いていたが、これは、実際の
VCOのVF特性を３つの折線で近似したものであり、より
細かく利得係数の補正を行う場合には、さらに周波数領
域を細分化してそれぞれの領域毎抵抗の切換えを行えば
よい。
の補正抵抗Ra、Rb、Rcを用いていたが、これは、実際の
VCOのVF特性を３つの折線で近似したものであり、より
細かく利得係数の補正を行う場合には、さらに周波数領
域を細分化してそれぞれの領域毎抵抗の切換えを行えば
よい。
また、その切換方法についても前記実施例のように並
列に抵抗を接続しないで、それぞれの周波数領域毎に独
立した抵抗を接続するようにしてもよい。
列に抵抗を接続しないで、それぞれの周波数領域毎に独
立した抵抗を接続するようにしてもよい。
また、前記実施例ではループフィルタとしてラグリー
ド型のフィルタを用いていたが他の形式のフィルタを用
いてもよい。
ド型のフィルタを用いていたが他の形式のフィルタを用
いてもよい。
また、前記実施例では、参照信号の周波数にVCO21の
出力を同期させるために周波数粗調回路25を用いていた
が、これは本発明に必要な構成ではなく他の方式を用い
てもよい。
出力を同期させるために周波数粗調回路25を用いていた
が、これは本発明に必要な構成ではなく他の方式を用い
てもよい。
また、前記実施例では、VCO21の出力を直接位相比較
器22に入力していたが、VCO21の出力をヘテロダイン変
換して位相比較器22に入力するPLL回路についても本発
明を同様に適用することができる。
器22に入力していたが、VCO21の出力をヘテロダイン変
換して位相比較器22に入力するPLL回路についても本発
明を同様に適用することができる。
＜本発明の効果＞ 以上説明したように、本発明のPLL回路は、位相比較
器から出力される誤差信号を積分器で積分してループフ
ィルタに与えるとともに、誤差信号の交流成分を受動素
子からなる交流結合回路を介して発振器へ与え、その交
流結合回路の利得を利得補正用の抵抗と位相補償用のコ
ンデンサとを並列接続してなる複数の並列回路を、発振
器の発振周波数の帯域に応じて選択的に組合せて交流結
合回路に挿入することにより、発振器の交流成分に対す
る利得係数が発振器の周波数可変範囲の全域にわたって
ほぼ均一となるようにしている。
器から出力される誤差信号を積分器で積分してループフ
ィルタに与えるとともに、誤差信号の交流成分を受動素
子からなる交流結合回路を介して発振器へ与え、その交
流結合回路の利得を利得補正用の抵抗と位相補償用のコ
ンデンサとを並列接続してなる複数の並列回路を、発振
器の発振周波数の帯域に応じて選択的に組合せて交流結
合回路に挿入することにより、発振器の交流成分に対す
る利得係数が発振器の周波数可変範囲の全域にわたって
ほぼ均一となるようにしている。
このため、オフセット周波数に対するSSB位相雑音抑
制帯域を、系全体のループゲインが一様な状態で容易に
広帯域化することができ、広い周波数可変範囲にわたっ
てループの応答が最適化された高純度な信号を出力する
ことができる。
制帯域を、系全体のループゲインが一様な状態で容易に
広帯域化することができ、広い周波数可変範囲にわたっ
てループの応答が最適化された高純度な信号を出力する
ことができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は、一実施例の要部の特性を示す図、
第４図は一実施例による雑音抑圧を説明する図である。 第５図は従来回路を示すブロック図、第６図、第７図は
VCOの一般的な特性を示す図である。 第８図は従来回路による雑音抑圧を説明する図、第９図
は従来回路の要部の特性を示す図である。 20……PLL回路、21……VCO、22……位相比較器、23……
積分器、24……ループフィルタ、25……周波数粗調回
路、30……交流結合回路、31……補正回路。
２図および第３図は、一実施例の要部の特性を示す図、
第４図は一実施例による雑音抑圧を説明する図である。 第５図は従来回路を示すブロック図、第６図、第７図は
VCOの一般的な特性を示す図である。 第８図は従来回路による雑音抑圧を説明する図、第９図
は従来回路の要部の特性を示す図である。 20……PLL回路、21……VCO、22……位相比較器、23……
積分器、24……ループフィルタ、25……周波数粗調回
路、30……交流結合回路、31……補正回路。
Claims (1)
- 【請求項１】制御信号により所定周波数範囲にわたって
発振周波数が可変される発振器（21）と、該発振器から
の信号と参照信号との位相を比較し、その位相差に対応
する誤差信号を出力する位相比較器（22）と、該位相比
較器からの誤差信号を制御信号として前記発振器に与え
るループフィルタ（24）とを備え、前記発振器の出力信
号を前記参照信号に位相同期させるPLL回路において、 前記位相比較器とループフィルタとの間に挿入され、前
記位相比較器が出力する誤差信号を積分して前記ループ
フィルタに出力する積分器（23）と、 受動素子からなり前記位相比較器が出力する誤差信号の
交流成分のみを前記制御信号に加えて前記発振器に入力
する交流結合回路（30）と、 利得補正用の抵抗と位相補償用のコンデンサとを並列接
続してなる複数の並列回路と、該複数の並列回路を選択
的に組合せて前記交流結合回路の交流成分の信号経路に
挿入するためのスイッチとからなる補正回路（31）と、 前記発振器の前記交流成分に対する利得係数が前記所定
周波数範囲の全域にわたってほぼ均一となりSSB位相雑
音が一定レベルに抑圧されるように、前記発振器の発振
周波数に応じて前記補正回路のスイッチを開閉制御する
制御回路（10）とを備えたことを特徴とするPLL回路。
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083049A JP2721927B2 (ja) | 1990-03-30 | 1990-03-30 | Ｐｌｌ回路 |
| US07/570,048 US5122763A (en) | 1989-08-25 | 1990-08-20 | Frequency snythesizer for implementing generator of highly pure signals and circuit devices, such as vcq, bll and sg, used therein |
| DE69031134T DE69031134T2 (de) | 1989-08-25 | 1990-08-24 | Phasenregelkreisschaltung |
| EP93117167A EP0583800B1 (en) | 1989-08-25 | 1990-08-24 | A voltage controlled oscillator |
| EP90116261A EP0414260B1 (en) | 1989-08-25 | 1990-08-24 | Frequency synthesizer for implementing generator of highly pure signals and circuit devices, such as VCO, PLL and SG, used therein |
| DE69031738T DE69031738T2 (de) | 1989-08-25 | 1990-08-24 | Spannungsgesteuerter Oszillator |
| DE69033013T DE69033013T2 (de) | 1989-08-25 | 1990-08-24 | Signalgenerator zur Verwendung in einem Frequenzsynthetisierer |
| EP93117197A EP0583804B1 (en) | 1989-08-25 | 1990-08-24 | A phase locked loop circuit |
| DE69030794T DE69030794T2 (de) | 1989-08-25 | 1990-08-24 | Frequenzsynthetisierer für einen Generator zur Erzeugung von Signalen hoher Reinheit sowie dazugehörige Schaltungselemente wie VCO, PLL und Signalgenerator |
| EP93117188A EP0583802B1 (en) | 1989-08-25 | 1990-08-24 | A signal generator suitable for use in a frequency synthesizer |
| EP93117172A EP0583801A1 (en) | 1989-08-25 | 1990-08-24 | A phase locked loop circuit including a frequency detection function |
| US07/727,840 US5254955A (en) | 1989-08-25 | 1991-07-09 | Advanced phase locked loop circuit |
| US07/727,839 US5160902A (en) | 1989-08-25 | 1991-07-09 | Voltage controlled oscillator with controlled capacitance ratio in positive feedback loop to broaden bandwidth |
| US07/767,012 US5218313A (en) | 1989-08-25 | 1991-09-27 | Frequency synthesizer for implementing generator of highly pure signals and circuit devices, such as VCO, PLL and SG used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083049A JP2721927B2 (ja) | 1990-03-30 | 1990-03-30 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283820A JPH03283820A (ja) | 1991-12-13 |
| JP2721927B2 true JP2721927B2 (ja) | 1998-03-04 |
Family
ID=13791342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083049A Expired - Fee Related JP2721927B2 (ja) | 1989-08-25 | 1990-03-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721927B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6952644B2 (ja) | 2018-05-14 | 2021-10-20 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138127A (ja) * | 1983-01-28 | 1984-08-08 | Nec Corp | 位相制御発振回路 |
| JPS61224641A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 周波数安定化回路 |
-
1990
- 1990-03-30 JP JP2083049A patent/JP2721927B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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