JPS63254525A - 除算装置 - Google Patents
除算装置Info
- Publication number
- JPS63254525A JPS63254525A JP62089457A JP8945787A JPS63254525A JP S63254525 A JPS63254525 A JP S63254525A JP 62089457 A JP62089457 A JP 62089457A JP 8945787 A JP8945787 A JP 8945787A JP S63254525 A JPS63254525 A JP S63254525A
- Authority
- JP
- Japan
- Prior art keywords
- multiplication
- divisor
- arithmetic
- register
- dividend
- Prior art date
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- Pending
Links
- 238000004364 calculation method Methods 0.000 abstract description 29
- 230000014509 gene expression Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011410 subtraction method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、浮動小数点演算形式の乗算器、算術論理演算
器及び固定小数点二乗演算器を用いて収束型除算を実行
する除算装置に関するものである。
器及び固定小数点二乗演算器を用いて収束型除算を実行
する除算装置に関するものである。
従来の技術
従来の除算装置として、例えば特開昭61−20132
7号公報があるが、収束型除算法というのは、 Q=ム/B ・・・・・・・・・・・・・・・・・
・・・・(1)と表わし、Qは商、Aは被除数、Bは除
数とする。
7号公報があるが、収束型除算法というのは、 Q=ム/B ・・・・・・・・・・・・・・・・・
・・・・(1)と表わし、Qは商、Aは被除数、Bは除
数とする。
ここでBが2 ≦B〈1に正規化されているとするとB
=−+−XとしてXを求め(1)式を変形すると次の様
になる。
=−+−XとしてXを求め(1)式を変形すると次の様
になる。
・・・・・・・・・・・・・・・・・・・・・(2)と
表わせる。ここで分母は(I X 52 ) とな
り、o (X < 2−1 ・・・・・・・・
・・・・・・・・・・・・・・・・・・・(3)より
0(X32(2” ・・・・・・・・・・・・・・
・・・・・・・・・・・・・(4)となり仮数部データ
が32ピツト以下の場合(1152)中1 と表わせ、
従って商Qは次の様に表わされる。
表わせる。ここで分母は(I X 52 ) とな
り、o (X < 2−1 ・・・・・・・・
・・・・・・・・・・・・・・・・・・・(3)より
0(X32(2” ・・・・・・・・・・・・・・
・・・・・・・・・・・・・(4)となり仮数部データ
が32ピツト以下の場合(1152)中1 と表わせ、
従って商Qは次の様に表わされる。
Q=A・ (1+x)(1+x2)(1+x4)(1+
x8)(1+x16)・・・・・・(5)ここでX(、
=1−B 被除数AO= Aとし、(5)式を変形す
ると、 Q= (Ao +Ao 4o)(1+Xo2)(1+X
o’)(1+Xo8)(1+xo16) ・
・・・・・・・・・・・・・・・・・・・・・・・・・
・(6)A+ =Ao+Ao Xo 、 Xt =X
oとすると(6)式はQ= (A1+A+ 41)(1
+X+2)(1+X1’)(1+X+8)”47)とな
る。つまシ、(5)式は次の様な順化式で表わされる。
x8)(1+x16)・・・・・・(5)ここでX(、
=1−B 被除数AO= Aとし、(5)式を変形す
ると、 Q= (Ao +Ao 4o)(1+Xo2)(1+X
o’)(1+Xo8)(1+xo16) ・
・・・・・・・・・・・・・・・・・・・・・・・・・
・(6)A+ =Ao+Ao Xo 、 Xt =X
oとすると(6)式はQ= (A1+A+ 41)(1
+X+2)(1+X1’)(1+X+8)”47)とな
る。つまシ、(5)式は次の様な順化式で表わされる。
除算装置内では、(9)(101式の演算をくシ返し行
なうこととなる。ここで演算回数nは、除数又は、被除
数の仮数部データ語長から決定される演算回数を示す。
なうこととなる。ここで演算回数nは、除数又は、被除
数の仮数部データ語長から決定される演算回数を示す。
所定の演算回数を行なった演算結果Anが商Qとなる。
又、その他の除算演算回路の実施例としては、カイ ワ
ング著堀越他訳「コンピュータの高速演算方式」近代科
学柱(昭59 9 1)P251〜P283に示される
ような、シフト減算をくシ返す事により1マシンサイク
ルで商を求める回路等がある。
ング著堀越他訳「コンピュータの高速演算方式」近代科
学柱(昭59 9 1)P251〜P283に示される
ような、シフト減算をくシ返す事により1マシンサイク
ルで商を求める回路等がある。
発明が解決しようとする問題点
しかしながら、上記収束型除算法では1回の除数、被除
数更新演算に(9)式(1(11式の様に2回乗算器に
よる演算が必要であシ、計2n回の乗算演算を行なわな
ければならなかった。又、(9)式に示される様に1回
の演算サイクル内に乗算と和算を行なう過程が存在した
。この様に従来の収束型の除算装置には高速化に問題が
あった。
数更新演算に(9)式(1(11式の様に2回乗算器に
よる演算が必要であシ、計2n回の乗算演算を行なわな
ければならなかった。又、(9)式に示される様に1回
の演算サイクル内に乗算と和算を行なう過程が存在した
。この様に従来の収束型の除算装置には高速化に問題が
あった。
又、シフト減算方式の除算演算回路では、乗算器の様に
Boothのアルゴリズムの様な演算速度を早めたシ、
回路縮少の手段がなく、大規模で演算速度が遅くなると
いう問題点を有していた。
Boothのアルゴリズムの様な演算速度を早めたシ、
回路縮少の手段がなく、大規模で演算速度が遅くなると
いう問題点を有していた。
本発明は、かかる点に鑑み、乗算器及び固定小数点二乗
回路(又は固定小数点乗算器)を用いる事により高速の
除算装置を提供する事を目的とするものである。
回路(又は固定小数点乗算器)を用いる事により高速の
除算装置を提供する事を目的とするものである。
問題点を解決するための手段
本発明は、除数または乗算係数を格納する第1のレジス
タと、この第1のレジスタの出力を一方の入力とする第
1のセレクタと、前記第1のレジスタの出力を一方の入
力とする算術論理手段と、この算術論理手段の出力を一
方の入力とする第2のセレクタと、この第2のセレクタ
の他方の入力と結合される浮動小数点乗算演算を行なう
乗算手段と、前記第2のセレクタの出力を入力する第2
のレジスタと第1のレジスタを有し、前記第1のセレク
タの出力を一方の入力とする乗算手段と固定小数点二乗
演算を行なう二乗手段とを有し、この二乗手段の出力は
前記第1のセレクタの他方の入力と結合して、前記第2
のレジスタの出力が前記乗算手段の他方の入力と前記算
術論理手段の他方の入力と結合し、制御手段によシ前記
乗算手段と二乗手段、算術論理手段及び第1第2のセレ
クタを制御し、収束型除算を行なう除算装置である。
タと、この第1のレジスタの出力を一方の入力とする第
1のセレクタと、前記第1のレジスタの出力を一方の入
力とする算術論理手段と、この算術論理手段の出力を一
方の入力とする第2のセレクタと、この第2のセレクタ
の他方の入力と結合される浮動小数点乗算演算を行なう
乗算手段と、前記第2のセレクタの出力を入力する第2
のレジスタと第1のレジスタを有し、前記第1のセレク
タの出力を一方の入力とする乗算手段と固定小数点二乗
演算を行なう二乗手段とを有し、この二乗手段の出力は
前記第1のセレクタの他方の入力と結合して、前記第2
のレジスタの出力が前記乗算手段の他方の入力と前記算
術論理手段の他方の入力と結合し、制御手段によシ前記
乗算手段と二乗手段、算術論理手段及び第1第2のセレ
クタを制御し、収束型除算を行なう除算装置である。
作用
本発明は前記した構成により収束型除算を行なう。
使用する演算データがケチ表現を使用したフォーマット
の場合は、乗算器では常に入力データM(0<Mく1
)に対して(1+M)で乗算が行なわれる。従って、(
9)式に於ける(1+xn−1)の演算が不用となシ、
1回の演算で乗算と和算が行なわれる。また、(1[1
1式の二乗計算においては固定小数点の演算に関しても
、まず第1のレジスタに格納された除数と第2のレジス
タに格納された被除数を前記算術論理手段(以下ムLU
)に入力し、除数及び被除数の指数部を更新し、除数の
仮数部を(9)式で用いるXになる様に変換する。その
後変換された除数及び被除数の格納された第1及び第2
のレジスタの値を用い(9)式の演算を前記乗算器で口
0式の固定小数点の演算を二乗器で行なうことによシ演
算を逐次性ない、9回の乗算回数で商が求まり従来のも
のの半分の乗算回数で演算が行なえ、シフト減算方式の
除算回路より、比較的小さく演算速度の速い二乗手段を
用いる事によシ、前記従来の問題点が解決できる。
の場合は、乗算器では常に入力データM(0<Mく1
)に対して(1+M)で乗算が行なわれる。従って、(
9)式に於ける(1+xn−1)の演算が不用となシ、
1回の演算で乗算と和算が行なわれる。また、(1[1
1式の二乗計算においては固定小数点の演算に関しても
、まず第1のレジスタに格納された除数と第2のレジス
タに格納された被除数を前記算術論理手段(以下ムLU
)に入力し、除数及び被除数の指数部を更新し、除数の
仮数部を(9)式で用いるXになる様に変換する。その
後変換された除数及び被除数の格納された第1及び第2
のレジスタの値を用い(9)式の演算を前記乗算器で口
0式の固定小数点の演算を二乗器で行なうことによシ演
算を逐次性ない、9回の乗算回数で商が求まり従来のも
のの半分の乗算回数で演算が行なえ、シフト減算方式の
除算回路より、比較的小さく演算速度の速い二乗手段を
用いる事によシ、前記従来の問題点が解決できる。
実施例
本発明は収束型除算法に基づき構成されている。
基本的演算法は式(1)〜01)に示した様になるが、
ここでは演算データの形式をケチ表現、例えばEEEI
Cのフォーマットに基いた第3図のデータを使用した場
合の演算方式を述べる。
ここでは演算データの形式をケチ表現、例えばEEEI
Cのフォーマットに基いた第3図のデータを使用した場
合の演算方式を述べる。
Q=人/B ・・・・・・・・・・・・・・
・・・・・・・t131と表わし、Qは商、人は被除数
、Bは除数とする。
・・・・・・・t131と表わし、Qは商、人は被除数
、Bは除数とする。
今データ形式を第3図の様に考えると、つまり、
となる。00式の様に表わすことにより、除数の仮数部
は2 ’(OjMa(1となり(1)〜(111式の様
な収束法による演算が可能になる。ここで1−〇、1M
B−〇、rと表わすと、G印式は次の様に変形できる。
は2 ’(OjMa(1となり(1)〜(111式の様
な収束法による演算が可能になる。ここで1−〇、1M
B−〇、rと表わすと、G印式は次の様に変形できる。
・・・・・・・・・・・・・・・・・・・・・・・・(
171仮数部データが32ビツト以下の場合I X5
2−!;−1と表わされるので(171式は次の様に表
わされる。
171仮数部データが32ビツト以下の場合I X5
2−!;−1と表わされるので(171式は次の様に表
わされる。
Q = 11MaX(1+o、r)(1+(o、r)2
)(1+(o、r)4)又、指数部の演算については 2FA/2FB+1= 2FA−(Fa+1)= 2F
A+FB 、、、、、、(19)と計算できる。
)(1+(o、r)4)又、指数部の演算については 2FA/2FB+1= 2FA−(Fa+1)= 2F
A+FB 、、、、、、(19)と計算できる。
ここで九はFBの1の補数を表わす。
又、(181式を(8)〜(111式の様な順化式で表
わすと次の様に表わせる。
わすと次の様に表わせる。
ここでnは仮数部データ長から決定される値であわ、例
えば32ピツトの場合n=4となる。
えば32ピツトの場合n=4となる。
ところで乗算器ではI EEF、の演算データ形式等の
ケチ表現に対応しているためQ、rのデータが入力され
ても1.rの形式で乗算を行なうこととなる。つまシ、
I21)式において(1+o、r)の演算が不用となる
。
ケチ表現に対応しているためQ、rのデータが入力され
ても1.rの形式で乗算を行なうこととなる。つまシ、
I21)式において(1+o、r)の演算が不用となる
。
又、■式の乗算は固定小数点の二乗演算であるため、同
じ乗算器を用いて演算すると固定小数点と浮動小数点の
演算のきりかえを行なわなくてはならない。そこで固定
小数点二乗器を導入すれば、固定小数点、浮動小数点の
演算が分離でき、又、121) 、■式の演算が同時に
行なえるため、従来の除算装置にくらべ乗算回数を半分
にへらすことができる。
じ乗算器を用いて演算すると固定小数点と浮動小数点の
演算のきりかえを行なわなくてはならない。そこで固定
小数点二乗器を導入すれば、固定小数点、浮動小数点の
演算が分離でき、又、121) 、■式の演算が同時に
行なえるため、従来の除算装置にくらべ乗算回数を半分
にへらすことができる。
これを本発明の基本概念として、本発明の実施例を第1
図を用いて説明する。第1図は本発明による除算装置の
一実施例を示すブロック図である。
図を用いて説明する。第1図は本発明による除算装置の
一実施例を示すブロック図である。
除算装置は浮動小数点乗算を行なう乗算器5゜1LU6
、仮数部の固定小数点二乗演算を行なう二乗器(又は
固定小数点乗算器)4.レジスタ2゜3、二乗器4又は
レジスタ2からのデータ入力を切り変えるセレクタ1.
ALU6又は乗算器5からのデータ入力を切9変えるセ
レクタ8各部を制御する制御部7から構成される。
、仮数部の固定小数点二乗演算を行なう二乗器(又は
固定小数点乗算器)4.レジスタ2゜3、二乗器4又は
レジスタ2からのデータ入力を切り変えるセレクタ1.
ALU6又は乗算器5からのデータ入力を切9変えるセ
レクタ8各部を制御する制御部7から構成される。
以上のように構成された本実施例の除算装置について第
1図、第2図を用いて、その動作を説明する。第2図は
演算の実行手順を示すフローチャートである。
1図、第2図を用いて、その動作を説明する。第2図は
演算の実行手順を示すフローチャートである。
まず、ステップのでレジスタ2とレジスタ2に格納され
た除数データB及び被除数データAをALU6に入力し
、被除数の指数部に除数の指数部の1の補数を那算し被
除数の指数部を更新し、セレクタ8を通りレジスタ3へ
設定される。ステツブ■ではALU6に除数を読み出し
除数の指数部を0にリセットし、除数の指数部を更新し
前記指数部の更新された除数の仮数部を1ビツト左ヘシ
フトし、MSBに1を立て、その結果の2の補数をレジ
スタ2に設定する。この結果が■式の0、roつまり乗
算係数となる。(ステップ■■はそれぞれt18) 、
側式に対応する。)次にステップ0ではレジスタ2よ
υ乗算係数0、rOを読み出し、セレクタ1を通じて乗
算器5に入力し、又レジスタ3より更新された被除数を
読み出し乗算器5に入力し、それらの積をレジスタ3に
更新された被除数として設定する。この時乗算係数0.
roは乗算器内では、工EEEの演算データ形式に対応
しているために1.rQの形式で乗算することになる。
た除数データB及び被除数データAをALU6に入力し
、被除数の指数部に除数の指数部の1の補数を那算し被
除数の指数部を更新し、セレクタ8を通りレジスタ3へ
設定される。ステツブ■ではALU6に除数を読み出し
除数の指数部を0にリセットし、除数の指数部を更新し
前記指数部の更新された除数の仮数部を1ビツト左ヘシ
フトし、MSBに1を立て、その結果の2の補数をレジ
スタ2に設定する。この結果が■式の0、roつまり乗
算係数となる。(ステップ■■はそれぞれt18) 、
側式に対応する。)次にステップ0ではレジスタ2よ
υ乗算係数0、rOを読み出し、セレクタ1を通じて乗
算器5に入力し、又レジスタ3より更新された被除数を
読み出し乗算器5に入力し、それらの積をレジスタ3に
更新された被除数として設定する。この時乗算係数0.
roは乗算器内では、工EEEの演算データ形式に対応
しているために1.rQの形式で乗算することになる。
つま930式での(1−4−o、ro)の演算が不用と
なる。又、乗算器5でこれらの乗算を行なっている時、
セレクタ1から出た乗算係数は、二乗器4に入力され仮
数部のみの二乗演算を行ないセレクタ1にもどる。この
時二乗器4では固定/J%数点演算を行なうため前記乗
算器6の様に(1+o、ro)の二乗とはならず0.r
Oの二乗が求まる。
なる。又、乗算器5でこれらの乗算を行なっている時、
セレクタ1から出た乗算係数は、二乗器4に入力され仮
数部のみの二乗演算を行ないセレクタ1にもどる。この
時二乗器4では固定/J%数点演算を行なうため前記乗
算器6の様に(1+o、ro)の二乗とはならず0.r
Oの二乗が求まる。
次に、ステップ■では、ステップ0で更新された被除数
をレジスタ3から読み出し乗算器5に入力し、又セレク
タ1Vi二乗器4からのデータを選択し、この更新され
た乗算係数を乗算器5に入力し、被除数との積を求める
。この時、同時に二乗器4では乗算係数0.roの更新
を行なう。
をレジスタ3から読み出し乗算器5に入力し、又セレク
タ1Vi二乗器4からのデータを選択し、この更新され
た乗算係数を乗算器5に入力し、被除数との積を求める
。この時、同時に二乗器4では乗算係数0.roの更新
を行なう。
以下、この乗算係数と被除数の更新を、仮数ビット数よ
り決定される回数だけ行ない、最終回のレジスタ3に格
納された被除数Amが求める商となる。(ステップ■) 以上のように本実施例によれば被除数及び乗算係数の更
新が1ステツプで実行する事ができる。
り決定される回数だけ行ない、最終回のレジスタ3に格
納された被除数Amが求める商となる。(ステップ■) 以上のように本実施例によれば被除数及び乗算係数の更
新が1ステツプで実行する事ができる。
なお、ステップ■で行なった指数部処理はステップ0〜
■中に並列に演算を行なってもよい。
■中に並列に演算を行なってもよい。
発明の詳細
な説明したように、本発明によれば、シフト減算方式の
除算回路よシ設計が容易で、回路規模が比較的小さく実
行速度の速い二乗回路“(第二の乗算器)を用いる事に
よシ、除算スピードを従来の収束法に比べ約半分にする
事ができ、除算スピードの高速化を実現できる。
除算回路よシ設計が容易で、回路規模が比較的小さく実
行速度の速い二乗回路“(第二の乗算器)を用いる事に
よシ、除算スピードを従来の収束法に比べ約半分にする
事ができ、除算スピードの高速化を実現できる。
第1図、第2図は本発明における実施例の除算装置のブ
ロック図及びフローチャート図、第3図は浮動小数点表
示のデータ形式図を示す。 1.8・・・・・・セレクタ、2.3・・・・・・レジ
スタ、4・・・・・・固定小数点二乗器、6・・・・・
・乗算器、6・・・・・・・・・ALU17・・・・・
・制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
ロック図及びフローチャート図、第3図は浮動小数点表
示のデータ形式図を示す。 1.8・・・・・・セレクタ、2.3・・・・・・レジ
スタ、4・・・・・・固定小数点二乗器、6・・・・・
・乗算器、6・・・・・・・・・ALU17・・・・・
・制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
Claims (1)
- すくなくとも、除数又は乗算係数を格納する第1のレジ
スタと、この第1のレジスタの第1の出力を一方の入力
とする第1のセレクタと、前記第1の出力を一方の入力
とする算術論理手段と、この算術論理手段の出力を一方
の入力とする第2のセレクタと、この第2のセレクタの
他方の入力と結合される浮動小数点乗算演算を行なう乗
算手段と、前記第2のセレクタの出力を第1の入力とす
る第2のレジスタと、前記第1のレジスタを有し、前記
第1のセレクタの出力を一方の入力とする前記乗算手段
と固定小数点二乗演算を行なう二乗手段とを有し、この
二乗手段の出力は、前記第1のセレクタの他方の入力と
結合して、前記第2のレジスタの出力が前記乗算手段の
他方の入力と前記算術論理手段の他方の入力と結合し、
制御手段により前記乗算手段、前記二乗手段、前記算術
論理手段及び前記第1のセレクタ、前記第2のセレクタ
を制御することを特徴とした除算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62089457A JPS63254525A (ja) | 1987-04-10 | 1987-04-10 | 除算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62089457A JPS63254525A (ja) | 1987-04-10 | 1987-04-10 | 除算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63254525A true JPS63254525A (ja) | 1988-10-21 |
Family
ID=13971230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62089457A Pending JPS63254525A (ja) | 1987-04-10 | 1987-04-10 | 除算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63254525A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005229312A (ja) * | 2004-02-12 | 2005-08-25 | Daihen Corp | 適応型ディジタルフィルタ |
CN102460424A (zh) * | 2009-06-10 | 2012-05-16 | 新思科技有限公司 | 具有减小面积的乘性除法电路 |
WO2012105089A1 (ja) * | 2011-01-31 | 2012-08-09 | 三菱重工業株式会社 | 安全装置、安全装置の演算方法 |
-
1987
- 1987-04-10 JP JP62089457A patent/JPS63254525A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005229312A (ja) * | 2004-02-12 | 2005-08-25 | Daihen Corp | 適応型ディジタルフィルタ |
CN102460424A (zh) * | 2009-06-10 | 2012-05-16 | 新思科技有限公司 | 具有减小面积的乘性除法电路 |
JP2012529718A (ja) * | 2009-06-10 | 2012-11-22 | シノプシス, インコーポレイテッド | 面積を減少した乗算型除算回路 |
KR101411683B1 (ko) * | 2009-06-10 | 2014-06-25 | 시놉시스, 인크. | 감소된 면적을 갖는 승법식 제산 회로 |
US8819094B2 (en) | 2009-06-10 | 2014-08-26 | Synopsys, Inc. | Multiplicative division circuit with reduced area |
WO2012105089A1 (ja) * | 2011-01-31 | 2012-08-09 | 三菱重工業株式会社 | 安全装置、安全装置の演算方法 |
CN103238122A (zh) * | 2011-01-31 | 2013-08-07 | 三菱重工业株式会社 | 安全装置、安全装置的运算方法 |
US9753437B2 (en) | 2011-01-31 | 2017-09-05 | Mitsubishi Heavy Industries, Ltd. | Safety device and computation method for safety device |
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