JP2005004755A - ３次元コンピュータグラフィックスシステムの除算ユニット - Google Patents

Abstract

【課題】３次元コンピュータグラフィックスシステムの除算ユニットを提供する。
【解決手段】３次元コンピュータグラフィックスシステムのテクスチャマッピング時にテクスチャアドレスを求めるための除算を行うに当たって、wの先行ゼロの数をゼロ感知器を介して感知してｕ，ｖの上位ビットから除去するか、除去後にその数だけのゼロを下位ビットに詰めて先行ゼロの除去されたwにより除算を行うことにより、除算のために使われる除算ユニットが占める実装面積および消費電力を省く。
【選択図】図３

Description

本発明は、３次元コンピュータグラフィックスシステムの除算ユニットに関し、より詳細には、３次元コンピュータグラフィックスシステムにおいてテクスチャマッピングに使われる遠近除法（Perspective Division）の除算プロセスに当たって、ホモジニアステクスチャアドレス（homogeneous texture address）ｗにおける先行ゼロの数だけをｕ、ｖの上位ビットから除去して近似的に除算を行い、実装面積と消費電力を一層省くようにした３次元コンピュータグラフィックスシステムの除算ユニットに関する。

個人向けコンピュータ（ＰＣ）、ワークステーション、ゲーム機などを含むコンピュータシステムにおいては、より効率的でかつ視覚的な情報を伝えるためにグラフィックスを使用している。かかるグラフィックスの要素にはポイント、ライン、曲面などがあり、これらを適切に組み合わせることにより、コンピュータシステムのディスプレイに各種のグラフィックス情報を表示している。

近年、コンピュータシステムが発展するに伴い、かかるグラフィックス情報は単なる２次元的なものに留まらず、空間上のオブジェクトを一層現実的に伝える３次元コンピュータグラフィックスの領域にまで拡張されている。

３次元コンピュータグラフィックスにおいて、オブジェクトの表面を一層現実的に表わすためには、２次元イメージ（テクスチャ）をオブジェクトの表面に被せる過程を経るが、このプロセスをテクスチャマッピング（Texture Mapping）と呼ぶ。

テクスチャマッピングは、複雑なオブジェクトの表面を予め用意されている２次元イメージにより表現できることから汎用されているが、かかるテクスチャマッピングの途中で遠近除法（Perspective Division）という除算を行う必要が必ず生じてくる。

しかしながら、通常の除算方式は、除算のための除算ユニットが占める実装面積が広く、しかも消費電力も多いため、携帯用機器に使われる低電力の３次元グラフィックス演算には向いていない。この理由から、携帯機器に使われる３次元コンピュータグラフィックスシステムにおける遠近除法には制約があり、高画質の画像が得られ難いという不具合がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、３次元コンピュータグラフィックスシステムにおいてテクスチャマッピングに使われる遠近除法の除算プロセスに当たって、ホモジニアステクスチャアドレスｗにおける先行ゼロの数だけをｕ、ｖの上位ビットから除去して近似的に除算を行い、実装面積と消費電力を一層省くようにした３次元コンピュータグラフィックスシステムの除算ユニットを提供することにある。

前記目的を達成するために、本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットは、テクスチャアドレスｗ値を受け取って先行ゼロの数をカウントする先行ゼロ感知器と、テクスチャアドレスｕ、ｖ値を受け取って前記先行ゼロ感知器において感知された先行ゼロの数をｕ、ｖの上位ビットから除去するか、あるいは除去後に前記先行ゼロの数だけのゼロを下位ビットの下に詰めるＵＶフォーマッタと、前記ＵＶフォーマッタにより新たにフォーマットされたｕ、ｖをｗで割る除算器と、を備えることを特徴とする。
ここで、前記除算器の被除数ｕ、ｖと除数ｗは、ｗの先行ゼロの数だけ上位ビットから除去されていることを特徴とする。
このとき、前記除数ｗは、下位ビットもさらに除去されうる。
さらに、前記被除数ｕ、ｖは、下位ビットに除去された数だけのゼロが詰められていることを特徴とする。
そして、この時にも、前記除数ｗは下位ビットがさらに除去されうる。

本発明によれば、３次元コンピュータグラフィックスシステムのテクスチャマッピング時にテクスチャアドレスを求めるための除算を行うに当たって、ｗの先行ゼロの数を先行ゼロ感知器を介して感知してｕ、ｖの上位ビットから除去するか、除去後にその数だけのゼロを下位ビットの下に詰めて先行ゼロの除去されたｗにより除算を行うことにより、除算のために使われる除算ユニットが占める実装面積及び消費電力を一層省くことができるというメリットがある。

以下、添付した図面に基づき、本発明の好適な実施の形態を詳細に説明する。ここで、この実施の形態は、本発明の権利の範囲を限定するものではなく、単に例示的なものとして挙げられている。

先ず、本発明の原理について説明すれば、下記の通りである。
３次元コンピュータグラフィックスシステムのテクスチャマッピングにおいて、ホモジニアステクスチャアドレスｕ、ｖ、ｗとテクスチャアドレスＵ、Ｖとの間の関係は、下記式１の通りである。
（式１）
Ｕ＝ｕ／ｗ，Ｖ＝ｖ／ｗ
これによれば、最終的なテクスチャアドレスＵ、Ｖを得るためには、ホモジニアステクスチャアドレスｕ、ｖ、ｗが必要となる。このとき、ＵとＶは数学的な定義により、０≦（Ｕ，Ｖ）≦１ の関係を有するため、これを前式１に代入すれば、下記式２の如き結果が得られる。
（式２）
ｕ≦ｗ，ｖ≦ｗ
すなわち、ｗはｕに等しいか大きく、かつ、ｗはｖに等しいか大きいことになる。
本発明においては、このような原理に基づき近似的な除算を行っている。

図１は、本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットの動作を説明するために、ホモジニアステクスチャアドレスｗを２進数のビット構成に示しすものである。

図１に示すように、ホモジニアステクスチャアドレスｗを２進数のｍビットで表わすとき、上位ビットにはｋ−ｂｉｔの先行ゼロ（Leading Zero）が存在し、その後ろはｗを２進数化した数が０および１として現れる。この後ろの部分を中間のｎ−ｂｉｔ ＤＡＴＡと残りの（ｍ−ｋ−ｎ）−ｂｉｔの下位ビットにより定義することができる。要すれば、ｗはｍビットからなるが、実際に重要な情報を有しているのは、中間のｎビットデータとその下の下位ビットである。

図２は、本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットの動作を説明するために、ホモジニアステクスチャアドレスｕ、ｖを２進数のビット構成に示すものである。

図２に示すように、ｕ、ｖもｗの構成と同様に、２進数のｍビットで表わすとき、先行ゼロ＋ｎ−ｂｉｔ ＤＡＴＡ＋下位ビットとして表わすことができる。

このとき、前式２の内容を適用すれば、ｕとｖはｗに等しいか小さいため、ｕまたはｖの先行ゼロの数がｗの先行ゼロの数に等しいか大きくなる。

よって、ｗの先行ゼロ数相当の上位ビットをｕとｖから除去しても、ｕとｖの値には何らの変化もないことになる。

このように、かかる原理に基づき近似された除算を行うことにより、除算に使われる除算ユニットが占める実装面積と消費電力を省くことができる。

図３は、本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットを示すブロック構成図である。

図３に示すように、３次元コンピュータグラフィックスシステムにおいてテクスチャマッピングに使われる遠近除法の除算ユニット１００は、テクスチャアドレスｗ値を受け取って先行ゼロの数ｋをカウントする先行ゼロ感知器（Leading Zero Detector）１１０と、テクスチャアドレスｕ、ｖ値を受け取って先行ゼロ感知器１１０において感知された先行ゼロの数ｋだけをｕ、ｖの上位ビットから除去するか、あるいは除去後にその数だけのゼロを下位ビットの下に詰めるＵＶフォーマッタ（UV Formatter）１２０と、ＵＶフォーマッタにより新たにフォーマットされたｕ、ｖをｗで割る除算器（Divider）１３０と、を備える。

図３を参照して本発明の動作を説明すれば、下記の通りである。

既存の除算方法においては、ｕ、ｖおよびｗがいずれもｍビットからなる場合、ｍビット／ｍビットの演算が必要となるため、ｍの大きさに比例して大きな実装面積と大電力が消費されていた。

ところが、このように、ｍビット／ｍビットの演算をｗの上位ビットにあるｋ個の先行ゼロを除去した状態で、ＵＶフォーマッタにおいてｕ、ｖの上位ビットからｋ個の先行ゼロを除去した後、下位ビットにゼロを詰めた状態で除算を行う場合、ｍビット／（ｍ−ｋ）ビット（ここで、ｍ＞ｎ）として計算できるため、実装面積と消費電力の側面から多くのメリットがある。

このとき、ｗの値から下位ビットをさらに除去して近似的に演算を行う場合には、ｍビット／ｎビットの除算だけが必要になり、その結果、実装面積と消費電力を一層省くことができる。

なお、ＵＶフォーマッタにおいてｗの先行ゼロの数だけｕ、ｖの上位ビットをすべて除去して近似的に演算を行う場合には、（ｍ−ｋ）ビット／（ｍ−ｋ）ビットとして計算でき、必要となる実装面積と消費電力を一層省くことができる。

このときにも、ｗの値から下位ビットをさらに除去して近似的に演算を行う場合には、（ｍ−ｋ）ビット／ｎビットの除算だけが必要となり、その結果、実装面積と消費電力を一層省くことができる。

本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットの動作を説明するために、ホモジニアステクスチャアドレスｗの２進数のビット構成に示す図。

本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットの動作を説明するために、ホモジニアステクスチャアドレスｕ、ｖを２進数のビット構成に示す図。

本発明に係る３次元コンピュータグラフィックスシステムの除算ユニットを示すブロック構成図。

符号の説明

１００ ： 除算ユニット
１１０ ： 先行ゼロ感知器
１２０ ： ＵＶフォーマッタ
１３０ ： 除算器

Claims (5)

1. ３次元コンピュータグラフィックスシステムの除算ユニットにおいて、
   テクスチャアドレスｗ値を受け取って先行ゼロの数をカウントする先行ゼロ感知器と、
   テクスチャアドレスｕ、ｖ値を受け取って前記先行ゼロ感知器において感知された先行ゼロの数をｕ、ｖの上位ビットから除去するか、あるいは除去後にその数だけのゼロを下位ビットの下に詰めるＵＶフォーマッタと、
   前記ＵＶフォーマッタにより新たにフォーマットされたｕ、ｖをｗで割る除算器とを備えることを特徴とする３次元コンピュータグラフィックスシステムの除算ユニット。
2. 前記除算器の被除数ｕ、ｖと除数ｗは、ｗの先行ゼロの数だけが上位ビットから除去されたことを特徴とする請求項１に記載の３次元コンピュータグラフィックスシステムの除算ユニット。
3. 前記除数ｗは、下位ビットがさらに除去されたことを特徴とする請求項２に記載の３次元コンピュータグラフィックスシステムの除算ユニット。
4. 前記被除数ｕ、ｖは、下位ビットに除去された数だけのゼロが詰められることを特徴とする請求項２に記載の３次元コンピュータグラフィックスシステムの除算ユニット。
5. 前記除数ｗは、下位ビットがさらに除去されたことを特徴とする請求項４に記載の３次元コンピュータグラフィックスシステムの除算ユニット。
   
   

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