JP2608090B2 - 高基数非回復型除算装置 - Google Patents
高基数非回復型除算装置Info
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- JP2608090B2 JP2608090B2 JP63059605A JP5960588A JP2608090B2 JP 2608090 B2 JP2608090 B2 JP 2608090B2 JP 63059605 A JP63059605 A JP 63059605A JP 5960588 A JP5960588 A JP 5960588A JP 2608090 B2 JP2608090 B2 JP 2608090B2
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Description
【発明の詳細な説明】 〔概要〕 計算機の除算命令（DIVIDE命令）を処理する除算装置
であって，部分商予測値に基づいて１サイクルでｎビッ
トの商を得る高基数非回復型除算装置に関し， 除数，被除数の保持時間を少なくし，演算時間を短縮
すると共に，演算器の数も減少できるようにすることを
目的とし， 部分剰余レジスタと除数レジスタの前段に被除数の値
と除数の値とから最初の部分商予測値を出力する第２の
商予測回路と，該第２の商予測回路の出力および部分商
予測回路の出力の一方を選択する手段とを備えるように
構成する。
であって，部分商予測値に基づいて１サイクルでｎビッ
トの商を得る高基数非回復型除算装置に関し， 除数，被除数の保持時間を少なくし，演算時間を短縮
すると共に，演算器の数も減少できるようにすることを
目的とし， 部分剰余レジスタと除数レジスタの前段に被除数の値
と除数の値とから最初の部分商予測値を出力する第２の
商予測回路と，該第２の商予測回路の出力および部分商
予測回路の出力の一方を選択する手段とを備えるように
構成する。
本発明は，汎用スカラ計算機やベクトル計算機などに
おける除算命令（DIVIDE命令）を処理する除算装置であ
って，特に，部分商予測値に基づいて１サイクルでｎビ
ットの商を得る高基数非回復型除算装置に関する。
おける除算命令（DIVIDE命令）を処理する除算装置であ
って，特に，部分商予測値に基づいて１サイクルでｎビ
ットの商を得る高基数非回復型除算装置に関する。
第５図は従来の除算演算器の例，第６図は従来方式の
例，第７図は従来方式のタイムチャートを示す。
例，第７図は従来方式のタイムチャートを示す。
部分商予測値に基づいて,1サイクルでｎビットの商を
得る高基数非回復型除算装置の演算器は，従来，第５図
に示すように構成されている。
得る高基数非回復型除算装置の演算器は，従来，第５図
に示すように構成されている。
入力データの除数Ｄは，除数レジスタ（DSR）にセッ
トされ，被除数Ｎは，部分剰余レジスタ（PR）にセット
される。倍数発生回路（MULT）は，除数レジスタ（DS
R）から入力された除数と，部分商予測回路（QP）から
の部分商予測値とにより，除数Ｄの±ｍ倍（ｍは整数）
の値を作成する回路である。
トされ，被除数Ｎは，部分剰余レジスタ（PR）にセット
される。倍数発生回路（MULT）は，除数レジスタ（DS
R）から入力された除数と，部分商予測回路（QP）から
の部分商予測値とにより，除数Ｄの±ｍ倍（ｍは整数）
の値を作成する回路である。
加算回路（ADDER）は，倍数発生回路（MULT）の出力
と，被除数との差を演算する。ここでは，高速化のた
め，上位ビット部分と下位ビット部分とを別に加算する
ようになっている。
と，被除数との差を演算する。ここでは，高速化のた
め，上位ビット部分と下位ビット部分とを別に加算する
ようになっている。
部分商予測回路（QP）は，加算回路出力と除数とを用
いて，デコードテーブルを参照することなどにより，次
のサイクルで使用する部分商予測値を求める回路であ
る。倍数発生回路（MULT）は，この部分予測値に基づい
て，次の部分商を求めるための乗算を行う。部分商発生
回路（QG）は，商の補正を行い正しい部分商を作成する
回路である。
いて，デコードテーブルを参照することなどにより，次
のサイクルで使用する部分商予測値を求める回路であ
る。倍数発生回路（MULT）は，この部分予測値に基づい
て，次の部分商を求めるための乗算を行う。部分商発生
回路（QG）は，商の補正を行い正しい部分商を作成する
回路である。
この除算装置は，部分剰余レジスタ（PR）に設定され
たｉ番目の部分剰余をPi,倍数発生回路（MULT）が使用
するｉ番目の部分商予測値をdiとすると，加算回路（AD
DER）により， Pi+1＝Pi−Ｄ×di を計算することにより、各サイクルでdiを求めるように
なっている。なお，加算回路（ADDER）の出力である部
分剰余が，負の数になることもあり，この場合，部分商
発生回路（QG）によって結果を補正する。
たｉ番目の部分剰余をPi,倍数発生回路（MULT）が使用
するｉ番目の部分商予測値をdiとすると，加算回路（AD
DER）により， Pi+1＝Pi−Ｄ×di を計算することにより、各サイクルでdiを求めるように
なっている。なお，加算回路（ADDER）の出力である部
分剰余が，負の数になることもあり，この場合，部分商
発生回路（QG）によって結果を補正する。
従来方式では，除数，被除数がセットされた後の最初
のサイクルでは，部分商予測値が不明であるため，これ
を０として演算し,1サイクル空回りさせ，それによっ
て，実質的に最初の部分商予測値を得るようになってい
る。
のサイクルでは，部分商予測値が不明であるため，これ
を０として演算し,1サイクル空回りさせ，それによっ
て，実質的に最初の部分商予測値を得るようになってい
る。
第６図は，第５図に示す除算演算器を複数個設けて，
連続的に入力されるベクトルデータをパイプライン動作
で処理する従来方式の例を示している。第６図におい
て,DIV0,DIV1,…,DIV5が，各々第５図に示す除算演算器
に相当する。
連続的に入力されるベクトルデータをパイプライン動作
で処理する従来方式の例を示している。第６図におい
て,DIV0,DIV1,…,DIV5が，各々第５図に示す除算演算器
に相当する。
従来の除算演算器では，除数Di,被除数Niのデータが
セットされたとき，部分商予測値は入力されないため，
最初の１τでは部分商は求められず，次のサイクルから
部分商が出力される。例えば,56ビットのデータで,1τ
に４ビットずつ商を求める場合，最初の部分予測値を求
めるのに１τと，除算に56ビット÷４ビット＝14τの合
計15τの時間が必要となる。
セットされたとき，部分商予測値は入力されないため，
最初の１τでは部分商は求められず，次のサイクルから
部分商が出力される。例えば,56ビットのデータで,1τ
に４ビットずつ商を求める場合，最初の部分予測値を求
めるのに１τと，除算に56ビット÷４ビット＝14τの合
計15τの時間が必要となる。
第６図に示すような装置で，除数Di,被除数Niが１本
のパスで送られてくる場合，先に入力される除数Diは，
被除数Niが用意されるまでにさらに１τ長く保持される
必要があるので，第５図に示す除数レジスタ（DSR）に1
6τ保持されていなければならない。
のパスで送られてくる場合，先に入力される除数Diは，
被除数Niが用意されるまでにさらに１τ長く保持される
必要があるので，第５図に示す除数レジスタ（DSR）に1
6τ保持されていなければならない。
第７図に示す従来方式のタイムチャートのように，除
数Di,被除数Niのペアが,3τに１度送られてくるとする
と，最初のD0,N0が第６図に示す除算演算器DIV0にセッ
トされた後，そのD0は除数レジスタ（DSR）に16τ保持
される。従って，除数および被除数の組を，各除算演算
器に入力させていった場合に,6番目のデータD5,N5がき
たときには，まだ除算演算器DIV0のレジスタが空きにな
っていない。そのため，第６図に示すように，最低６個
の除算演算器DIV0〜DIV5が必要であった。
数Di,被除数Niのペアが,3τに１度送られてくるとする
と，最初のD0,N0が第６図に示す除算演算器DIV0にセッ
トされた後，そのD0は除数レジスタ（DSR）に16τ保持
される。従って，除数および被除数の組を，各除算演算
器に入力させていった場合に,6番目のデータD5,N5がき
たときには，まだ除算演算器DIV0のレジスタが空きにな
っていない。そのため，第６図に示すように，最低６個
の除算演算器DIV0〜DIV5が必要であった。
以上のように従来方式によれば，最初の部分商予測値
を出力するために，除数および被除数をレジスタに１サ
イクル余分に保持しておく必要があり，また，例えば第
６図に示すように，除算を連続的にパイプライン動作で
処理していく場合に，除算演算器の個数が多く必要にな
るという問題があった。
を出力するために，除数および被除数をレジスタに１サ
イクル余分に保持しておく必要があり，また，例えば第
６図に示すように，除算を連続的にパイプライン動作で
処理していく場合に，除算演算器の個数が多く必要にな
るという問題があった。
本発明は上記問題点の解決を図り，除数，被除数の保
持時間を少なくし，演算時間を短縮すると共に，演算器
の数も減少できるようにすることを目的としている。
持時間を少なくし，演算時間を短縮すると共に，演算器
の数も減少できるようにすることを目的としている。
本発明では，例えば第１図に示すように，被除数Ｎが
セットされる部分剰余レジスタ10と，除数Ｄがセットさ
れる除数レジスタ11の前段に，第２の商予測回路20を設
ける。また，第２の商予測回路20の出力と部分商予測回
路14の出力のいずれかを選択する選択回路21を設ける。
これにより，被除数および除数が部分剰余レジスタ10お
よび除数レジスタ11上に用意されると同時に，第２の商
予測回路20によって，最初の部分商予測値が，部分商予
測レジスタ22に用意されるようにする。
セットされる部分剰余レジスタ10と，除数Ｄがセットさ
れる除数レジスタ11の前段に，第２の商予測回路20を設
ける。また，第２の商予測回路20の出力と部分商予測回
路14の出力のいずれかを選択する選択回路21を設ける。
これにより，被除数および除数が部分剰余レジスタ10お
よび除数レジスタ11上に用意されると同時に，第２の商
予測回路20によって，最初の部分商予測値が，部分商予
測レジスタ22に用意されるようにする。
従来方式によれば，倍数発生回路12によって，除数レ
ジスタ11と部分商予測回路14との値から，除数の±ｍ倍
（ｍは整数）の値を求める際に，最初の１サイクルは，
部分商予測値が“0"で演算されるのに対し，本発明によ
れば，最初の実質的な部分予測値を，第２の商予測回路
20によって，あらかじめ求めるので，最初の１サイクル
の待ち時間を省き，演算サイクルを短縮することができ
るようになる。次のサイクルからは，選択回路21によっ
て，部分商予測回路14による部分予測値が選択される。
ジスタ11と部分商予測回路14との値から，除数の±ｍ倍
（ｍは整数）の値を求める際に，最初の１サイクルは，
部分商予測値が“0"で演算されるのに対し，本発明によ
れば，最初の実質的な部分予測値を，第２の商予測回路
20によって，あらかじめ求めるので，最初の１サイクル
の待ち時間を省き，演算サイクルを短縮することができ
るようになる。次のサイクルからは，選択回路21によっ
て，部分商予測回路14による部分予測値が選択される。
第１図は本発明の構成例，第２図は本発明を使用した
装置の実施例，第３図は第２図に示す前処理部の処理説
明図，第４図は本発明の実施例によるタイムチャートを
示す。
装置の実施例，第３図は第２図に示す前処理部の処理説
明図，第４図は本発明の実施例によるタイムチャートを
示す。
第１図において,10は部分剰余レジスタ（PR）,11は除
数レジスタ（DSR）,12は倍数発生回路（MULT）,13は桁
上げ先見回路を持つ加算回路,14は部分商予測回路（Q
P）,15は部分商発生回路（QG）,20は第２の商予測回路
（QP2）,21は選択回路,22は部分商予測レジスタ（QP
R）,R1ないしR4は値を一時的に保持するためのレジスタ
である。
数レジスタ（DSR）,12は倍数発生回路（MULT）,13は桁
上げ先見回路を持つ加算回路,14は部分商予測回路（Q
P）,15は部分商発生回路（QG）,20は第２の商予測回路
（QP2）,21は選択回路,22は部分商予測レジスタ（QP
R）,R1ないしR4は値を一時的に保持するためのレジスタ
である。
これらの部分剰余レジスタ10,除数レジスタ11,倍数発
生回路12,加算回路13（上位部分の加算を行うアダー13A
と下位部分の加算を行うアダー13Bからなる），部分商
予測回路14,部分商発生回路15は、第５図に示した従来
例のものと同様である。
生回路12,加算回路13（上位部分の加算を行うアダー13A
と下位部分の加算を行うアダー13Bからなる），部分商
予測回路14,部分商発生回路15は、第５図に示した従来
例のものと同様である。
除数Ｄと被除数Ｎが，順次入力されると，それぞれ除
数レジスタ11,部分剰余レジスタ10にセットされると共
に，第２の商予測回路20に供給され，第２の商予測回路
20によって，部分商予測値が求められる。なお，この第
２の商予測回路20は，部分商予測回路14と同様に構成さ
れると考えてよい。被除数Ｎが絶対値表現される場合，
つまり正数として表されている場合においては，部分商
予測回路14の符号ビットをなくして商予測を行うように
した回路と等価である。
数レジスタ11,部分剰余レジスタ10にセットされると共
に，第２の商予測回路20に供給され，第２の商予測回路
20によって，部分商予測値が求められる。なお，この第
２の商予測回路20は，部分商予測回路14と同様に構成さ
れると考えてよい。被除数Ｎが絶対値表現される場合，
つまり正数として表されている場合においては，部分商
予測回路14の符号ビットをなくして商予測を行うように
した回路と等価である。
演算開始時には，選択回路21は,START信号による選択
信号によって，第２の商予測回路20の出力を選択し，部
分商予測レジスタ22に，部分商予測値を出力する。従っ
て，最初の１サイクルでは，倍数発生回路12は，除数レ
ジスタ11の値と，第２の商予測回路20の出力である部分
予測値とを使用する。
信号によって，第２の商予測回路20の出力を選択し，部
分商予測レジスタ22に，部分商予測値を出力する。従っ
て，最初の１サイクルでは，倍数発生回路12は，除数レ
ジスタ11の値と，第２の商予測回路20の出力である部分
予測値とを使用する。
以後の動作は，従来方式とほぼ同様であり，加算回路
13によって，部分剰余レジスタ10の値から倍数発生回路
12の出力を引くことにより，部分剰余を求める。その値
は，部分剰余レジスタ10に戻される。すなわち，部分剰
余レジスタ10には，演算の最初に被除数Ｎが設定された
後は，各演算サイクルごとに，新たな部分剰余が置数さ
れる。部分商予測回路14は，加算回路13の結果の上位ａ
ビットと，除数レジスタ11の上位ｂビットとから，倍数
発生回路12に対する制御信号となる部分商予測値を作成
する。
13によって，部分剰余レジスタ10の値から倍数発生回路
12の出力を引くことにより，部分剰余を求める。その値
は，部分剰余レジスタ10に戻される。すなわち，部分剰
余レジスタ10には，演算の最初に被除数Ｎが設定された
後は，各演算サイクルごとに，新たな部分剰余が置数さ
れる。部分商予測回路14は，加算回路13の結果の上位ａ
ビットと，除数レジスタ11の上位ｂビットとから，倍数
発生回路12に対する制御信号となる部分商予測値を作成
する。
選択回路21は,2回目のサイクルからは，第２の商予測
回路20の出力ではなく，部分商予測回路14の出力を選択
するので，以後，部分商予測回路14の出力である部分商
予測値によって，演算サイクルが繰り返されることにな
る。部分商発生回路15は，加算回路13の出力である部分
剰余が負数になった場合に，商の補正を行う回路であ
る。
回路20の出力ではなく，部分商予測回路14の出力を選択
するので，以後，部分商予測回路14の出力である部分商
予測値によって，演算サイクルが繰り返されることにな
る。部分商発生回路15は，加算回路13の出力である部分
剰余が負数になった場合に，商の補正を行う回路であ
る。
第２図は，連続的に入力されるベクトルデータの除算
をパイプライン動作で処理する本発明を使用した装置の
例を示している。機能的には，第６図に示した従来方式
と同様な装置である。
をパイプライン動作で処理する本発明を使用した装置の
例を示している。機能的には，第６図に示した従来方式
と同様な装置である。
第１図に示す第２の商予測回路20は，前処理部30内に
設けられる。従って，各除算演算器DIV0〜DIV4に共通に
使用される。
設けられる。従って，各除算演算器DIV0〜DIV4に共通に
使用される。
浮動小数点数値の除算を行う場合，前処理部30は，次
のような処理を行う。
のような処理を行う。
除数Ｄについて，部分商予測値を求めるデコードテー
ブルを簡単にするために，除数Ｄの仮数部の最上位ビッ
トが“1"になるように，左にビット・シフトする。被除
数Ｎについては，除数Ｄと同じだけ左にシフトする。た
だし，商が１より大きくなるとき，すなわち,D＜Ｎにな
るときには，左シフトの後，逆に右へ1digit（4bit）シ
フトし，指数部を＋１する。
ブルを簡単にするために，除数Ｄの仮数部の最上位ビッ
トが“1"になるように，左にビット・シフトする。被除
数Ｎについては，除数Ｄと同じだけ左にシフトする。た
だし，商が１より大きくなるとき，すなわち,D＜Ｎにな
るときには，左シフトの後，逆に右へ1digit（4bit）シ
フトし，指数部を＋１する。
例えば，演算データが，第３図（イ）に示すような除
数Ｄと被除数Ｎである場合，除数Ｄを左に2bitシフトす
る。これに合わせて被除数Ｎも左へ2bitシフトすると
き，“1"がシフトアウトされるので，逆に1digit右へシ
フトする。すなわち，合計2bit右シフトを行い，指数部
を＋１する。その結果，除数D,被除数Ｎは，第３図
（ロ）に示すように調整される。
数Ｄと被除数Ｎである場合，除数Ｄを左に2bitシフトす
る。これに合わせて被除数Ｎも左へ2bitシフトすると
き，“1"がシフトアウトされるので，逆に1digit右へシ
フトする。すなわち，合計2bit右シフトを行い，指数部
を＋１する。その結果，除数D,被除数Ｎは，第３図
（ロ）に示すように調整される。
本実施例では，さらにこの調整された値により，第２
の商予測回路20を用いて，最初の部分商予測値を求め
る。この除数Ｄと被除数Ｎと部分商予測値とは，空いて
いる除算演算器DIV0〜DIV4の１つに送られる。各除算演
算器DIV0〜DIV4における演算動作は，第１図で説明した
動作と同様である。
の商予測回路20を用いて，最初の部分商予測値を求め
る。この除数Ｄと被除数Ｎと部分商予測値とは，空いて
いる除算演算器DIV0〜DIV4の１つに送られる。各除算演
算器DIV0〜DIV4における演算動作は，第１図で説明した
動作と同様である。
第２図に示す装置の全体のタイムチャートは，第４図
に示すようになる。
に示すようになる。
最初に除数D0が除算演算器DIV0に入力され，次に被除
数N0および第２の商予測回路20の出力である部分商予測
値Q0が入力される。そして，有効な部分商予測値Q0によ
って，演算が開始される。次のデータD1,N1およびQ
1は，各々３τ遅れて，次の除算演算器DIV1に入力され
る。以下，同様に各除算演算器にデータが入力され，演
算が行われる。
数N0および第２の商予測回路20の出力である部分商予測
値Q0が入力される。そして，有効な部分商予測値Q0によ
って，演算が開始される。次のデータD1,N1およびQ
1は，各々３τ遅れて，次の除算演算器DIV1に入力され
る。以下，同様に各除算演算器にデータが入力され，演
算が行われる。
そして，最初の除数D0が除数レジスタ（DSR）にセッ
トされてから15τ目に，その除数レジスタ（DSR）が空
きになる。従って,6番目のデータD5,N5は，除算演算器D
IV0に入力させることができる。
トされてから15τ目に，その除数レジスタ（DSR）が空
きになる。従って,6番目のデータD5,N5は，除算演算器D
IV0に入力させることができる。
すなわち，このように３τに１度データが送られてく
る場合，従来方式によれば，除数を16τ保持する必要が
あるので,6個の除算演算器が必要となるのに対し，本実
施例のように，保持時間が15τであると,5個の除算演算
器で演算することができる。
る場合，従来方式によれば，除数を16τ保持する必要が
あるので,6個の除算演算器が必要となるのに対し，本実
施例のように，保持時間が15τであると,5個の除算演算
器で演算することができる。
なお，本発明は，浮動小数点演算および整数演算のど
ちらにも適用することができることは言うまでもない。
ちらにも適用することができることは言うまでもない。
以上説明したように，本発明によれば，除数および被
除数の保持時間を短くして，演算時間を短縮することが
できるようになる。特に，ベクトル計算機に用いるよう
な場合には，パイプライン動作に必要な演算器の数も削
減することができるようになる。
除数の保持時間を短くして，演算時間を短縮することが
できるようになる。特に，ベクトル計算機に用いるよう
な場合には，パイプライン動作に必要な演算器の数も削
減することができるようになる。
第１図は本発明の構成例， 第２図は本発明を使用した装置の実施例， 第３図は第２図に示す前処理部の処理説明図， 第４図は本発明の実施例によるタイムチャート， 第５図は従来の除算演算器の例， 第６図は従来方式の例， 第７図は従来方式のタイムチャートを示す。 図中,10は部分剰余レジスタ,11は除数レジスタ,12は倍
数発生回路,13は加算回路,14は部分商予測回路,15は部
分商発生回路,20は第２の商予測回路,21は選択回路,22
は部分商予測レジスタ,R1〜R4はレジスタを表す。
数発生回路,13は加算回路,14は部分商予測回路,15は部
分商発生回路,20は第２の商予測回路,21は選択回路,22
は部分商予測レジスタ,R1〜R4はレジスタを表す。
Claims (1)
- 【請求項１】１サイクルでｎビットの商を得る高基数比
回復型除算装置であって，少なくとも部分剰余レジスタ
（10）と，除数レジスタ（11）と，部分商予測値に基づ
いて除数の倍数を発生する倍数発生回路（12）と，部分
剰余と倍数発生回路の出力との加減算を行う加算回路
（13）と，加算結果と除数とから部分商予測値を求める
部分商予測回路（14）とを備えた除算装置において， 前記部分剰余レジスタ（10）と前記除数レジスタ（11）
の前段に，被除数の値と除数の値とから最初の部分商予
測値を出力する第２の商予測回路（20）と， 最初の部分商を演算するサイクルで前記第２の商予測回
路（20）の出力を選択し，それ以降のサイクルで前記部
分商予測回路（14）の出力を選択する手段（21）とを備
えたことを特徴とする高基数非回復型除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059605A JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059605A JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233520A JPH01233520A (ja) | 1989-09-19 |
| JP2608090B2 true JP2608090B2 (ja) | 1997-05-07 |
Family
ID=13118052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059605A Expired - Fee Related JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505134B1 (ko) * | 2003-06-10 | 2005-08-02 | 한국과학기술원 | 3차원 컴퓨터 그래픽 시스템의 제산유니트 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142441A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | 高基数除算方式 |
-
1988
- 1988-03-14 JP JP63059605A patent/JP2608090B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01233520A (ja) | 1989-09-19 |
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